JP3087413B2 - アナログ・ディジタル混在マスタ - Google Patents
アナログ・ディジタル混在マスタInfo
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- 230000002093 peripheral effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
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- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は、アナログ・ディジタル
混在マスタに関し、特に、レベルシフト回路を内蔵した
下地固定型のBi−CMOSのアナログ・ディジタル混
在マスタに関する。
混在マスタに関し、特に、レベルシフト回路を内蔵した
下地固定型のBi−CMOSのアナログ・ディジタル混
在マスタに関する。
【0002】
【従来の技術】最近、アナログ・ディジタル混在マスタ
はBi−CMOSプロセスの展開に伴なって大規模・高
精度の多様なアナログ回路と大規模な論理回路を同一チ
ップ上に集積化することが可能となってきた。アナログ
・ディジタル混在LSIを開発する方式として、従来は
アナログ回路を手設計し、ディジタル回路をセルベース
方式で設計し両方を同一チップ上に集積化する方法が広
く採用されてきた。しかし、この方法では設計にはバリ
エーションがあるものの開発期間が長くなり、開発費用
が高くなることは避けられない。
はBi−CMOSプロセスの展開に伴なって大規模・高
精度の多様なアナログ回路と大規模な論理回路を同一チ
ップ上に集積化することが可能となってきた。アナログ
・ディジタル混在LSIを開発する方式として、従来は
アナログ回路を手設計し、ディジタル回路をセルベース
方式で設計し両方を同一チップ上に集積化する方法が広
く採用されてきた。しかし、この方法では設計にはバリ
エーションがあるものの開発期間が長くなり、開発費用
が高くなることは避けられない。
【0003】上記、アナログ・ディジタル混在LSIの
欠点を補う開発方法として下地固定型のアナログ・ディ
ジタル混在マスタ方式がある。この方式は、トランジス
タ,抵抗,容量等の素子をアレイ上に配置したアナログ
マスタ部と、G/Aを同一チップ上に構成したものであ
り、開発期間・開発費用とも大幅に向上する。
欠点を補う開発方法として下地固定型のアナログ・ディ
ジタル混在マスタ方式がある。この方式は、トランジス
タ,抵抗,容量等の素子をアレイ上に配置したアナログ
マスタ部と、G/Aを同一チップ上に構成したものであ
り、開発期間・開発費用とも大幅に向上する。
【0004】通常CMOSロジック部は、5Vの電源電
圧であり一方、バイポーラ回路及びCMOSアナログ回
路の電源電圧は、5V,9V,12V等5V以上で使用
することが多い。
圧であり一方、バイポーラ回路及びCMOSアナログ回
路の電源電圧は、5V,9V,12V等5V以上で使用
することが多い。
【0005】
【発明が解決しようとする課題】セルベース方式であれ
ば、電源電圧に合わせて適切なプロセスを選定し、デバ
イスパラメータに合わせて回路設計を行えば良いが下地
固定型のマスタでは、設計上大きな制約となる。例えば
バイポーラアナログ回路の電源電圧が10Vとし、NP
Nトランジスタのベース電流をコントロールするのにM
OSトランジスタを使用したとすると、MOSロジック
回路で発生させた5VP-P のパルス信号でそのままMO
Sトランジスタを駆動することが出来ず、10VP-P に
振幅を大きくしてから駆動する必要がある。この時、レ
ベル変換回路をバイポーラ素子で構成したとするとMO
Sロジック回路で発生した5VP-P のコントロール信号
は、バイポーラデバイスで10VP-P に増幅されバイポ
ーラデバイスの両端に配置されたMOSトランジスタを
ON,OFFしさらにバイポーラアナログ回路部に戻っ
ていく。すなわち、高調波を含む高圧パルス信号がアナ
ログ回路部の真上を往復することになり、ディジタル信
号がノズルとなってアナログ回路に混入する原因とな
る。
ば、電源電圧に合わせて適切なプロセスを選定し、デバ
イスパラメータに合わせて回路設計を行えば良いが下地
固定型のマスタでは、設計上大きな制約となる。例えば
バイポーラアナログ回路の電源電圧が10Vとし、NP
Nトランジスタのベース電流をコントロールするのにM
OSトランジスタを使用したとすると、MOSロジック
回路で発生させた5VP-P のパルス信号でそのままMO
Sトランジスタを駆動することが出来ず、10VP-P に
振幅を大きくしてから駆動する必要がある。この時、レ
ベル変換回路をバイポーラ素子で構成したとするとMO
Sロジック回路で発生した5VP-P のコントロール信号
は、バイポーラデバイスで10VP-P に増幅されバイポ
ーラデバイスの両端に配置されたMOSトランジスタを
ON,OFFしさらにバイポーラアナログ回路部に戻っ
ていく。すなわち、高調波を含む高圧パルス信号がアナ
ログ回路部の真上を往復することになり、ディジタル信
号がノズルとなってアナログ回路に混入する原因とな
る。
【0006】
【課題を解決するための手段】本発明のアナログ・ディ
ジタル混在マスタは、バイポーラデバイスから構成され
るセルと前記セルの両側に配置したMOSトランジスタ
とから構成される基本ブロックをアレイ状に配置したア
ナログマスタ部とMOSアナログ回路部とからなるアナ
ログ回路部と、G/Aの内部セル領域および周辺回路領
域とからなるG/A論理回路部と、前記アナログ回路部
と前記G/Aの内部セル領域との間に配置したセレクタ
回路と、前記G/A論理回路部からの信号レベルを増幅
するためのレベルシフト回路とを有し、前記レベルシフ
ト回路は前記セレクタ回路と前記アナログ回路部との間
に配置され、ハードマクロとして下地に固定されてお
り、前記レベルシフト回路の出力は前記MOSトランジ
スタに入力されることを特徴とする。
ジタル混在マスタは、バイポーラデバイスから構成され
るセルと前記セルの両側に配置したMOSトランジスタ
とから構成される基本ブロックをアレイ状に配置したア
ナログマスタ部とMOSアナログ回路部とからなるアナ
ログ回路部と、G/Aの内部セル領域および周辺回路領
域とからなるG/A論理回路部と、前記アナログ回路部
と前記G/Aの内部セル領域との間に配置したセレクタ
回路と、前記G/A論理回路部からの信号レベルを増幅
するためのレベルシフト回路とを有し、前記レベルシフ
ト回路は前記セレクタ回路と前記アナログ回路部との間
に配置され、ハードマクロとして下地に固定されてお
り、前記レベルシフト回路の出力は前記MOSトランジ
スタに入力されることを特徴とする。
【0007】
【実施例】次に、本発明について図面を参照して説明す
る。図1は、本発明のレベルシフト回路内蔵のアナログ
・ディジタル混在マスタの概念図である。アナログ回路
部とディジタル回路部を接続する配線は7本であり、う
ち3本はG/A部からアナログマスタ部へのコントロー
ル信号線S1〜S3である。A・T,D・Tはテストモ
ード設定端子であり、A・T,D・Tが伴にロウ・レベ
ルのときノーマルモード,A・Tがハイ,D・Tがロウ
のときはアナログ・テストモード,A・Tがロウ,D・
Tがハイのときはディジタルテストモードに設定され
る。今、A・T,D・Tが伴にロウとするとセレクタ1
〜セレクタ7はアナログマスタ部及びMOSアナログ部
とG/A部間の信号を伝達し、テスト端子T1〜T7に
は信号は伝達されない。本モードに於いてG/A部で発
生した5VP-P のロジック信号はS1〜S3を通してセ
レクタ3〜セレクタ5に入力され、この出力はレベルシ
フト回路L1〜L3に入力される。レベルシフト回路L
1〜L3は5VP-P のパルス信号を10VP-P のパルス
信号に増幅しアナログマスタ部に配置しているMOSト
ランジスタのゲートに入力する。図2にアナログマスタ
部の回路図を示す。Q3はQ1,Q2のベース電流供給
用トランジスタであり、N2をON/OFFすることに
よってQ2はON/OFFする。N1は、N2のON抵
抗補償用ダミートランジスタでありN3はQ2がONか
らOFFに変化するときにQ2のベースに蓄積されてい
る電荷をGNDに引き込みQ2を高速にOFFする働き
をする。レベルシフトL1から入力した信号は、N3の
ゲートをドライブすると伴にインバータのゲートをドラ
イブする。インバータの電源はVDD=10V,VEE=0
Vにしてあり、10VP-P を出力する。L1,インバー
タの出力は伴に10VP-PであるのでN2,N3のソー
ス・ドレインの電圧によらずMOSトランジスタのON
/OFFを制御することが出来る。図2の回路例ではソ
ース・ドレインの電圧が1/2VCCよりも低いのでNチ
ャネルトランジスタを用いているが、ソース・ドレイン
が1/2VCCよりも高いときは、Pチャネルトランジス
タを使用する。この場合にも、L1及びインバータの出
力はPチャネルトランジスタのON/OFFを制御する
ことが出来る。
る。図1は、本発明のレベルシフト回路内蔵のアナログ
・ディジタル混在マスタの概念図である。アナログ回路
部とディジタル回路部を接続する配線は7本であり、う
ち3本はG/A部からアナログマスタ部へのコントロー
ル信号線S1〜S3である。A・T,D・Tはテストモ
ード設定端子であり、A・T,D・Tが伴にロウ・レベ
ルのときノーマルモード,A・Tがハイ,D・Tがロウ
のときはアナログ・テストモード,A・Tがロウ,D・
Tがハイのときはディジタルテストモードに設定され
る。今、A・T,D・Tが伴にロウとするとセレクタ1
〜セレクタ7はアナログマスタ部及びMOSアナログ部
とG/A部間の信号を伝達し、テスト端子T1〜T7に
は信号は伝達されない。本モードに於いてG/A部で発
生した5VP-P のロジック信号はS1〜S3を通してセ
レクタ3〜セレクタ5に入力され、この出力はレベルシ
フト回路L1〜L3に入力される。レベルシフト回路L
1〜L3は5VP-P のパルス信号を10VP-P のパルス
信号に増幅しアナログマスタ部に配置しているMOSト
ランジスタのゲートに入力する。図2にアナログマスタ
部の回路図を示す。Q3はQ1,Q2のベース電流供給
用トランジスタであり、N2をON/OFFすることに
よってQ2はON/OFFする。N1は、N2のON抵
抗補償用ダミートランジスタでありN3はQ2がONか
らOFFに変化するときにQ2のベースに蓄積されてい
る電荷をGNDに引き込みQ2を高速にOFFする働き
をする。レベルシフトL1から入力した信号は、N3の
ゲートをドライブすると伴にインバータのゲートをドラ
イブする。インバータの電源はVDD=10V,VEE=0
Vにしてあり、10VP-P を出力する。L1,インバー
タの出力は伴に10VP-PであるのでN2,N3のソー
ス・ドレインの電圧によらずMOSトランジスタのON
/OFFを制御することが出来る。図2の回路例ではソ
ース・ドレインの電圧が1/2VCCよりも低いのでNチ
ャネルトランジスタを用いているが、ソース・ドレイン
が1/2VCCよりも高いときは、Pチャネルトランジス
タを使用する。この場合にも、L1及びインバータの出
力はPチャネルトランジスタのON/OFFを制御する
ことが出来る。
【0008】図3は、図2の回路をマスタ上にレイアウ
トしたものでありアナログマスタの右端から入力したレ
ベルシフト回路L1の出力は、P1,N4からなるイン
バータのゲートに入力すると伴に、N3のゲートにも入
力する。MOSトランジスタとバイポーラトランジスタ
を接続する本数は3本であり、このうち2本が10VP-
P で振れるがL1からQ1,Q2,Q3までの配線は他
のアナログ回路で動作しているデバイスと十分離れてい
るので、ディジタルノイズがアナログ回路にとび込みア
ナログ回路のS/Nを劣化させることは無い。レベルシ
フト回路は5VP-P から10VP-P への増幅回路のみで
あり、アナログ回路からG/Aへのレベルシフト回路は
配置していない。この理由は、アナログ回路のディジタ
ル出力をCMOSレベルに変換する場合、一般に変換回
路の入力仕様が多用であり一律に規定しにくい事情を考
慮したからである。さらにG/Aからアナログ回路をコ
ントロールする信号の本数に比して、アナログ回路から
のディジタル出力の本数が少ないので、回路設計者は、
G/A部とのインタフェースをとる為にアナログ回路ブ
ロックの出力をCMOSレベルに変換するように回路を
作ることは容易である。
トしたものでありアナログマスタの右端から入力したレ
ベルシフト回路L1の出力は、P1,N4からなるイン
バータのゲートに入力すると伴に、N3のゲートにも入
力する。MOSトランジスタとバイポーラトランジスタ
を接続する本数は3本であり、このうち2本が10VP-
P で振れるがL1からQ1,Q2,Q3までの配線は他
のアナログ回路で動作しているデバイスと十分離れてい
るので、ディジタルノイズがアナログ回路にとび込みア
ナログ回路のS/Nを劣化させることは無い。レベルシ
フト回路は5VP-P から10VP-P への増幅回路のみで
あり、アナログ回路からG/Aへのレベルシフト回路は
配置していない。この理由は、アナログ回路のディジタ
ル出力をCMOSレベルに変換する場合、一般に変換回
路の入力仕様が多用であり一律に規定しにくい事情を考
慮したからである。さらにG/Aからアナログ回路をコ
ントロールする信号の本数に比して、アナログ回路から
のディジタル出力の本数が少ないので、回路設計者は、
G/A部とのインタフェースをとる為にアナログ回路ブ
ロックの出力をCMOSレベルに変換するように回路を
作ることは容易である。
【0009】アナログマスタ部の電源電圧が5Vの場
合、レベルシフト回路L1〜L3は不要となるが、S1
〜S3の信号はセレクタ3〜セレクタ5を通して、L1
〜L3をスルーしアナログマスタ部に入力し、そのまま
MOS SWのゲートをドライブする。
合、レベルシフト回路L1〜L3は不要となるが、S1
〜S3の信号はセレクタ3〜セレクタ5を通して、L1
〜L3をスルーしアナログマスタ部に入力し、そのまま
MOS SWのゲートをドライブする。
【0010】図4にレベルシフト回路の1例を示す。今
VDD=5V,VSS=0V,VEE=−5Vとして、入力端
子INに5V/0Vのパルス信号が印可されると出力端
子OUTには、−5Vと+5Vでふれる10VP-P の信
号が出力される。
VDD=5V,VSS=0V,VEE=−5Vとして、入力端
子INに5V/0Vのパルス信号が印可されると出力端
子OUTには、−5Vと+5Vでふれる10VP-P の信
号が出力される。
【0011】
【発明の効果】以上説明したように本発明は、5VP-P
のディジタル信号をこれよりも大きいディジタル信号に
変換するレベルシフト回路をアナログマスタ部とセレク
タ部の間にハードブロックとして下地に設計してあるの
で、ディジタルのノイズがアナログ回路に混入してアナ
ログ回路の特性を劣化させることは無い。又、G/Aか
らのコントロール信号はアナログ回路にセレクタを通し
て入力されるが本発明のレベルシフト回路はこの信号経
路にシリーズに挿入される為、回路設計者がレベルシフ
ト回路を意識せずに設計を行なうことが出来、設計のT
AT短縮化、及び設計ミスの防止を計ることが出来る。
又、レベルシフト回路はアナログマスタ部と独立してい
るのでアナログマスタ部の電源が5V,9V,12Vの
如何にかかわらずアナログマスタ部で使用出来る素子数
は変わらない為、アナログマスタ部で設計出来る素子数
は回路設計者にとって実質的に増加する。又、レベルシ
フト回路は検証済のハードマクロとして提供され、アナ
ログテストモード,ディジタルテストモードでのテスト
によってアナログマスタ部、G/A内部回路部,セレク
タ部,レベルシフト回路部の動作確認と相互接続を分離
してテストすることが出来る。
のディジタル信号をこれよりも大きいディジタル信号に
変換するレベルシフト回路をアナログマスタ部とセレク
タ部の間にハードブロックとして下地に設計してあるの
で、ディジタルのノイズがアナログ回路に混入してアナ
ログ回路の特性を劣化させることは無い。又、G/Aか
らのコントロール信号はアナログ回路にセレクタを通し
て入力されるが本発明のレベルシフト回路はこの信号経
路にシリーズに挿入される為、回路設計者がレベルシフ
ト回路を意識せずに設計を行なうことが出来、設計のT
AT短縮化、及び設計ミスの防止を計ることが出来る。
又、レベルシフト回路はアナログマスタ部と独立してい
るのでアナログマスタ部の電源が5V,9V,12Vの
如何にかかわらずアナログマスタ部で使用出来る素子数
は変わらない為、アナログマスタ部で設計出来る素子数
は回路設計者にとって実質的に増加する。又、レベルシ
フト回路は検証済のハードマクロとして提供され、アナ
ログテストモード,ディジタルテストモードでのテスト
によってアナログマスタ部、G/A内部回路部,セレク
タ部,レベルシフト回路部の動作確認と相互接続を分離
してテストすることが出来る。
【図1】本発明の一実施例の概念図である。
【図2】アナログマスタ部の回路例である。
【図3】図2の回路のレイアウト概略図である。
【図4】レベルシフト回路の実施例である。
S1,S2,S3 G/A部とセレクタ3,4,5を
接続する信号線 T1〜T7 テスト端子 AT・DT テストモード設定端子 L1,L2,L3 レベルシフト回路 Q1〜Q3 NPNトランジスタ P1 Pチャネルトランジスタ N1〜N4 Nチャネルトランジスタ R1,R2 抵抗
接続する信号線 T1〜T7 テスト端子 AT・DT テストモード設定端子 L1,L2,L3 レベルシフト回路 Q1〜Q3 NPNトランジスタ P1 Pチャネルトランジスタ N1〜N4 Nチャネルトランジスタ R1,R2 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/82,21/822 H01L 27/118,27/04
Claims (4)
- 【請求項1】バイポーラデバイスから構成されるセルと
前記セルの両側に配置したMOSトランジスタとから構
成される基本ブロックをアレイ状に配置したアナログマ
スタ部とMOSアナログ回路部とからなるアナログ回路
部と、G/Aの内部セル領域および周辺回路領域とから
なるG/A論理回路部と、前記アナログ回路部と前記G
/Aの内部セル領域との間に配置したセレクタ回路と、
前記G/A論理回路部からの信号レベルを増幅するため
のレベルシフト回路とを有し、前記レベルシフト回路は
前記セレクタ回路と前記アナログ回路部との間に配置さ
れ、ハードマクロとして下地に固定されており、前記レ
ベルシフト回路の出力は前記MOSトランジスタに入力
されることを特徴とするアナログ・ディジタル混在マス
タ。 - 【請求項2】前記G/A論理回路部は前記アナログ回路
部よりも低い電源電圧で動作することを特徴とする請求
項1記載のアナログ・ディジタル混在マスタ。 - 【請求項3】前記セレクタ回路は、前記アナログ回路部
と前記G/A論理回路部とを分離してテストすることを
特徴とする請求項1記載のアナログ・ディジタル混在マ
スタ。 - 【請求項4】前記レベルシフト回路から前記MOSトラ
ンジスタへの配線は、前記MOSトランジスタの配列に
概並行に配置されることを特徴とする請求項1記載のア
ナログ・ディジタル混在マスタ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04017399A JP3087413B2 (ja) | 1992-02-03 | 1992-02-03 | アナログ・ディジタル混在マスタ |
US08/012,736 US5343083A (en) | 1992-02-03 | 1993-02-03 | Analog/digital hybrid masterslice IC |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04017399A JP3087413B2 (ja) | 1992-02-03 | 1992-02-03 | アナログ・ディジタル混在マスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05302960A JPH05302960A (ja) | 1993-11-16 |
JP3087413B2 true JP3087413B2 (ja) | 2000-09-11 |
Family
ID=11942919
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04017399A Expired - Fee Related JP3087413B2 (ja) | 1992-02-03 | 1992-02-03 | アナログ・ディジタル混在マスタ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5343083A (ja) |
JP (1) | JP3087413B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5631941A (en) * | 1993-06-15 | 1997-05-20 | Yozan Inc. | Register circuit |
EP0678984B1 (en) * | 1994-04-15 | 2000-07-26 | STMicroelectronics S.r.l. | High-to-low-voltage signal level shift circuit |
TW265489B (en) * | 1994-07-20 | 1995-12-11 | Micron Technology Inc | Low-to-high voltage cmos driver circuit for driving capacitive loads |
US5883538A (en) * | 1996-11-13 | 1999-03-16 | Micron Technology, Inc. | Low-to-high voltage CMOS driver circuit for driving capacitive loads |
US5969562A (en) * | 1997-10-30 | 1999-10-19 | Alesis Studio Electronics, Inc. | Low noise method for interconnecting analog and digital integrated circuits |
US8120380B2 (en) * | 2000-03-30 | 2012-02-21 | Seagate Technology Llc | Comprehensive application power tester |
US6449760B1 (en) * | 2000-11-30 | 2002-09-10 | Lsi Logic Corporation | Pin placement method for integrated circuits |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5552640A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Integrated circuit |
JPS60140923A (ja) * | 1983-12-27 | 1985-07-25 | Nec Corp | 相補型絶縁ゲ−ト電界効果トランジスタレベルシフト回路 |
-
1992
- 1992-02-03 JP JP04017399A patent/JP3087413B2/ja not_active Expired - Fee Related
-
1993
- 1993-02-03 US US08/012,736 patent/US5343083A/en not_active Expired - Fee Related
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