JP3087413B2 - アナログ・ディジタル混在マスタ - Google Patents
アナログ・ディジタル混在マスタInfo
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
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- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、アナログ・ディジタル
混在マスタに関し、特に、レベルシフト回路を内蔵した
下地固定型のＢｉ−ＣＭＯＳのアナログ・ディジタル混
在マスタに関する。
混在マスタに関し、特に、レベルシフト回路を内蔵した
下地固定型のＢｉ−ＣＭＯＳのアナログ・ディジタル混
在マスタに関する。
【０００２】
【従来の技術】最近、アナログ・ディジタル混在マスタ
はＢｉ−ＣＭＯＳプロセスの展開に伴なって大規模・高
精度の多様なアナログ回路と大規模な論理回路を同一チ
ップ上に集積化することが可能となってきた。アナログ
・ディジタル混在ＬＳＩを開発する方式として、従来は
アナログ回路を手設計し、ディジタル回路をセルベース
方式で設計し両方を同一チップ上に集積化する方法が広
く採用されてきた。しかし、この方法では設計にはバリ
エーションがあるものの開発期間が長くなり、開発費用
が高くなることは避けられない。
はＢｉ−ＣＭＯＳプロセスの展開に伴なって大規模・高
精度の多様なアナログ回路と大規模な論理回路を同一チ
ップ上に集積化することが可能となってきた。アナログ
・ディジタル混在ＬＳＩを開発する方式として、従来は
アナログ回路を手設計し、ディジタル回路をセルベース
方式で設計し両方を同一チップ上に集積化する方法が広
く採用されてきた。しかし、この方法では設計にはバリ
エーションがあるものの開発期間が長くなり、開発費用
が高くなることは避けられない。
【０００３】上記、アナログ・ディジタル混在ＬＳＩの
欠点を補う開発方法として下地固定型のアナログ・ディ
ジタル混在マスタ方式がある。この方式は、トランジス
タ，抵抗，容量等の素子をアレイ上に配置したアナログ
マスタ部と、Ｇ／Ａを同一チップ上に構成したものであ
り、開発期間・開発費用とも大幅に向上する。
欠点を補う開発方法として下地固定型のアナログ・ディ
ジタル混在マスタ方式がある。この方式は、トランジス
タ，抵抗，容量等の素子をアレイ上に配置したアナログ
マスタ部と、Ｇ／Ａを同一チップ上に構成したものであ
り、開発期間・開発費用とも大幅に向上する。
【０００４】通常ＣＭＯＳロジック部は、５Ｖの電源電
圧であり一方、バイポーラ回路及びＣＭＯＳアナログ回
路の電源電圧は、５Ｖ，９Ｖ，１２Ｖ等５Ｖ以上で使用
することが多い。
圧であり一方、バイポーラ回路及びＣＭＯＳアナログ回
路の電源電圧は、５Ｖ，９Ｖ，１２Ｖ等５Ｖ以上で使用
することが多い。
【０００５】
【発明が解決しようとする課題】セルベース方式であれ
ば、電源電圧に合わせて適切なプロセスを選定し、デバ
イスパラメータに合わせて回路設計を行えば良いが下地
固定型のマスタでは、設計上大きな制約となる。例えば
バイポーラアナログ回路の電源電圧が１０Ｖとし、ＮＰ
Ｎトランジスタのベース電流をコントロールするのにＭ
ＯＳトランジスタを使用したとすると、ＭＯＳロジック
回路で発生させた５ＶP-P のパルス信号でそのままＭＯ
Ｓトランジスタを駆動することが出来ず、１０ＶP-P に
振幅を大きくしてから駆動する必要がある。この時、レ
ベル変換回路をバイポーラ素子で構成したとするとＭＯ
Ｓロジック回路で発生した５ＶP-P のコントロール信号
は、バイポーラデバイスで１０ＶP-P に増幅されバイポ
ーラデバイスの両端に配置されたＭＯＳトランジスタを
ＯＮ，ＯＦＦしさらにバイポーラアナログ回路部に戻っ
ていく。すなわち、高調波を含む高圧パルス信号がアナ
ログ回路部の真上を往復することになり、ディジタル信
号がノズルとなってアナログ回路に混入する原因とな
る。
ば、電源電圧に合わせて適切なプロセスを選定し、デバ
イスパラメータに合わせて回路設計を行えば良いが下地
固定型のマスタでは、設計上大きな制約となる。例えば
バイポーラアナログ回路の電源電圧が１０Ｖとし、ＮＰ
Ｎトランジスタのベース電流をコントロールするのにＭ
ＯＳトランジスタを使用したとすると、ＭＯＳロジック
回路で発生させた５ＶP-P のパルス信号でそのままＭＯ
Ｓトランジスタを駆動することが出来ず、１０ＶP-P に
振幅を大きくしてから駆動する必要がある。この時、レ
ベル変換回路をバイポーラ素子で構成したとするとＭＯ
Ｓロジック回路で発生した５ＶP-P のコントロール信号
は、バイポーラデバイスで１０ＶP-P に増幅されバイポ
ーラデバイスの両端に配置されたＭＯＳトランジスタを
ＯＮ，ＯＦＦしさらにバイポーラアナログ回路部に戻っ
ていく。すなわち、高調波を含む高圧パルス信号がアナ
ログ回路部の真上を往復することになり、ディジタル信
号がノズルとなってアナログ回路に混入する原因とな
る。
【０００６】
【課題を解決するための手段】本発明のアナログ・ディ
ジタル混在マスタは、バイポーラデバイスから構成され
るセルと前記セルの両側に配置したＭＯＳトランジスタ
とから構成される基本ブロックをアレイ状に配置したア
ナログマスタ部とＭＯＳアナログ回路部とからなるアナ
ログ回路部と、Ｇ／Ａの内部セル領域および周辺回路領
域とからなるＧ／Ａ論理回路部と、前記アナログ回路部
と前記Ｇ／Ａの内部セル領域との間に配置したセレクタ
回路と、前記Ｇ／Ａ論理回路部からの信号レベルを増幅
するためのレベルシフト回路とを有し、前記レベルシフ
ト回路は前記セレクタ回路と前記アナログ回路部との間
に配置され、ハードマクロとして下地に固定されてお
り、前記レベルシフト回路の出力は前記ＭＯＳトランジ
スタに入力されることを特徴とする。
ジタル混在マスタは、バイポーラデバイスから構成され
るセルと前記セルの両側に配置したＭＯＳトランジスタ
とから構成される基本ブロックをアレイ状に配置したア
ナログマスタ部とＭＯＳアナログ回路部とからなるアナ
ログ回路部と、Ｇ／Ａの内部セル領域および周辺回路領
域とからなるＧ／Ａ論理回路部と、前記アナログ回路部
と前記Ｇ／Ａの内部セル領域との間に配置したセレクタ
回路と、前記Ｇ／Ａ論理回路部からの信号レベルを増幅
するためのレベルシフト回路とを有し、前記レベルシフ
ト回路は前記セレクタ回路と前記アナログ回路部との間
に配置され、ハードマクロとして下地に固定されてお
り、前記レベルシフト回路の出力は前記ＭＯＳトランジ
スタに入力されることを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明のレベルシフト回路内蔵のアナログ
・ディジタル混在マスタの概念図である。アナログ回路
部とディジタル回路部を接続する配線は７本であり、う
ち３本はＧ／Ａ部からアナログマスタ部へのコントロー
ル信号線Ｓ１〜Ｓ３である。Ａ・Ｔ，Ｄ・Ｔはテストモ
ード設定端子であり、Ａ・Ｔ，Ｄ・Ｔが伴にロウ・レベ
ルのときノーマルモード，Ａ・Ｔがハイ，Ｄ・Ｔがロウ
のときはアナログ・テストモード，Ａ・Ｔがロウ，Ｄ・
Ｔがハイのときはディジタルテストモードに設定され
る。今、Ａ・Ｔ，Ｄ・Ｔが伴にロウとするとセレクタ１
〜セレクタ７はアナログマスタ部及びＭＯＳアナログ部
とＧ／Ａ部間の信号を伝達し、テスト端子Ｔ１〜Ｔ７に
は信号は伝達されない。本モードに於いてＧ／Ａ部で発
生した５ＶP-P のロジック信号はＳ１〜Ｓ３を通してセ
レクタ３〜セレクタ５に入力され、この出力はレベルシ
フト回路Ｌ１〜Ｌ３に入力される。レベルシフト回路Ｌ
１〜Ｌ３は５ＶP-P のパルス信号を１０ＶP-P のパルス
信号に増幅しアナログマスタ部に配置しているＭＯＳト
ランジスタのゲートに入力する。図２にアナログマスタ
部の回路図を示す。Ｑ３はＱ１，Ｑ２のベース電流供給
用トランジスタであり、Ｎ２をＯＮ／ＯＦＦすることに
よってＱ２はＯＮ／ＯＦＦする。Ｎ１は、Ｎ２のＯＮ抵
抗補償用ダミートランジスタでありＮ３はＱ２がＯＮか
らＯＦＦに変化するときにＱ２のベースに蓄積されてい
る電荷をＧＮＤに引き込みＱ２を高速にＯＦＦする働き
をする。レベルシフトＬ１から入力した信号は、Ｎ３の
ゲートをドライブすると伴にインバータのゲートをドラ
イブする。インバータの電源はＶDD＝１０Ｖ，ＶEE＝０
Ｖにしてあり、１０ＶP-P を出力する。Ｌ１，インバー
タの出力は伴に１０ＶP-PであるのでＮ２，Ｎ３のソー
ス・ドレインの電圧によらずＭＯＳトランジスタのＯＮ
／ＯＦＦを制御することが出来る。図２の回路例ではソ
ース・ドレインの電圧が１／２ＶCCよりも低いのでＮチ
ャネルトランジスタを用いているが、ソース・ドレイン
が１／２ＶCCよりも高いときは、Ｐチャネルトランジス
タを使用する。この場合にも、Ｌ１及びインバータの出
力はＰチャネルトランジスタのＯＮ／ＯＦＦを制御する
ことが出来る。
る。図１は、本発明のレベルシフト回路内蔵のアナログ
・ディジタル混在マスタの概念図である。アナログ回路
部とディジタル回路部を接続する配線は７本であり、う
ち３本はＧ／Ａ部からアナログマスタ部へのコントロー
ル信号線Ｓ１〜Ｓ３である。Ａ・Ｔ，Ｄ・Ｔはテストモ
ード設定端子であり、Ａ・Ｔ，Ｄ・Ｔが伴にロウ・レベ
ルのときノーマルモード，Ａ・Ｔがハイ，Ｄ・Ｔがロウ
のときはアナログ・テストモード，Ａ・Ｔがロウ，Ｄ・
Ｔがハイのときはディジタルテストモードに設定され
る。今、Ａ・Ｔ，Ｄ・Ｔが伴にロウとするとセレクタ１
〜セレクタ７はアナログマスタ部及びＭＯＳアナログ部
とＧ／Ａ部間の信号を伝達し、テスト端子Ｔ１〜Ｔ７に
は信号は伝達されない。本モードに於いてＧ／Ａ部で発
生した５ＶP-P のロジック信号はＳ１〜Ｓ３を通してセ
レクタ３〜セレクタ５に入力され、この出力はレベルシ
フト回路Ｌ１〜Ｌ３に入力される。レベルシフト回路Ｌ
１〜Ｌ３は５ＶP-P のパルス信号を１０ＶP-P のパルス
信号に増幅しアナログマスタ部に配置しているＭＯＳト
ランジスタのゲートに入力する。図２にアナログマスタ
部の回路図を示す。Ｑ３はＱ１，Ｑ２のベース電流供給
用トランジスタであり、Ｎ２をＯＮ／ＯＦＦすることに
よってＱ２はＯＮ／ＯＦＦする。Ｎ１は、Ｎ２のＯＮ抵
抗補償用ダミートランジスタでありＮ３はＱ２がＯＮか
らＯＦＦに変化するときにＱ２のベースに蓄積されてい
る電荷をＧＮＤに引き込みＱ２を高速にＯＦＦする働き
をする。レベルシフトＬ１から入力した信号は、Ｎ３の
ゲートをドライブすると伴にインバータのゲートをドラ
イブする。インバータの電源はＶDD＝１０Ｖ，ＶEE＝０
Ｖにしてあり、１０ＶP-P を出力する。Ｌ１，インバー
タの出力は伴に１０ＶP-PであるのでＮ２，Ｎ３のソー
ス・ドレインの電圧によらずＭＯＳトランジスタのＯＮ
／ＯＦＦを制御することが出来る。図２の回路例ではソ
ース・ドレインの電圧が１／２ＶCCよりも低いのでＮチ
ャネルトランジスタを用いているが、ソース・ドレイン
が１／２ＶCCよりも高いときは、Ｐチャネルトランジス
タを使用する。この場合にも、Ｌ１及びインバータの出
力はＰチャネルトランジスタのＯＮ／ＯＦＦを制御する
ことが出来る。
【０００８】図３は、図２の回路をマスタ上にレイアウ
トしたものでありアナログマスタの右端から入力したレ
ベルシフト回路Ｌ１の出力は、Ｐ１，Ｎ４からなるイン
バータのゲートに入力すると伴に、Ｎ３のゲートにも入
力する。ＭＯＳトランジスタとバイポーラトランジスタ
を接続する本数は３本であり、このうち２本が１０ＶP-
P で振れるがＬ１からＱ１，Ｑ２，Ｑ３までの配線は他
のアナログ回路で動作しているデバイスと十分離れてい
るので、ディジタルノイズがアナログ回路にとび込みア
ナログ回路のＳ／Ｎを劣化させることは無い。レベルシ
フト回路は５ＶP-P から１０ＶP-P への増幅回路のみで
あり、アナログ回路からＧ／Ａへのレベルシフト回路は
配置していない。この理由は、アナログ回路のディジタ
ル出力をＣＭＯＳレベルに変換する場合、一般に変換回
路の入力仕様が多用であり一律に規定しにくい事情を考
慮したからである。さらにＧ／Ａからアナログ回路をコ
ントロールする信号の本数に比して、アナログ回路から
のディジタル出力の本数が少ないので、回路設計者は、
Ｇ／Ａ部とのインタフェースをとる為にアナログ回路ブ
ロックの出力をＣＭＯＳレベルに変換するように回路を
作ることは容易である。
トしたものでありアナログマスタの右端から入力したレ
ベルシフト回路Ｌ１の出力は、Ｐ１，Ｎ４からなるイン
バータのゲートに入力すると伴に、Ｎ３のゲートにも入
力する。ＭＯＳトランジスタとバイポーラトランジスタ
を接続する本数は３本であり、このうち２本が１０ＶP-
P で振れるがＬ１からＱ１，Ｑ２，Ｑ３までの配線は他
のアナログ回路で動作しているデバイスと十分離れてい
るので、ディジタルノイズがアナログ回路にとび込みア
ナログ回路のＳ／Ｎを劣化させることは無い。レベルシ
フト回路は５ＶP-P から１０ＶP-P への増幅回路のみで
あり、アナログ回路からＧ／Ａへのレベルシフト回路は
配置していない。この理由は、アナログ回路のディジタ
ル出力をＣＭＯＳレベルに変換する場合、一般に変換回
路の入力仕様が多用であり一律に規定しにくい事情を考
慮したからである。さらにＧ／Ａからアナログ回路をコ
ントロールする信号の本数に比して、アナログ回路から
のディジタル出力の本数が少ないので、回路設計者は、
Ｇ／Ａ部とのインタフェースをとる為にアナログ回路ブ
ロックの出力をＣＭＯＳレベルに変換するように回路を
作ることは容易である。
【０００９】アナログマスタ部の電源電圧が５Ｖの場
合、レベルシフト回路Ｌ１〜Ｌ３は不要となるが、Ｓ１
〜Ｓ３の信号はセレクタ３〜セレクタ５を通して、Ｌ１
〜Ｌ３をスルーしアナログマスタ部に入力し、そのまま
ＭＯＳ ＳＷのゲートをドライブする。
合、レベルシフト回路Ｌ１〜Ｌ３は不要となるが、Ｓ１
〜Ｓ３の信号はセレクタ３〜セレクタ５を通して、Ｌ１
〜Ｌ３をスルーしアナログマスタ部に入力し、そのまま
ＭＯＳ ＳＷのゲートをドライブする。
【００１０】図４にレベルシフト回路の１例を示す。今
ＶDD＝５Ｖ，ＶSS＝０Ｖ，ＶEE＝−５Ｖとして、入力端
子ＩＮに５Ｖ／０Ｖのパルス信号が印可されると出力端
子ＯＵＴには、−５Ｖと＋５Ｖでふれる１０ＶP-P の信
号が出力される。
ＶDD＝５Ｖ，ＶSS＝０Ｖ，ＶEE＝−５Ｖとして、入力端
子ＩＮに５Ｖ／０Ｖのパルス信号が印可されると出力端
子ＯＵＴには、−５Ｖと＋５Ｖでふれる１０ＶP-P の信
号が出力される。
【００１１】
【発明の効果】以上説明したように本発明は、５ＶP-P
のディジタル信号をこれよりも大きいディジタル信号に
変換するレベルシフト回路をアナログマスタ部とセレク
タ部の間にハードブロックとして下地に設計してあるの
で、ディジタルのノイズがアナログ回路に混入してアナ
ログ回路の特性を劣化させることは無い。又、Ｇ／Ａか
らのコントロール信号はアナログ回路にセレクタを通し
て入力されるが本発明のレベルシフト回路はこの信号経
路にシリーズに挿入される為、回路設計者がレベルシフ
ト回路を意識せずに設計を行なうことが出来、設計のＴ
ＡＴ短縮化、及び設計ミスの防止を計ることが出来る。
又、レベルシフト回路はアナログマスタ部と独立してい
るのでアナログマスタ部の電源が５Ｖ，９Ｖ，１２Ｖの
如何にかかわらずアナログマスタ部で使用出来る素子数
は変わらない為、アナログマスタ部で設計出来る素子数
は回路設計者にとって実質的に増加する。又、レベルシ
フト回路は検証済のハードマクロとして提供され、アナ
ログテストモード，ディジタルテストモードでのテスト
によってアナログマスタ部、Ｇ／Ａ内部回路部，セレク
タ部，レベルシフト回路部の動作確認と相互接続を分離
してテストすることが出来る。
のディジタル信号をこれよりも大きいディジタル信号に
変換するレベルシフト回路をアナログマスタ部とセレク
タ部の間にハードブロックとして下地に設計してあるの
で、ディジタルのノイズがアナログ回路に混入してアナ
ログ回路の特性を劣化させることは無い。又、Ｇ／Ａか
らのコントロール信号はアナログ回路にセレクタを通し
て入力されるが本発明のレベルシフト回路はこの信号経
路にシリーズに挿入される為、回路設計者がレベルシフ
ト回路を意識せずに設計を行なうことが出来、設計のＴ
ＡＴ短縮化、及び設計ミスの防止を計ることが出来る。
又、レベルシフト回路はアナログマスタ部と独立してい
るのでアナログマスタ部の電源が５Ｖ，９Ｖ，１２Ｖの
如何にかかわらずアナログマスタ部で使用出来る素子数
は変わらない為、アナログマスタ部で設計出来る素子数
は回路設計者にとって実質的に増加する。又、レベルシ
フト回路は検証済のハードマクロとして提供され、アナ
ログテストモード，ディジタルテストモードでのテスト
によってアナログマスタ部、Ｇ／Ａ内部回路部，セレク
タ部，レベルシフト回路部の動作確認と相互接続を分離
してテストすることが出来る。
【図１】本発明の一実施例の概念図である。
【図２】アナログマスタ部の回路例である。
【図３】図２の回路のレイアウト概略図である。
【図４】レベルシフト回路の実施例である。
Ｓ１，Ｓ２，Ｓ３ Ｇ／Ａ部とセレクタ３，４，５を
接続する信号線 Ｔ１〜Ｔ７ テスト端子 ＡＴ・ＤＴ テストモード設定端子 Ｌ１，Ｌ２，Ｌ３ レベルシフト回路 Ｑ１〜Ｑ３ ＮＰＮトランジスタ Ｐ１ Ｐチャネルトランジスタ Ｎ１〜Ｎ４ Ｎチャネルトランジスタ Ｒ１，Ｒ２ 抵抗
接続する信号線 Ｔ１〜Ｔ７ テスト端子 ＡＴ・ＤＴ テストモード設定端子 Ｌ１，Ｌ２，Ｌ３ レベルシフト回路 Ｑ１〜Ｑ３ ＮＰＮトランジスタ Ｐ１ Ｐチャネルトランジスタ Ｎ１〜Ｎ４ Ｎチャネルトランジスタ Ｒ１，Ｒ２ 抵抗
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82,21/822 H01L 27/118,27/04
Claims (4)
- 【請求項１】バイポーラデバイスから構成されるセルと
前記セルの両側に配置したＭＯＳトランジスタとから構
成される基本ブロックをアレイ状に配置したアナログマ
スタ部とＭＯＳアナログ回路部とからなるアナログ回路
部と、Ｇ／Ａの内部セル領域および周辺回路領域とから
なるＧ／Ａ論理回路部と、前記アナログ回路部と前記Ｇ
／Ａの内部セル領域との間に配置したセレクタ回路と、
前記Ｇ／Ａ論理回路部からの信号レベルを増幅するため
のレベルシフト回路とを有し、前記レベルシフト回路は
前記セレクタ回路と前記アナログ回路部との間に配置さ
れ、ハードマクロとして下地に固定されており、前記レ
ベルシフト回路の出力は前記ＭＯＳトランジスタに入力
されることを特徴とするアナログ・ディジタル混在マス
タ。 - 【請求項２】前記Ｇ／Ａ論理回路部は前記アナログ回路
部よりも低い電源電圧で動作することを特徴とする請求
項１記載のアナログ・ディジタル混在マスタ。 - 【請求項３】前記セレクタ回路は、前記アナログ回路部
と前記Ｇ／Ａ論理回路部とを分離してテストすることを
特徴とする請求項１記載のアナログ・ディジタル混在マ
スタ。 - 【請求項４】前記レベルシフト回路から前記ＭＯＳトラ
ンジスタへの配線は、前記ＭＯＳトランジスタの配列に
概並行に配置されることを特徴とする請求項１記載のア
ナログ・ディジタル混在マスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04017399A JP3087413B2 (ja) | 1992-02-03 | 1992-02-03 | アナログ・ディジタル混在マスタ |
| US08/012,736 US5343083A (en) | 1992-02-03 | 1993-02-03 | Analog/digital hybrid masterslice IC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04017399A JP3087413B2 (ja) | 1992-02-03 | 1992-02-03 | アナログ・ディジタル混在マスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05302960A JPH05302960A (ja) | 1993-11-16 |
| JP3087413B2 true JP3087413B2 (ja) | 2000-09-11 |
Family
ID=11942919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04017399A Expired - Fee Related JP3087413B2 (ja) | 1992-02-03 | 1992-02-03 | アナログ・ディジタル混在マスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5343083A (ja) |
| JP (1) | JP3087413B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631941A (en) * | 1993-06-15 | 1997-05-20 | Yozan Inc. | Register circuit |
| EP0678984B1 (en) * | 1994-04-15 | 2000-07-26 | STMicroelectronics S.r.l. | High-to-low-voltage signal level shift circuit |
| TW265489B (en) * | 1994-07-20 | 1995-12-11 | Micron Technology Inc | Low-to-high voltage cmos driver circuit for driving capacitive loads |
| US5883538A (en) * | 1996-11-13 | 1999-03-16 | Micron Technology, Inc. | Low-to-high voltage CMOS driver circuit for driving capacitive loads |
| US5969562A (en) * | 1997-10-30 | 1999-10-19 | Alesis Studio Electronics, Inc. | Low noise method for interconnecting analog and digital integrated circuits |
| US8120380B2 (en) * | 2000-03-30 | 2012-02-21 | Seagate Technology Llc | Comprehensive application power tester |
| US6449760B1 (en) * | 2000-11-30 | 2002-09-10 | Lsi Logic Corporation | Pin placement method for integrated circuits |
Family Cites Families (2)
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-
1993
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| JPH05302960A (ja) | 1993-11-16 |
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