JPH0560069B2 - - Google Patents
Info
- Publication number
- JPH0560069B2 JPH0560069B2 JP58243050A JP24305083A JPH0560069B2 JP H0560069 B2 JPH0560069 B2 JP H0560069B2 JP 58243050 A JP58243050 A JP 58243050A JP 24305083 A JP24305083 A JP 24305083A JP H0560069 B2 JPH0560069 B2 JP H0560069B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- logic
- gate
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012360 testing method Methods 0.000 claims description 31
- 230000008878 coupling Effects 0.000 claims 1
- 238000010168 coupling process Methods 0.000 claims 1
- 238000005859 coupling reaction Methods 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000001465 metallisation Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318516—Test of programmable logic devices [PLDs]
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
(技術分野)
本発明は、集積回路配列ゲート・アレイに関
し、更に詳細にはそのゲート・アレイの出力信号
パラメトリツク試験(パラメータの試験)回路に
関する。
し、更に詳細にはそのゲート・アレイの出力信号
パラメトリツク試験(パラメータの試験)回路に
関する。
(背景技術)
当該技術分野において知られているように、ア
レイ状に配置された非常に多くの同一論理ゲート
を有する集積回路素子を製造することはしばしば
望ましいことである。そのような集積回路が一度
製造されると、アレイ内のゲートはユーザーの要
求によつて選択的に結合され、その相互接続は典
型的には最終の金属化処理の間に行なわれる。そ
のような集積回路は配列可能ゲート・アレイと呼
ばれることがある。このように、集積回路製造者
は多数の同一集積回路ゲート・アレイをつくるこ
とができ、そのアレイは種々の用途に適し、最終
の金属化工程で集積回路が個性のあるものにさ
れ、ユーザーの要求する論理機能を提供すること
ができる。典型的には、集積回路のユーザーは製
造者に所望の出力信号を発生させる入力信号の論
理的組合せに関する論理又は真理値表を与える。
この論理入力信号と論理出力信号との関係は集積
回路ゲート・アレイの基本的機能条件を供給す
る。最終の金属化工程でゲートを選択的に相互接
続すると、入力信号と出力信号との所望の機能的
関係が与えられ、その集積回路の入力ピンに加え
られる論理信号に応答して集積回路ゲート・アレ
イの各出力ピンに適切な「高」又は「低」(即ち、
論理1又は論理0信号)が発生されることを確実
にする機能試験が行なわれる。この試験は、非常
に多数の論理入力があるので非常に高速で行なわ
れる。この機能試験に加えて、集積回路製造者は
ゲートアレイの出力信号が適切な電圧及び電流レ
ベルで発生されることを保証しなければならな
い。これらの出力電圧又は電流レベルは、パラメ
トリツク試験によつて検査され、典型的に測定さ
れる出力レベルは次の如くである。
レイ状に配置された非常に多くの同一論理ゲート
を有する集積回路素子を製造することはしばしば
望ましいことである。そのような集積回路が一度
製造されると、アレイ内のゲートはユーザーの要
求によつて選択的に結合され、その相互接続は典
型的には最終の金属化処理の間に行なわれる。そ
のような集積回路は配列可能ゲート・アレイと呼
ばれることがある。このように、集積回路製造者
は多数の同一集積回路ゲート・アレイをつくるこ
とができ、そのアレイは種々の用途に適し、最終
の金属化工程で集積回路が個性のあるものにさ
れ、ユーザーの要求する論理機能を提供すること
ができる。典型的には、集積回路のユーザーは製
造者に所望の出力信号を発生させる入力信号の論
理的組合せに関する論理又は真理値表を与える。
この論理入力信号と論理出力信号との関係は集積
回路ゲート・アレイの基本的機能条件を供給す
る。最終の金属化工程でゲートを選択的に相互接
続すると、入力信号と出力信号との所望の機能的
関係が与えられ、その集積回路の入力ピンに加え
られる論理信号に応答して集積回路ゲート・アレ
イの各出力ピンに適切な「高」又は「低」(即ち、
論理1又は論理0信号)が発生されることを確実
にする機能試験が行なわれる。この試験は、非常
に多数の論理入力があるので非常に高速で行なわ
れる。この機能試験に加えて、集積回路製造者は
ゲートアレイの出力信号が適切な電圧及び電流レ
ベルで発生されることを保証しなければならな
い。これらの出力電圧又は電流レベルは、パラメ
トリツク試験によつて検査され、典型的に測定さ
れる出力レベルは次の如くである。
1 製造仕様に従つて出力を高レベルにする入力
状態での高レベル出力電圧(即ち、特定の出力
電流IOHに対する出力端子の電圧) 2 製造仕様に従つて出力を低レベルにする入力
状態での低レベル出力電圧(即ち、特定の出力
電流IOLに対する出力端子の電圧) 3 グランド電位(又は他の特定の電位)から最
も離れた出力論理レベルにする入力状態での短
絡回路出力電流(即ち、出力がグランド(又は
他の特定の電位)に短絡されるとき出力に流れ
る電流) 各出力(一時に1つ)を所望の低又は高状態に
することは試験エンジニアにとつて非常に困難
で、時間を消費する仕事で、複雑な超大規模集積
回路(VLSI)デバイスに対しては数週間かかる
こともある。
状態での高レベル出力電圧(即ち、特定の出力
電流IOHに対する出力端子の電圧) 2 製造仕様に従つて出力を低レベルにする入力
状態での低レベル出力電圧(即ち、特定の出力
電流IOLに対する出力端子の電圧) 3 グランド電位(又は他の特定の電位)から最
も離れた出力論理レベルにする入力状態での短
絡回路出力電流(即ち、出力がグランド(又は
他の特定の電位)に短絡されるとき出力に流れ
る電流) 各出力(一時に1つ)を所望の低又は高状態に
することは試験エンジニアにとつて非常に困難
で、時間を消費する仕事で、複雑な超大規模集積
回路(VLSI)デバイスに対しては数週間かかる
こともある。
(発明の概要)
本発明によれば、選択的電気接続可能な論理ゲ
ート・アレイを有し、配列されたゲート・アレイ
に加えられる複数の入力論理信号に対し所定の論
理機能を供給し、そしてアレイ出力端子に出力信
号として所定の論理機能を生じさせる集積回路が
提供される。相互接続されたゲートの出力とアレ
イ出力端子との間に出力バツフア回路が結合され
る。パラメトリツク試験回路は、制御信号に応答
して、通常の動作モード中相互接続されたゲート
の出力をアレイ出力端子に電気的に結合し、パラ
メータ試験モード中論理入力信号に応答して前記
ゲートの出力を論理信号源に電気的に結合し論理
ゲートによつて発生される論理出力電圧を表わす
「高」及び「低」論理出力電圧を発生する。
ート・アレイを有し、配列されたゲート・アレイ
に加えられる複数の入力論理信号に対し所定の論
理機能を供給し、そしてアレイ出力端子に出力信
号として所定の論理機能を生じさせる集積回路が
提供される。相互接続されたゲートの出力とアレ
イ出力端子との間に出力バツフア回路が結合され
る。パラメトリツク試験回路は、制御信号に応答
して、通常の動作モード中相互接続されたゲート
の出力をアレイ出力端子に電気的に結合し、パラ
メータ試験モード中論理入力信号に応答して前記
ゲートの出力を論理信号源に電気的に結合し論理
ゲートによつて発生される論理出力電圧を表わす
「高」及び「低」論理出力電圧を発生する。
そのような構成によつて、所望のピンに所望の
状態を確立するため機能試験を順次行うこと(試
験方法を生みだすときユーザーによつて供給され
るロジツク及び論理的説明を完全に理解するのに
必要な、誤りやすく時間のかかる処理)によつ
て、出力を所望の状態(高又は低)にすることが
必要なくなり、試験プログラム開発時間の軽減と
なる。更に、そのような構成によつて、アレイ状
ゲートによる出力信号のパラメトリツク試験は各
出力バツフア回路をただ単に「高」又は「低」論
理状態にすることによつて行なわれ、それによつ
て論理ゲートが選択的に電気接続された後のゲー
ト・アレイのパラメトリツク試験時間を減少させ
所望の予め定められた論理機能を供給する。
状態を確立するため機能試験を順次行うこと(試
験方法を生みだすときユーザーによつて供給され
るロジツク及び論理的説明を完全に理解するのに
必要な、誤りやすく時間のかかる処理)によつ
て、出力を所望の状態(高又は低)にすることが
必要なくなり、試験プログラム開発時間の軽減と
なる。更に、そのような構成によつて、アレイ状
ゲートによる出力信号のパラメトリツク試験は各
出力バツフア回路をただ単に「高」又は「低」論
理状態にすることによつて行なわれ、それによつ
て論理ゲートが選択的に電気接続された後のゲー
ト・アレイのパラメトリツク試験時間を減少させ
所望の予め定められた論理機能を供給する。
(実施例の説明)
本発明を以下実施例に従つて詳細に説明する。
第1図を参照すると、配列可能ゲート・アレイ
集積回路10はm列、n行の論理ゲート121,1〜
12n,oのアレイを含む。論理ゲートの各々は構
造が同じで、ゲート121,1,121,2及び12n,1に
ついてはその詳細を示す。このゲートはエミツタ
が接地されたトランジスタ14を含み、そのコレ
クタは複数のシヨツトキ・ダイオード141〜1
4pのカソードに結合され、そのベースは適当な
正電圧源(+V)に抵抗16を介して、さらに入
力端子18に結合される。シヨツトキ・ダイオー
ド141〜14pのアノードは図示の如く出力端子
201〜20pに結合される。
集積回路10はm列、n行の論理ゲート121,1〜
12n,oのアレイを含む。論理ゲートの各々は構
造が同じで、ゲート121,1,121,2及び12n,1に
ついてはその詳細を示す。このゲートはエミツタ
が接地されたトランジスタ14を含み、そのコレ
クタは複数のシヨツトキ・ダイオード141〜1
4pのカソードに結合され、そのベースは適当な
正電圧源(+V)に抵抗16を介して、さらに入
力端子18に結合される。シヨツトキ・ダイオー
ド141〜14pのアノードは図示の如く出力端子
201〜20pに結合される。
集積回路10は、回路の周辺に配置される複数
の入力/出力(I/O)パツド22を含む。各入
力/出力パツド22はバツフア回路24に接続さ
れる。バツフア回路24の各々は同一の素子を含
み、その素子は相互接続されてI/Oバツフア2
4bに詳細に示すような入力/出力(I/O)バ
ツフア又は入力バツフア24aに示すような単な
る入力バツフアを供給する。このように、バツフ
ア回路24(バツフア回路24a,24bに示す
ように)は、その入力部25に、入力/出力パツ
ド22の対応するものに接続される入力を有する
第1のインバータ26と、第1インバータ26の
出力に接続される入力を有する第2のインバータ
28とを含み、それによつて入力/出力パツド2
2に供給される入力信号Iinに応答して、第1及
び第2インバータ26,28の出力に一対の相補
的及び真理値信号in,Iinを供給する前述の入
力部25に加えて、バツフア回路24は出力部2
7を含み、該出力部27は、NORゲート30を
含む。そのNORゲートの出力は、入力/出力バ
ツフア回路24bに例示するような入力/出力バ
ツフアとして接続されるときは、第1インバータ
26に接続される出力と、端子32において入
力/出力バツフア回路24に接続される入力/出
力パツド22を有するが、そのバツフアが入力バ
ツフア24aに例示するような入力バツフアとし
て使用されるときは、NORゲート30の出力は
電気的に接続されない。出力部27には、また、
NORゲート30の1つの入力に接続される出力
を有するANDゲート31が設けられる。ANDゲ
ート31は一対の入力34,36に結合され、そ
の入力はバツフア回路24a,24bに例示され
るようにバツフア回路24に対する一対の入力を
供給する。NORゲート30の第2入力は「低」
電圧出力パラメータ・シミユレート回路40に接
続され、該回路40はツエナーダイオード接続ト
ランジスタ42を含む。トランジスタ42のエミ
ツタとコレクタはバツフア回路24a,24bに
例示するように一緒にバツフア回路24の第3入
力端子44に接続される。トランジスタ42のベ
ースは、共通端子50で一緒に接続されダイオー
ド51と直列接続される一対の抵抗46,48を
介してグランドに接続される。共通端子50に発
生される信号は、NORゲート30の第2入力に
供給される。
の入力/出力(I/O)パツド22を含む。各入
力/出力パツド22はバツフア回路24に接続さ
れる。バツフア回路24の各々は同一の素子を含
み、その素子は相互接続されてI/Oバツフア2
4bに詳細に示すような入力/出力(I/O)バ
ツフア又は入力バツフア24aに示すような単な
る入力バツフアを供給する。このように、バツフ
ア回路24(バツフア回路24a,24bに示す
ように)は、その入力部25に、入力/出力パツ
ド22の対応するものに接続される入力を有する
第1のインバータ26と、第1インバータ26の
出力に接続される入力を有する第2のインバータ
28とを含み、それによつて入力/出力パツド2
2に供給される入力信号Iinに応答して、第1及
び第2インバータ26,28の出力に一対の相補
的及び真理値信号in,Iinを供給する前述の入
力部25に加えて、バツフア回路24は出力部2
7を含み、該出力部27は、NORゲート30を
含む。そのNORゲートの出力は、入力/出力バ
ツフア回路24bに例示するような入力/出力バ
ツフアとして接続されるときは、第1インバータ
26に接続される出力と、端子32において入
力/出力バツフア回路24に接続される入力/出
力パツド22を有するが、そのバツフアが入力バ
ツフア24aに例示するような入力バツフアとし
て使用されるときは、NORゲート30の出力は
電気的に接続されない。出力部27には、また、
NORゲート30の1つの入力に接続される出力
を有するANDゲート31が設けられる。ANDゲ
ート31は一対の入力34,36に結合され、そ
の入力はバツフア回路24a,24bに例示され
るようにバツフア回路24に対する一対の入力を
供給する。NORゲート30の第2入力は「低」
電圧出力パラメータ・シミユレート回路40に接
続され、該回路40はツエナーダイオード接続ト
ランジスタ42を含む。トランジスタ42のエミ
ツタとコレクタはバツフア回路24a,24bに
例示するように一緒にバツフア回路24の第3入
力端子44に接続される。トランジスタ42のベ
ースは、共通端子50で一緒に接続されダイオー
ド51と直列接続される一対の抵抗46,48を
介してグランドに接続される。共通端子50に発
生される信号は、NORゲート30の第2入力に
供給される。
集積回路10は、また、パラメトリツク試験イ
ネーブル回路52を含む。このパラメトリツク試
験イネーブル回路52はツエナー・ダイオード接
続されたトランジスタ54を含んでいる。トラン
ジスタ54は、端子56で一緒に接続されるエミ
ツタとコレクタを有し、その端子56は集積回路
10の外部周辺に近接して配置されるバス58に
接続される。トランジスタ54のベースは、端子
64で直列に接続される一対の抵抗60,62を
介してグランドに接続される。パラメータ試験イ
ネーブル回路52は、また、エミツタが接地され
たトランジスタ66を含み、そのトランジスタ6
6のベースは端子64に接続され、コレクタは論
理ゲート121,1〜12n,oの外部周辺に配置される
バス70に接続される。第3バス72はバス70
の周囲に配置され、そのバス70は、図示するよ
うに入力/出力バツフア回路24の各々の入力端
子44に接続される。バス70は入力/出力バツ
フア回路22の各々の入力端子36に接続され
る。また、バス70,72はバツフア回路24の
入力端子36,44には電気的に接続されず、そ
のバツフア24は入力バツフア回路24aに示す
ように入力バツフア回路として電気的に相互接続
される。更に、I/Oバツフア回路又は入バツフ
ア回路としてのバツフア回路24の相互接続即ち
配列はアレイ素子が注文に従つて作られるときと
同じ金属化工程中に行なわれる。
ネーブル回路52を含む。このパラメトリツク試
験イネーブル回路52はツエナー・ダイオード接
続されたトランジスタ54を含んでいる。トラン
ジスタ54は、端子56で一緒に接続されるエミ
ツタとコレクタを有し、その端子56は集積回路
10の外部周辺に近接して配置されるバス58に
接続される。トランジスタ54のベースは、端子
64で直列に接続される一対の抵抗60,62を
介してグランドに接続される。パラメータ試験イ
ネーブル回路52は、また、エミツタが接地され
たトランジスタ66を含み、そのトランジスタ6
6のベースは端子64に接続され、コレクタは論
理ゲート121,1〜12n,oの外部周辺に配置される
バス70に接続される。第3バス72はバス70
の周囲に配置され、そのバス70は、図示するよ
うに入力/出力バツフア回路24の各々の入力端
子44に接続される。バス70は入力/出力バツ
フア回路22の各々の入力端子36に接続され
る。また、バス70,72はバツフア回路24の
入力端子36,44には電気的に接続されず、そ
のバツフア24は入力バツフア回路24aに示す
ように入力バツフア回路として電気的に相互接続
される。更に、I/Oバツフア回路又は入バツフ
ア回路としてのバツフア回路24の相互接続即ち
配列はアレイ素子が注文に従つて作られるときと
同じ金属化工程中に行なわれる。
集積回路10が前述の如く製造されるとき、論
理ゲート121,1〜12n,oの各々は回路10の他の
すべての素子と電気的接続されないことが注目さ
れる。即ち、製造後、入力18、出力201〜2
0pには電気的相互接続がない。更に、第1及び
第2インバータ26,28によつて発生される出
力信号は集積回路10の他のあらゆる素子に接続
されない。最後に、製造工程のこの時点では、入
力端子34は集積回路10の他のあらゆる回路素
子に接続されないことを注目すべきである。多数
の集積回路10が量産されると、集積回路ユーザ
ーによつて要求される集積回路の論理機能は製造
者に与えられて、ユーザーの条件に合致するよう
に集積回路ゲート・アレイを配列即ち、注文に応
じて作る。このように、例えば、バツフア24a
が入力バツフアとして配列され、その入力バツフ
ア24aの第2インバータ28の出力が論理ゲー
ト121,1の入力端子18に接続され、そしてバツ
フア回路24cがI/Oバツフア24cとして配
列され、そのバツフア24cの第1インバータ
(図示せず)が論理ゲート121,2の入力端子18
に接続されると仮定する。更に、ゲート121,1の
シヨツトキ・ダイオード20pの出力がゲート1
21,2のシヨツトキ・ダイオード141に接続され
るものとする。更に、ゲート121,1及びゲート1
21,2の結合出力がゲート12n,1の入力18に接続
され、そのゲート12n,1の出力が数字22cで
示す入力/出力ピンに生じさせられ、それがバツ
フア回路24bに接続される必要があると仮定す
る。こうして、ゲート12n,1の出力ピン20pは、
前述の如きI/Oバツフア回路として配列される
入力/出力バツフア回路24bの入力端子34に
接続される。更に、バツフア回路24eは入力バ
ツフア回路として配列されると仮定する。ここ
で、前述の事項は、多くの電気的接続のうちのた
つた1つであり、その接続は最終の金属化工程中
に集積回路製造者によつて行なわれ、ゲート12
1,1〜12n,oを選択的に相互接続して、またその選
択したゲートの入力端子及び出力端子を選択した
バツフア回路24に接続して、入力/出力パツド
22の選択したものに与えられる論理入力信号を
他の選択した入力/出力パツド22に関連づける
論理機能関係を供給することが理解される。最終
の金属化工程では、ユーザーの論理機能について
の要求に従つてゲート・アレイが選択的に相互接
続され、製造者はどのバツフア回路がユーザーの
論理条件を供給するのに必要ないか、そしてどの
バツフア回路がバツフア回路24a,24e等の
入力バツフア回路として配列されるかに注意を向
ける。一度確認されると、製造者は、入力バツフ
ア回路24として配列されるバツフア回路の1つ
に接続される入力/出力パツド、ここでは入力/
出力バツフア回路24eに接続される入力/出力
パツドに、入力/出力パツド22eとバス58と
の間に接続される電気的相互接続80によつて、
バス58を接続する。また、製造者は、バス72
を、入力バツフア回路として配列されるバツフア
回路の別の1つ、ここでは入力/出力バツフア回
路24aに相互接続し、その相互接続は導体82
として示される。即ち、バス58,72は、入力
バツフア回路、例えばバツフア回路24aとして
配列されるバツフア回路24の任意のもの又はバ
ツフア回路24の使用していないものに接続する
ことができる。
理ゲート121,1〜12n,oの各々は回路10の他の
すべての素子と電気的接続されないことが注目さ
れる。即ち、製造後、入力18、出力201〜2
0pには電気的相互接続がない。更に、第1及び
第2インバータ26,28によつて発生される出
力信号は集積回路10の他のあらゆる素子に接続
されない。最後に、製造工程のこの時点では、入
力端子34は集積回路10の他のあらゆる回路素
子に接続されないことを注目すべきである。多数
の集積回路10が量産されると、集積回路ユーザ
ーによつて要求される集積回路の論理機能は製造
者に与えられて、ユーザーの条件に合致するよう
に集積回路ゲート・アレイを配列即ち、注文に応
じて作る。このように、例えば、バツフア24a
が入力バツフアとして配列され、その入力バツフ
ア24aの第2インバータ28の出力が論理ゲー
ト121,1の入力端子18に接続され、そしてバツ
フア回路24cがI/Oバツフア24cとして配
列され、そのバツフア24cの第1インバータ
(図示せず)が論理ゲート121,2の入力端子18
に接続されると仮定する。更に、ゲート121,1の
シヨツトキ・ダイオード20pの出力がゲート1
21,2のシヨツトキ・ダイオード141に接続され
るものとする。更に、ゲート121,1及びゲート1
21,2の結合出力がゲート12n,1の入力18に接続
され、そのゲート12n,1の出力が数字22cで
示す入力/出力ピンに生じさせられ、それがバツ
フア回路24bに接続される必要があると仮定す
る。こうして、ゲート12n,1の出力ピン20pは、
前述の如きI/Oバツフア回路として配列される
入力/出力バツフア回路24bの入力端子34に
接続される。更に、バツフア回路24eは入力バ
ツフア回路として配列されると仮定する。ここ
で、前述の事項は、多くの電気的接続のうちのた
つた1つであり、その接続は最終の金属化工程中
に集積回路製造者によつて行なわれ、ゲート12
1,1〜12n,oを選択的に相互接続して、またその選
択したゲートの入力端子及び出力端子を選択した
バツフア回路24に接続して、入力/出力パツド
22の選択したものに与えられる論理入力信号を
他の選択した入力/出力パツド22に関連づける
論理機能関係を供給することが理解される。最終
の金属化工程では、ユーザーの論理機能について
の要求に従つてゲート・アレイが選択的に相互接
続され、製造者はどのバツフア回路がユーザーの
論理条件を供給するのに必要ないか、そしてどの
バツフア回路がバツフア回路24a,24e等の
入力バツフア回路として配列されるかに注意を向
ける。一度確認されると、製造者は、入力バツフ
ア回路24として配列されるバツフア回路の1つ
に接続される入力/出力パツド、ここでは入力/
出力バツフア回路24eに接続される入力/出力
パツドに、入力/出力パツド22eとバス58と
の間に接続される電気的相互接続80によつて、
バス58を接続する。また、製造者は、バス72
を、入力バツフア回路として配列されるバツフア
回路の別の1つ、ここでは入力/出力バツフア回
路24aに相互接続し、その相互接続は導体82
として示される。即ち、バス58,72は、入力
バツフア回路、例えばバツフア回路24aとして
配列されるバツフア回路24の任意のもの又はバ
ツフア回路24の使用していないものに接続する
ことができる。
ユーザーの要求に従つて一度配列されると、集
積回路製造者は可能なすべての論理組合せ(入力
論理信号によつて加えられるものとしてユーザー
から指示されたもの)を入力/出力パツド22に
加え、ユーザーによつて指示された特定の入力/
出力ピン22に適切な出力論理信号が発生される
かどうかを判定する。機能試験はこうして行なわ
れ、適切な「高」及び「低」入力信号が配列され
たゲート・アレイ集積回路10に与えられると
き、適切な「高」及び「低」出力信号が集積回路
10によつて発生される。
積回路製造者は可能なすべての論理組合せ(入力
論理信号によつて加えられるものとしてユーザー
から指示されたもの)を入力/出力パツド22に
加え、ユーザーによつて指示された特定の入力/
出力ピン22に適切な出力論理信号が発生される
かどうかを判定する。機能試験はこうして行なわ
れ、適切な「高」及び「低」入力信号が配列され
たゲート・アレイ集積回路10に与えられると
き、適切な「高」及び「低」出力信号が集積回路
10によつて発生される。
配列されたゲート・アレイ集積回路10の機能
試験が行なわれると、製造者は集積回路10をパ
ラメトリツク試験モードにする。これは、比較的
「高」電圧(即ち、通常の論理「高」電圧よりも
高い)を、バス58に電気的に接続された入力/
出力パツド22の1つ、ここでは相互接続80を
介してバス58に電気的に接続される入力/出力
パツド22eに、加えることによつて行なわれ
る。特に、比較的高い電圧、ここでは10ボルト以
上の電圧が入力/出力パツド22eに供給され、
それがツエナー・ダイオード接続されたトランジ
スタ54の降伏電圧を超え、端子64に比較的高
電圧を発生し、それによつてバス70に論理
「低」信号(即ち、約0.3ボルト)を発生する。バ
ス70上の信号は入力/出力バツフア回路24の
各々の入力端子36に与えられる。入力/出力バ
ツフア回路24によつて発生される出力信号につ
いてのパラメトリツク試験を行うため(論理
「低」信号に関連の出力電圧を測定する)、比較的
高電圧(ここでは10ボルト以上)(即ち、通常の
論理「高」電圧よりも高い)が入力/出力パツド
22aを介してバス72に送られ、前述の如く相
互接続82によつてバス72に結合される。バス
72上の10ボルト以上の比較的高電圧に応答し
て、入力/出力バツフア回路に配列された(例え
ばI/Oバツフア回路24b)のツエナー・ダイ
オード接続されたトランジスタ42の降伏電圧を
超え、「高」即ち論理1信号が端子50に発生さ
れ、この信号はNORゲート30の出力を論理0
即ち「低」電圧(約0.3ボルト)状態にする。こ
のように、入力/出力パツド22e及び22aに
加えられる10ボルト以上の信号によつて、「低」
電圧出力パラメータ・シユミレート回路40が、
入力/出力バツフア回路に配列された回路にI/
Oバツフア回路24bとして接続された入力/出
力パツド22の各々にシミユレートされた論理0
信号を発生し、その信号が測定されて、「低」レ
ベル論理出力信号状態で製造者のパラメトリツク
出力信号条件に適合するか否かが決定される。
「高」論理信号を表わすため発生された出力信号
の出力パラメータを試験するため、論理0出力が
入力/出力パツド22aに与えられ、それによつ
てバス72上に論理「低」信号が生じる。この比
較的「低」い信号はI/Oバツフア回路24bの
ツエナー・ダイオード接続されたトランジスタ4
2のツエナー降伏電圧を超えず、端子50は論理
0状態を示す。更に、入力/出力パツド22eの
電圧レベルは10ボルトよりも高い電圧に維持さ
れ、バス70上の信号は論理0レベルを示し、端
子34に与えられる論理信号に関係なくANDゲ
ート31の出力に論理0レベルを発生する。
NORゲート30に与えられる両方の信号は論理
0信号を示すので、NORゲート30の出力は論
理1信号を発生する。それによつて、論理0信号
が入力/出力パツド22aに与えられ、10ボルト
以上の信号が入力パツド22eに与えられて、集
積回路10をパラメトリツク試験モードに置くと
き、入力/出力バツフア回路に配列された回路
(I/Oバツフア回路24b)に結合される入
力/出力パツド22は論理1信号を表わす電圧を
発生させられる。ツエナー・ダイオード接続され
たトランジスタ42の降伏特性はゲート121,1〜
12n,oの各々の「オフ」即ち論理「高」電圧特
性をシミユレートするように選択される。即ち、
言い換えれば、パラメトリツク試験イネーブル・
モード中回路40はNORゲート30に与えられ
る電圧を発生し、その電圧は論理ゲート121,1〜
12n,oのいずれかのものの出力ピンに生じるで
あろう電圧をシミユレートする。例えば、入力/
出力バツフア回路24bを参照すると、その入
力/出力バツフア回路24bの回路40によつて
発生される電圧は、トランジスタ14が「オフ」
状態にあるとき、ゲート12n,1のトランジスタ
14によつて発生されるであろう電圧をシミュレ
ートする。更に、パラメトリツク試験イネーブル
回路52のトランジスタ66は、ツエナー・ダイ
オード接続されたトランジスタ54の特性と共
に、ゲート121,1〜12n,oの1つがオン状態にあ
るとき、即ち、そのゲートのトランジスタ14が
導通状態にあつてそのコレクタに比較的低い(即
ち0.3ボルト)信号を発生するとき、そのゲート
によつて発生される典型的論理「低」電圧をシミ
ュレートする。
試験が行なわれると、製造者は集積回路10をパ
ラメトリツク試験モードにする。これは、比較的
「高」電圧(即ち、通常の論理「高」電圧よりも
高い)を、バス58に電気的に接続された入力/
出力パツド22の1つ、ここでは相互接続80を
介してバス58に電気的に接続される入力/出力
パツド22eに、加えることによつて行なわれ
る。特に、比較的高い電圧、ここでは10ボルト以
上の電圧が入力/出力パツド22eに供給され、
それがツエナー・ダイオード接続されたトランジ
スタ54の降伏電圧を超え、端子64に比較的高
電圧を発生し、それによつてバス70に論理
「低」信号(即ち、約0.3ボルト)を発生する。バ
ス70上の信号は入力/出力バツフア回路24の
各々の入力端子36に与えられる。入力/出力バ
ツフア回路24によつて発生される出力信号につ
いてのパラメトリツク試験を行うため(論理
「低」信号に関連の出力電圧を測定する)、比較的
高電圧(ここでは10ボルト以上)(即ち、通常の
論理「高」電圧よりも高い)が入力/出力パツド
22aを介してバス72に送られ、前述の如く相
互接続82によつてバス72に結合される。バス
72上の10ボルト以上の比較的高電圧に応答し
て、入力/出力バツフア回路に配列された(例え
ばI/Oバツフア回路24b)のツエナー・ダイ
オード接続されたトランジスタ42の降伏電圧を
超え、「高」即ち論理1信号が端子50に発生さ
れ、この信号はNORゲート30の出力を論理0
即ち「低」電圧(約0.3ボルト)状態にする。こ
のように、入力/出力パツド22e及び22aに
加えられる10ボルト以上の信号によつて、「低」
電圧出力パラメータ・シユミレート回路40が、
入力/出力バツフア回路に配列された回路にI/
Oバツフア回路24bとして接続された入力/出
力パツド22の各々にシミユレートされた論理0
信号を発生し、その信号が測定されて、「低」レ
ベル論理出力信号状態で製造者のパラメトリツク
出力信号条件に適合するか否かが決定される。
「高」論理信号を表わすため発生された出力信号
の出力パラメータを試験するため、論理0出力が
入力/出力パツド22aに与えられ、それによつ
てバス72上に論理「低」信号が生じる。この比
較的「低」い信号はI/Oバツフア回路24bの
ツエナー・ダイオード接続されたトランジスタ4
2のツエナー降伏電圧を超えず、端子50は論理
0状態を示す。更に、入力/出力パツド22eの
電圧レベルは10ボルトよりも高い電圧に維持さ
れ、バス70上の信号は論理0レベルを示し、端
子34に与えられる論理信号に関係なくANDゲ
ート31の出力に論理0レベルを発生する。
NORゲート30に与えられる両方の信号は論理
0信号を示すので、NORゲート30の出力は論
理1信号を発生する。それによつて、論理0信号
が入力/出力パツド22aに与えられ、10ボルト
以上の信号が入力パツド22eに与えられて、集
積回路10をパラメトリツク試験モードに置くと
き、入力/出力バツフア回路に配列された回路
(I/Oバツフア回路24b)に結合される入
力/出力パツド22は論理1信号を表わす電圧を
発生させられる。ツエナー・ダイオード接続され
たトランジスタ42の降伏特性はゲート121,1〜
12n,oの各々の「オフ」即ち論理「高」電圧特
性をシミユレートするように選択される。即ち、
言い換えれば、パラメトリツク試験イネーブル・
モード中回路40はNORゲート30に与えられ
る電圧を発生し、その電圧は論理ゲート121,1〜
12n,oのいずれかのものの出力ピンに生じるで
あろう電圧をシミユレートする。例えば、入力/
出力バツフア回路24bを参照すると、その入
力/出力バツフア回路24bの回路40によつて
発生される電圧は、トランジスタ14が「オフ」
状態にあるとき、ゲート12n,1のトランジスタ
14によつて発生されるであろう電圧をシミュレ
ートする。更に、パラメトリツク試験イネーブル
回路52のトランジスタ66は、ツエナー・ダイ
オード接続されたトランジスタ54の特性と共
に、ゲート121,1〜12n,oの1つがオン状態にあ
るとき、即ち、そのゲートのトランジスタ14が
導通状態にあつてそのコレクタに比較的低い(即
ち0.3ボルト)信号を発生するとき、そのゲート
によつて発生される典型的論理「低」電圧をシミ
ュレートする。
最後に、通常の動作モードの間、10ボルト・イ
ネーブル信号よりも低い標準のトランジスタ−ト
ランジスタ−ロジツク(TTL)論理レベル信号
が入力/出力端子22a,22eに加えられ、パ
ラメータ試験イネーブル回路52を消勢して、そ
の結果、入力/出力バツフア回路24の入力34
に発生される論理信号が回路24を通つて、反転
されて入力/出力パツド22に至る。
ネーブル信号よりも低い標準のトランジスタ−ト
ランジスタ−ロジツク(TTL)論理レベル信号
が入力/出力端子22a,22eに加えられ、パ
ラメータ試験イネーブル回路52を消勢して、そ
の結果、入力/出力バツフア回路24の入力34
に発生される論理信号が回路24を通つて、反転
されて入力/出力パツド22に至る。
ここで第2図を参照すると、第1及び第2イン
バータ26,28及び入力/出力バツフア回路
(ここでは入力/出力バツフア回路24b)の
AND及びNORゲート31,30の詳細が示され
る。バツフアが入力/出力バツフアとして配列さ
れるときは、そのバツフアは3状態ドライバ制御
ライン33及び関連回路を有することがわかる。
バータ26,28及び入力/出力バツフア回路
(ここでは入力/出力バツフア回路24b)の
AND及びNORゲート31,30の詳細が示され
る。バツフアが入力/出力バツフアとして配列さ
れるときは、そのバツフアは3状態ドライバ制御
ライン33及び関連回路を有することがわかる。
以上、本発明を好適実施例に従つて説明したが
本発明の範囲内で他の実施例が使用できることは
明らかである。例えば、集積シヨツトキ論理
(ISL)が示されたが、他の種類の論理ゲート、
例えばTTLゲート又は他の種類のゲートを使用
することができる。
本発明の範囲内で他の実施例が使用できることは
明らかである。例えば、集積シヨツトキ論理
(ISL)が示されたが、他の種類の論理ゲート、
例えばTTLゲート又は他の種類のゲートを使用
することができる。
第1図は、本発明によるパラメトリツク試験回
路を有する集積回路論理ゲート・アレイの回路図
である。第2図は、第1図に示すゲート・アレイ
に含まれる入力/出力バツフア回路の一例の部分
回路図である。 符号説明、10……配列可能ゲート・アレイ集
積回路、121,1〜12n,o……論理ゲート、22…
…入力/出力(I/O)パツド、24……バツフ
ア回路、52……パラメトリツク試験イネーブル
回路。
路を有する集積回路論理ゲート・アレイの回路図
である。第2図は、第1図に示すゲート・アレイ
に含まれる入力/出力バツフア回路の一例の部分
回路図である。 符号説明、10……配列可能ゲート・アレイ集
積回路、121,1〜12n,o……論理ゲート、22…
…入力/出力(I/O)パツド、24……バツフ
ア回路、52……パラメトリツク試験イネーブル
回路。
Claims (1)
- 【特許請求の範囲】 1 (a) 集積回路の周辺領域に配置された複数の
入力/出力パツドと、 (b) 前記複数の入力/出力パツドに近接して、前
記集積回路の周辺領域を回つて配置されたバス
と、 (c) 前記入力/出力パツドの第1の選択された部
分に与えられる複数の入力論理信号の論理状態
を出力端子に発生される論理出力信号に関連づ
ける所定の論理機能を提供するような電気的相
互接続が可能な複数の論理ゲートと、 (d) 前記バスに接続された入力を有するパラメト
リツク試験回路手段であつて、前記入力/出力
パツドの選択されない1つのパツドであつて前
記バスに相互接続されるパツドに結合される制
御信号に応答して、通常の動作モード中、前記
相互接続されたゲートの前記出力端子に発生さ
れた論理出力信号を入力/出力パツドの第2に
選択されたパツドに電気的に結合し、パラメト
リツク試験モード中、前記出力端子を前記選択
された第2のパツドから電気的に分離するとと
もに、前記第2の選択されたパツドにパラメト
リツク信号源を電気的に結合し、その信号源が
前記入力論理信号に応答して前記論理ゲートに
よつて発生される論理出力電圧をシミユレート
する「高」及び「低」出力電圧を発生する、パ
ラメトリツク試験回路手段と、 から構成される集積回路。 2 (a) 複数の入力/出力パツドの一部に与えら
れる複数の入力論理信号の論理状態を出力端子
に発生される論理出力信号に関連づける所定の
論理機能を提供するような電気的相互接続が可
能な複数の論理ゲートと、 (b) 前記複数の入力/出力パツドの選択された1
つのパツドに結合される出力を有する出力ゲー
トと、 (c) 前記複数の入力/出力パツドに近接して、前
記集積回路の周辺領域を回つて配置されたバス
に接続され、前記出力ゲートの入力に結合され
る出力を有するパラメトリツク試験回路手段で
あつて、前記入力/出力パツドの選択されない
パツドの前記バスに相互接続される1つのパツ
ドに与えられる制御信号に応答して、通常の動
作モード中、前記出力端子を前記出力ゲートの
入力に電気的に結合し、出力ゲートが出力端子
の論理出力信号によつて駆動され、入力/出力
パツドの選択された1つのパツドに対応する論
理信号を発生し、パラメトリツク試験モード
中、出力ゲートの入力から出力端子を電気的に
分離するとともに、出力ゲートの入力にパラメ
トリツク試験信号源を電気的に結合し、論理入
力信号に応答して論理ゲートによつて発生され
る論理出力電圧を表す「高」及び「低」出力電
圧を発生し、出力ゲートがパラメトリツク信号
源によつて駆動され入力/出力パツドの選択さ
れた1つのパツドに「高」及び「低」電圧を発
生する、パラメトリツク試験回路手段と、 から構成される集積回路。 3 前記パラメトリツク試験回路手段が、前記相
互接続された論理ゲートの出力端子に結合された
1つの入力及び前記制御信号が与えられる第2の
入力を有する入力ゲートを含み、出力端子を前記
出力ゲートの第1の入力に電気的に結合し、また
はその第1の入力から電気的に分離し、パラメト
リツク試験信号源が出力ゲートの第2の入力に結
合される、特許請求の範囲第2項記載の集積回
路。 4 前記制御信号が前記「高」及び「低」電圧と
異なる電圧である特許請求の範囲第3項記載の集
積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US452169 | 1982-12-22 | ||
US06/452,169 US4527115A (en) | 1982-12-22 | 1982-12-22 | Configurable logic gate array |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS59133471A JPS59133471A (ja) | 1984-07-31 |
JPH0560069B2 true JPH0560069B2 (ja) | 1993-09-01 |
Family
ID=23795350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58243050A Granted JPS59133471A (ja) | 1982-12-22 | 1983-12-22 | 集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4527115A (ja) |
JP (1) | JPS59133471A (ja) |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07119789B2 (ja) * | 1983-02-04 | 1995-12-20 | 株式会社日立製作所 | 半導体集積回路装置及びその診断方法 |
JPS59172734A (ja) * | 1983-03-23 | 1984-09-29 | Hitachi Ltd | 半導体集積回路 |
US4607175A (en) * | 1984-08-27 | 1986-08-19 | Advanced Micro Devices, Inc. | Non-inverting high speed low level gate to Schottky transistor-transistor logic translator |
US4670714A (en) * | 1984-12-17 | 1987-06-02 | Advanced Micro Devices, Inc. | Programmable output polarity device |
US4691161A (en) * | 1985-06-13 | 1987-09-01 | Raytheon Company | Configurable logic gate array |
US4712213A (en) * | 1985-12-11 | 1987-12-08 | Northern Telecom Limited | Flip status line |
US4714876A (en) * | 1986-04-14 | 1987-12-22 | Ncr Corporation | Circuit for initiating test modes |
US4791603A (en) * | 1986-07-18 | 1988-12-13 | Honeywell Inc. | Dynamically reconfigurable array logic |
JPS63102236A (ja) * | 1986-10-20 | 1988-05-07 | Fujitsu Ltd | 出力端子試験回路 |
US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
US5109353A (en) | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
US5353243A (en) * | 1989-05-31 | 1994-10-04 | Synopsys Inc. | Hardware modeling system and method of use |
US5369593A (en) * | 1989-05-31 | 1994-11-29 | Synopsys Inc. | System for and method of connecting a hardware modeling element to a hardware modeling system |
GB8921561D0 (en) * | 1989-09-23 | 1989-11-08 | Univ Edinburgh | Designs and procedures for testing integrated circuits containing sensor arrays |
JPH0474977A (ja) * | 1990-07-16 | 1992-03-10 | Nec Corp | 半導体集積回路 |
US5528600A (en) * | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
US5243274A (en) * | 1992-08-07 | 1993-09-07 | Westinghouse Electric Corp. | Asic tester |
DE69326248T2 (de) * | 1993-11-30 | 2000-02-24 | Stmicroelectronics S.R.L., Agrate Brianza | Schaltungsarchitektur und Verfahren zur Prüfung einer programmierbaren Logikmatrix |
US5680583A (en) * | 1994-02-16 | 1997-10-21 | Arkos Design, Inc. | Method and apparatus for a trace buffer in an emulation system |
US5841967A (en) * | 1996-10-17 | 1998-11-24 | Quickturn Design Systems, Inc. | Method and apparatus for design verification using emulation and simulation |
US5959466A (en) | 1997-01-31 | 1999-09-28 | Actel Corporation | Field programmable gate array with mask programmed input and output buffers |
US6150837A (en) * | 1997-02-28 | 2000-11-21 | Actel Corporation | Enhanced field programmable gate array |
US5960191A (en) * | 1997-05-30 | 1999-09-28 | Quickturn Design Systems, Inc. | Emulation system with time-multiplexed interconnect |
US5970240A (en) * | 1997-06-25 | 1999-10-19 | Quickturn Design Systems, Inc. | Method and apparatus for configurable memory emulation |
US6016563A (en) * | 1997-12-30 | 2000-01-18 | Fleisher; Evgeny G. | Method and apparatus for testing a logic design of a programmable logic device |
US6581018B1 (en) * | 2000-07-26 | 2003-06-17 | Sun Microsystems, Inc. | Multiplexer select line exclusivity check method and apparatus |
US7299203B1 (en) * | 2001-04-19 | 2007-11-20 | Xilinx, Inc. | Method for storing and shipping programmable ASSP devices |
US9500700B1 (en) * | 2013-11-15 | 2016-11-22 | Xilinx, Inc. | Circuits for and methods of testing the operation of an input/output port |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5255874A (en) * | 1975-10-31 | 1977-05-07 | Toshiba Corp | Integrated circuit |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3961252A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US3961254A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US3961251A (en) * | 1974-12-20 | 1976-06-01 | International Business Machines Corporation | Testing embedded arrays |
US4333142A (en) * | 1977-07-22 | 1982-06-01 | Chesley Gilman D | Self-configurable computer and memory system |
US4139818A (en) * | 1977-09-30 | 1979-02-13 | Burroughs Corporation | Circuit means for collecting operational errors in IC chips and for identifying and storing the locations thereof |
AU530415B2 (en) * | 1978-06-02 | 1983-07-14 | International Standard Electric Corp. | Integrated circuits |
US4404519A (en) * | 1980-12-10 | 1983-09-13 | International Business Machine Company | Testing embedded arrays in large scale integrated circuits |
-
1982
- 1982-12-22 US US06/452,169 patent/US4527115A/en not_active Expired - Lifetime
-
1983
- 1983-12-22 JP JP58243050A patent/JPS59133471A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5255874A (en) * | 1975-10-31 | 1977-05-07 | Toshiba Corp | Integrated circuit |
Also Published As
Publication number | Publication date |
---|---|
US4527115A (en) | 1985-07-02 |
JPS59133471A (ja) | 1984-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0560069B2 (ja) | ||
US4691161A (en) | Configurable logic gate array | |
US5291495A (en) | Method for designing a scan path for a logic circuit and testing of the same | |
US6298453B1 (en) | Method of determining signal delay of a resource in a reconfigurable system having multiple resources | |
JP3180421B2 (ja) | テスト回路を内蔵したアナログ・ディジタル混在マスタ | |
JPH073865B2 (ja) | 半導体集積回路及び半導体集積回路の試験方法 | |
US6285975B1 (en) | System and method for detecting floating nodes within a simulated integrated circuit | |
US4973904A (en) | Test circuit and method | |
JPS63139266A (ja) | 大規模集積回路のテストデ−タ作成方法 | |
US5796260A (en) | Parametric test circuit | |
JP3229359B2 (ja) | 集積回路を試験するための回路装置 | |
JP3087413B2 (ja) | アナログ・ディジタル混在マスタ | |
US4727313A (en) | Fault simulation for differential cascode voltage switches | |
Alt et al. | Simulation of non-classical faults on the gate level-fault modeling | |
US7779318B2 (en) | Self test structure for interconnect and logic element testing in programmable devices | |
US5999013A (en) | Method and apparatus for testing variable voltage and variable impedance drivers | |
US4410987A (en) | Preload test circuit for programmable logic arrays | |
JPH0712073B2 (ja) | 故障検出回路付き大規模集積回路 | |
JP2765508B2 (ja) | 半導体集積回路およびその試験方法 | |
JPH0658998A (ja) | 半導体集積回路及びその設計方法 | |
JPH0989995A (ja) | 集積回路装置 | |
JPH077079A (ja) | 半導体集積回路及び半導体集積回路の試験方法 | |
GB2172726A (en) | Testing programmable logic arrays | |
JP3531743B2 (ja) | テストパターン発生装置 | |
JPS604238A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |