JPH0560069B2

JPH0560069B2 -

Info

Publication number: JPH0560069B2
Application number: JP58243050A
Authority: JP
Inventors: Meerotora Deiipatsuku; Kanto Rajani; Emu Pateru Kishoa
Original assignee: Raytheon Co
Current assignee: Raytheon Co
Priority date: 1982-12-22
Filing date: 1983-12-22
Publication date: 1993-09-01
Also published as: US4527115A; JPS59133471A

Description

【発明の詳細な説明】（技術分野）本発明は、集積回路配列ゲート・アレイに関
し、更に詳細にはそのゲート・アレイの出力信号
パラメトリツク試験（パラメータの試験）回路に
関する。

（背景技術）当該技術分野において知られているように、ア
レイ状に配置された非常に多くの同一論理ゲート
を有する集積回路素子を製造することはしばしば
望ましいことである。そのような集積回路が一度
製造されると、アレイ内のゲートはユーザーの要
求によつて選択的に結合され、その相互接続は典
型的には最終の金属化処理の間に行なわれる。そ
のような集積回路は配列可能ゲート・アレイと呼
ばれることがある。このように、集積回路製造者
は多数の同一集積回路ゲート・アレイをつくるこ
とができ、そのアレイは種々の用途に適し、最終
の金属化工程で集積回路が個性のあるものにさ
れ、ユーザーの要求する論理機能を提供すること
ができる。典型的には、集積回路のユーザーは製
造者に所望の出力信号を発生させる入力信号の論
理的組合せに関する論理又は真理値表を与える。
この論理入力信号と論理出力信号との関係は集積
回路ゲート・アレイの基本的機能条件を供給す
る。最終の金属化工程でゲートを選択的に相互接
続すると、入力信号と出力信号との所望の機能的
関係が与えられ、その集積回路の入力ピンに加え
られる論理信号に応答して集積回路ゲート・アレ
イの各出力ピンに適切な「高」又は「低」（即ち、
論理１又は論理０信号）が発生されることを確実
にする機能試験が行なわれる。この試験は、非常
に多数の論理入力があるので非常に高速で行なわ
れる。この機能試験に加えて、集積回路製造者は
ゲートアレイの出力信号が適切な電圧及び電流レ
ベルで発生されることを保証しなければならな
い。これらの出力電圧又は電流レベルは、パラメ
トリツク試験によつて検査され、典型的に測定さ
れる出力レベルは次の如くである。

１製造仕様に従つて出力を高レベルにする入力
状態での高レベル出力電圧（即ち、特定の出力
電流I_OHに対する出力端子の電圧）２製造仕様に従つて出力を低レベルにする入力
状態での低レベル出力電圧（即ち、特定の出力
電流I_OLに対する出力端子の電圧）３グランド電位（又は他の特定の電位）から最
も離れた出力論理レベルにする入力状態での短
絡回路出力電流（即ち、出力がグランド（又は
他の特定の電位）に短絡されるとき出力に流れ
る電流）各出力（一時に１つ）を所望の低又は高状態に
することは試験エンジニアにとつて非常に困難
で、時間を消費する仕事で、複雑な超大規模集積
回路（VLSI）デバイスに対しては数週間かかる
こともある。

（発明の概要）本発明によれば、選択的電気接続可能な論理ゲ
ート・アレイを有し、配列されたゲート・アレイ
に加えられる複数の入力論理信号に対し所定の論
理機能を供給し、そしてアレイ出力端子に出力信
号として所定の論理機能を生じさせる集積回路が
提供される。相互接続されたゲートの出力とアレ
イ出力端子との間に出力バツフア回路が結合され
る。パラメトリツク試験回路は、制御信号に応答
して、通常の動作モード中相互接続されたゲート
の出力をアレイ出力端子に電気的に結合し、パラ
メータ試験モード中論理入力信号に応答して前記
ゲートの出力を論理信号源に電気的に結合し論理
ゲートによつて発生される論理出力電圧を表わす
「高」及び「低」論理出力電圧を発生する。

そのような構成によつて、所望のピンに所望の
状態を確立するため機能試験を順次行うこと（試
験方法を生みだすときユーザーによつて供給され
るロジツク及び論理的説明を完全に理解するのに
必要な、誤りやすく時間のかかる処理）によつ
て、出力を所望の状態（高又は低）にすることが
必要なくなり、試験プログラム開発時間の軽減と
なる。更に、そのような構成によつて、アレイ状
ゲートによる出力信号のパラメトリツク試験は各
出力バツフア回路をただ単に「高」又は「低」論
理状態にすることによつて行なわれ、それによつ
て論理ゲートが選択的に電気接続された後のゲー
ト・アレイのパラメトリツク試験時間を減少させ
所望の予め定められた論理機能を供給する。

（実施例の説明）本発明を以下実施例に従つて詳細に説明する。

第１図を参照すると、配列可能ゲート・アレイ
集積回路１０はｍ列、ｎ行の論理ゲート１２_1,1〜
１２_n,oのアレイを含む。論理ゲートの各々は構
造が同じで、ゲート１２_1,1，１２_1,2及び１２_n,1に
ついてはその詳細を示す。このゲートはエミツタ
が接地されたトランジスタ１４を含み、そのコレ
クタは複数のシヨツトキ・ダイオード１４₁〜１
４_pのカソードに結合され、そのベースは適当な
正電圧源（＋Ｖ）に抵抗１６を介して、さらに入
力端子１８に結合される。シヨツトキ・ダイオー
ド１４₁〜１４_pのアノードは図示の如く出力端子
２０₁〜２０_pに結合される。

集積回路１０は、回路の周辺に配置される複数
の入力／出力（Ｉ／Ｏ）パツド２２を含む。各入
力／出力パツド２２はバツフア回路２４に接続さ
れる。バツフア回路２４の各々は同一の素子を含
み、その素子は相互接続されてＩ／Ｏバツフア２
４ｂに詳細に示すような入力／出力（Ｉ／Ｏ）バ
ツフア又は入力バツフア２４ａに示すような単な
る入力バツフアを供給する。このように、バツフ
ア回路２４（バツフア回路２４ａ，２４ｂに示す
ように）は、その入力部２５に、入力／出力パツ
ド２２の対応するものに接続される入力を有する
第１のインバータ２６と、第１インバータ２６の
出力に接続される入力を有する第２のインバータ
２８とを含み、それによつて入力／出力パツド２
２に供給される入力信号Iinに応答して、第１及
び第２インバータ２６，２８の出力に一対の相補
的及び真理値信号in，Iinを供給する前述の入
力部２５に加えて、バツフア回路２４は出力部２
７を含み、該出力部２７は、NORゲート３０を
含む。そのNORゲートの出力は、入力／出力バ
ツフア回路２４ｂに例示するような入力／出力バ
ツフアとして接続されるときは、第１インバータ
２６に接続される出力と、端子３２において入
力／出力バツフア回路２４に接続される入力／出
力パツド２２を有するが、そのバツフアが入力バ
ツフア２４ａに例示するような入力バツフアとし
て使用されるときは、NORゲート３０の出力は
電気的に接続されない。出力部２７には、また、
NORゲート３０の１つの入力に接続される出力
を有するANDゲート３１が設けられる。ANDゲ
ート３１は一対の入力３４，３６に結合され、そ
の入力はバツフア回路２４ａ，２４ｂに例示され
るようにバツフア回路２４に対する一対の入力を
供給する。NORゲート３０の第２入力は「低」
電圧出力パラメータ・シミユレート回路４０に接
続され、該回路４０はツエナーダイオード接続ト
ランジスタ４２を含む。トランジスタ４２のエミ
ツタとコレクタはバツフア回路２４ａ，２４ｂに
例示するように一緒にバツフア回路２４の第３入
力端子４４に接続される。トランジスタ４２のベ
ースは、共通端子５０で一緒に接続されダイオー
ド５１と直列接続される一対の抵抗４６，４８を
介してグランドに接続される。共通端子５０に発
生される信号は、NORゲート３０の第２入力に
供給される。

集積回路１０は、また、パラメトリツク試験イ
ネーブル回路５２を含む。このパラメトリツク試
験イネーブル回路５２はツエナー・ダイオード接
続されたトランジスタ５４を含んでいる。トラン
ジスタ５４は、端子５６で一緒に接続されるエミ
ツタとコレクタを有し、その端子５６は集積回路
１０の外部周辺に近接して配置されるバス５８に
接続される。トランジスタ５４のベースは、端子
６４で直列に接続される一対の抵抗６０，６２を
介してグランドに接続される。パラメータ試験イ
ネーブル回路５２は、また、エミツタが接地され
たトランジスタ６６を含み、そのトランジスタ６
６のベースは端子６４に接続され、コレクタは論
理ゲート１２_1,1〜１２_n,oの外部周辺に配置される
バス７０に接続される。第３バス７２はバス７０
の周囲に配置され、そのバス７０は、図示するよ
うに入力／出力バツフア回路２４の各々の入力端
子４４に接続される。バス７０は入力／出力バツ
フア回路２２の各々の入力端子３６に接続され
る。また、バス７０，７２はバツフア回路２４の
入力端子３６，４４には電気的に接続されず、そ
のバツフア２４は入力バツフア回路２４ａに示す
ように入力バツフア回路として電気的に相互接続
される。更に、Ｉ／Ｏバツフア回路又は入バツフ
ア回路としてのバツフア回路２４の相互接続即ち
配列はアレイ素子が注文に従つて作られるときと
同じ金属化工程中に行なわれる。

集積回路１０が前述の如く製造されるとき、論
理ゲート１２_1,1〜１２_n,oの各々は回路１０の他の
すべての素子と電気的接続されないことが注目さ
れる。即ち、製造後、入力１８、出力２０₁〜２
０_pには電気的相互接続がない。更に、第１及び
第２インバータ２６，２８によつて発生される出
力信号は集積回路１０の他のあらゆる素子に接続
されない。最後に、製造工程のこの時点では、入
力端子３４は集積回路１０の他のあらゆる回路素
子に接続されないことを注目すべきである。多数
の集積回路１０が量産されると、集積回路ユーザ
ーによつて要求される集積回路の論理機能は製造
者に与えられて、ユーザーの条件に合致するよう
に集積回路ゲート・アレイを配列即ち、注文に応
じて作る。このように、例えば、バツフア２４ａ
が入力バツフアとして配列され、その入力バツフ
ア２４ａの第２インバータ２８の出力が論理ゲー
ト１２_1,1の入力端子１８に接続され、そしてバツ
フア回路２４ｃがＩ／Ｏバツフア２４ｃとして配
列され、そのバツフア２４ｃの第１インバータ
（図示せず）が論理ゲート１２_1,2の入力端子１８
に接続されると仮定する。更に、ゲート１２_1,1の
シヨツトキ・ダイオード２０_pの出力がゲート１
２_1,2のシヨツトキ・ダイオード１４₁に接続され
るものとする。更に、ゲート１２_1,1及びゲート１
２_1,2の結合出力がゲート１２_n,1の入力１８に接続
され、そのゲート１２_n,1の出力が数字２２ｃで
示す入力／出力ピンに生じさせられ、それがバツ
フア回路２４ｂに接続される必要があると仮定す
る。こうして、ゲート１２_n,1の出力ピン２０_pは、
前述の如きＩ／Ｏバツフア回路として配列される
入力／出力バツフア回路２４ｂの入力端子３４に
接続される。更に、バツフア回路２４ｅは入力バ
ツフア回路として配列されると仮定する。ここ
で、前述の事項は、多くの電気的接続のうちのた
つた１つであり、その接続は最終の金属化工程中
に集積回路製造者によつて行なわれ、ゲート１２
_１，１〜１２_n,oを選択的に相互接続して、またその選
択したゲートの入力端子及び出力端子を選択した
バツフア回路２４に接続して、入力／出力パツド
２２の選択したものに与えられる論理入力信号を
他の選択した入力／出力パツド２２に関連づける
論理機能関係を供給することが理解される。最終
の金属化工程では、ユーザーの論理機能について
の要求に従つてゲート・アレイが選択的に相互接
続され、製造者はどのバツフア回路がユーザーの
論理条件を供給するのに必要ないか、そしてどの
バツフア回路がバツフア回路２４ａ，２４ｅ等の
入力バツフア回路として配列されるかに注意を向
ける。一度確認されると、製造者は、入力バツフ
ア回路２４として配列されるバツフア回路の１つ
に接続される入力／出力パツド、ここでは入力／
出力バツフア回路２４ｅに接続される入力／出力
パツドに、入力／出力パツド２２ｅとバス５８と
の間に接続される電気的相互接続８０によつて、
バス５８を接続する。また、製造者は、バス７２
を、入力バツフア回路として配列されるバツフア
回路の別の１つ、ここでは入力／出力バツフア回
路２４ａに相互接続し、その相互接続は導体８２
として示される。即ち、バス５８，７２は、入力
バツフア回路、例えばバツフア回路２４ａとして
配列されるバツフア回路２４の任意のもの又はバ
ツフア回路２４の使用していないものに接続する
ことができる。

ユーザーの要求に従つて一度配列されると、集
積回路製造者は可能なすべての論理組合せ（入力
論理信号によつて加えられるものとしてユーザー
から指示されたもの）を入力／出力パツド２２に
加え、ユーザーによつて指示された特定の入力／
出力ピン２２に適切な出力論理信号が発生される
かどうかを判定する。機能試験はこうして行なわ
れ、適切な「高」及び「低」入力信号が配列され
たゲート・アレイ集積回路１０に与えられると
き、適切な「高」及び「低」出力信号が集積回路
１０によつて発生される。

配列されたゲート・アレイ集積回路１０の機能
試験が行なわれると、製造者は集積回路１０をパ
ラメトリツク試験モードにする。これは、比較的
「高」電圧（即ち、通常の論理「高」電圧よりも
高い）を、バス５８に電気的に接続された入力／
出力パツド２２の１つ、ここでは相互接続８０を
介してバス５８に電気的に接続される入力／出力
パツド２２ｅに、加えることによつて行なわれ
る。特に、比較的高い電圧、ここでは10ボルト以
上の電圧が入力／出力パツド２２ｅに供給され、
それがツエナー・ダイオード接続されたトランジ
スタ５４の降伏電圧を超え、端子６４に比較的高
電圧を発生し、それによつてバス７０に論理
「低」信号（即ち、約0.3ボルト）を発生する。バ
ス７０上の信号は入力／出力バツフア回路２４の
各々の入力端子３６に与えられる。入力／出力バ
ツフア回路２４によつて発生される出力信号につ
いてのパラメトリツク試験を行うため（論理
「低」信号に関連の出力電圧を測定する）、比較的
高電圧（ここでは10ボルト以上）（即ち、通常の
論理「高」電圧よりも高い）が入力／出力パツド
２２ａを介してバス７２に送られ、前述の如く相
互接続８２によつてバス７２に結合される。バス
７２上の10ボルト以上の比較的高電圧に応答し
て、入力／出力バツフア回路に配列された（例え
ばＩ／Ｏバツフア回路２４ｂ）のツエナー・ダイ
オード接続されたトランジスタ４２の降伏電圧を
超え、「高」即ち論理１信号が端子５０に発生さ
れ、この信号はNORゲート３０の出力を論理０
即ち「低」電圧（約0.3ボルト）状態にする。こ
のように、入力／出力パツド２２ｅ及び２２ａに
加えられる10ボルト以上の信号によつて、「低」
電圧出力パラメータ・シユミレート回路４０が、
入力／出力バツフア回路に配列された回路にＩ／
Ｏバツフア回路２４ｂとして接続された入力／出
力パツド２２の各々にシミユレートされた論理０
信号を発生し、その信号が測定されて、「低」レ
ベル論理出力信号状態で製造者のパラメトリツク
出力信号条件に適合するか否かが決定される。
「高」論理信号を表わすため発生された出力信号
の出力パラメータを試験するため、論理０出力が
入力／出力パツド２２ａに与えられ、それによつ
てバス７２上に論理「低」信号が生じる。この比
較的「低」い信号はＩ／Ｏバツフア回路２４ｂの
ツエナー・ダイオード接続されたトランジスタ４
２のツエナー降伏電圧を超えず、端子５０は論理
０状態を示す。更に、入力／出力パツド２２ｅの
電圧レベルは10ボルトよりも高い電圧に維持さ
れ、バス７０上の信号は論理０レベルを示し、端
子３４に与えられる論理信号に関係なくANDゲ
ート３１の出力に論理０レベルを発生する。
NORゲート３０に与えられる両方の信号は論理
０信号を示すので、NORゲート３０の出力は論
理１信号を発生する。それによつて、論理０信号
が入力／出力パツド２２ａに与えられ、10ボルト
以上の信号が入力パツド２２ｅに与えられて、集
積回路１０をパラメトリツク試験モードに置くと
き、入力／出力バツフア回路に配列された回路
（Ｉ／Ｏバツフア回路２４ｂ）に結合される入
力／出力パツド２２は論理１信号を表わす電圧を
発生させられる。ツエナー・ダイオード接続され
たトランジスタ４２の降伏特性はゲート１２_1,1〜
１２_n,oの各々の「オフ」即ち論理「高」電圧特
性をシミユレートするように選択される。即ち、
言い換えれば、パラメトリツク試験イネーブル・
モード中回路４０はNORゲート３０に与えられ
る電圧を発生し、その電圧は論理ゲート１２_1,1〜
１２_n,oのいずれかのものの出力ピンに生じるで
あろう電圧をシミユレートする。例えば、入力／
出力バツフア回路２４ｂを参照すると、その入
力／出力バツフア回路２４ｂの回路４０によつて
発生される電圧は、トランジスタ１４が「オフ」
状態にあるとき、ゲート１２_n,1のトランジスタ
１４によつて発生されるであろう電圧をシミュレ
ートする。更に、パラメトリツク試験イネーブル
回路５２のトランジスタ６６は、ツエナー・ダイ
オード接続されたトランジスタ５４の特性と共
に、ゲート１２_1,1〜１２_n,oの１つがオン状態にあ
るとき、即ち、そのゲートのトランジスタ１４が
導通状態にあつてそのコレクタに比較的低い（即
ち0.3ボルト）信号を発生するとき、そのゲート
によつて発生される典型的論理「低」電圧をシミ
ュレートする。

最後に、通常の動作モードの間、10ボルト・イ
ネーブル信号よりも低い標準のトランジスタ−ト
ランジスタ−ロジツク（TTL）論理レベル信号
が入力／出力端子２２ａ，２２ｅに加えられ、パ
ラメータ試験イネーブル回路５２を消勢して、そ
の結果、入力／出力バツフア回路２４の入力３４
に発生される論理信号が回路２４を通つて、反転
されて入力／出力パツド２２に至る。

ここで第２図を参照すると、第１及び第２イン
バータ２６，２８及び入力／出力バツフア回路
（ここでは入力／出力バツフア回路２４ｂ）の
AND及びNORゲート３１，３０の詳細が示され
る。バツフアが入力／出力バツフアとして配列さ
れるときは、そのバツフアは３状態ドライバ制御
ライン３３及び関連回路を有することがわかる。

以上、本発明を好適実施例に従つて説明したが
本発明の範囲内で他の実施例が使用できることは
明らかである。例えば、集積シヨツトキ論理
（ISL）が示されたが、他の種類の論理ゲート、
例えばTTLゲート又は他の種類のゲートを使用
することができる。

【図面の簡単な説明】

第１図は、本発明によるパラメトリツク試験回
路を有する集積回路論理ゲート・アレイの回路図
である。第２図は、第１図に示すゲート・アレイ
に含まれる入力／出力バツフア回路の一例の部分
回路図である。符号説明、１０……配列可能ゲート・アレイ集
積回路、１２_1,1〜１２_n,o……論理ゲート、２２…
…入力／出力（Ｉ／Ｏ）パツド、２４……バツフ
ア回路、５２……パラメトリツク試験イネーブル
回路。

Claims

【特許請求の範囲】１ (a) 集積回路の周辺領域に配置された複数の
入力／出力パツドと、 (b) 前記複数の入力／出力パツドに近接して、前
記集積回路の周辺領域を回つて配置されたバス
と、 (c) 前記入力／出力パツドの第１の選択された部
分に与えられる複数の入力論理信号の論理状態
を出力端子に発生される論理出力信号に関連づ
ける所定の論理機能を提供するような電気的相
互接続が可能な複数の論理ゲートと、 (d) 前記バスに接続された入力を有するパラメト
リツク試験回路手段であつて、前記入力／出力
パツドの選択されない１つのパツドであつて前
記バスに相互接続されるパツドに結合される制
御信号に応答して、通常の動作モード中、前記
相互接続されたゲートの前記出力端子に発生さ
れた論理出力信号を入力／出力パツドの第２に
選択されたパツドに電気的に結合し、パラメト
リツク試験モード中、前記出力端子を前記選択
された第２のパツドから電気的に分離するとと
もに、前記第２の選択されたパツドにパラメト
リツク信号源を電気的に結合し、その信号源が
前記入力論理信号に応答して前記論理ゲートに
よつて発生される論理出力電圧をシミユレート
する「高」及び「低」出力電圧を発生する、パ
ラメトリツク試験回路手段と、から構成される集積回路。２ (a) 複数の入力／出力パツドの一部に与えら
れる複数の入力論理信号の論理状態を出力端子
に発生される論理出力信号に関連づける所定の
論理機能を提供するような電気的相互接続が可
能な複数の論理ゲートと、 (b) 前記複数の入力／出力パツドの選択された１
つのパツドに結合される出力を有する出力ゲー
トと、 (c) 前記複数の入力／出力パツドに近接して、前
記集積回路の周辺領域を回つて配置されたバス
に接続され、前記出力ゲートの入力に結合され
る出力を有するパラメトリツク試験回路手段で
あつて、前記入力／出力パツドの選択されない
パツドの前記バスに相互接続される１つのパツ
ドに与えられる制御信号に応答して、通常の動
作モード中、前記出力端子を前記出力ゲートの
入力に電気的に結合し、出力ゲートが出力端子
の論理出力信号によつて駆動され、入力／出力
パツドの選択された１つのパツドに対応する論
理信号を発生し、パラメトリツク試験モード
中、出力ゲートの入力から出力端子を電気的に
分離するとともに、出力ゲートの入力にパラメ
トリツク試験信号源を電気的に結合し、論理入
力信号に応答して論理ゲートによつて発生され
る論理出力電圧を表す「高」及び「低」出力電
圧を発生し、出力ゲートがパラメトリツク信号
源によつて駆動され入力／出力パツドの選択さ
れた１つのパツドに「高」及び「低」電圧を発
生する、パラメトリツク試験回路手段と、から構成される集積回路。３前記パラメトリツク試験回路手段が、前記相
互接続された論理ゲートの出力端子に結合された
１つの入力及び前記制御信号が与えられる第２の
入力を有する入力ゲートを含み、出力端子を前記
出力ゲートの第１の入力に電気的に結合し、また
はその第１の入力から電気的に分離し、パラメト
リツク試験信号源が出力ゲートの第２の入力に結
合される、特許請求の範囲第２項記載の集積回
路。４前記制御信号が前記「高」及び「低」電圧と
異なる電圧である特許請求の範囲第３項記載の集
積回路。