JPH06300821A - コントローラ内蔵のｌｓｉ - Google Patents
コントローラ内蔵のｌｓｉInfo
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- JPH06300821A JPH06300821A JP5086618A JP8661893A JPH06300821A JP H06300821 A JPH06300821 A JP H06300821A JP 5086618 A JP5086618 A JP 5086618A JP 8661893 A JP8661893 A JP 8661893A JP H06300821 A JPH06300821 A JP H06300821A
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- Japan
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- test
- run
- controller
- idle state
- clock
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Abstract
(57)【要約】
【目的】ＴＡＰコントローラ内蔵のＬＳＩにおいて、外
付けの回路を用いずにインテスト命令の実行を可能にす
ることにある。 【構成】複数のバウンダリセル３〜８からなり、内部回
路２のＩＮＴＥＳＴ命令を実行可能なバウンダリ・スキ
ャン・レジスタ９と、デコーダ，フリップフロップ等に
より各種の制御信号を外部に出力し、ラン・テスト／ア
イドル状態を含む複数の状態を実現するＴＡＰコントロ
ーラ１０とを有する。またＴＡＰコントローラ１０は、
ラン・テスト／アイドル状態にあることを検出する状態
検出回路と、この状態検出回路の出力とテストクロック
入力およびリセット信号に基づきラン・テスト／アイド
ル状態のときに所定数のパルスを出力するクロック発生
回路とを備えている。このラン・テスト／アイドル状態
のときに、ＴＡＰコントローラ１０よりバウンダリセル
３に対してラン・クロック信号１２を送出する。
付けの回路を用いずにインテスト命令の実行を可能にす
ることにある。 【構成】複数のバウンダリセル３〜８からなり、内部回
路２のＩＮＴＥＳＴ命令を実行可能なバウンダリ・スキ
ャン・レジスタ９と、デコーダ，フリップフロップ等に
より各種の制御信号を外部に出力し、ラン・テスト／ア
イドル状態を含む複数の状態を実現するＴＡＰコントロ
ーラ１０とを有する。またＴＡＰコントローラ１０は、
ラン・テスト／アイドル状態にあることを検出する状態
検出回路と、この状態検出回路の出力とテストクロック
入力およびリセット信号に基づきラン・テスト／アイド
ル状態のときに所定数のパルスを出力するクロック発生
回路とを備えている。このラン・テスト／アイドル状態
のときに、ＴＡＰコントローラ１０よりバウンダリセル
３に対してラン・クロック信号１２を送出する。
Description
【０００１】
【産業上の利用分野】本発明はコントローラ内蔵のＬＳ
Ｉに関し、特に内部回路のテストを実施するためのテス
ト・アクセス・ポート用コントローラを内蔵したＬＳＩ
に関する。
Ｉに関し、特に内部回路のテストを実施するためのテス
ト・アクセス・ポート用コントローラを内蔵したＬＳＩ
に関する。
【０００２】
【従来の技術】従来、かかるテスト・アクセス・ポート
用コントローラ（以下、ＴＡＰコントローラと称す）を
内蔵したＬＳＩについては、機器インターフェースに関
する国際標準としてのＩＥＥＥ規格が勧告（勧告番号：
ＩＥＥＥ１１４９．１）されている。この勧告は、「テ
スト・アクセス・ポート（ＴＡＰ）＆バウンダリ・スキ
ャン・アーキテクチャーに関する標準」である。特に、
バウンダリ・スキャン方式はディジタルＩＣを実装した
ボードのテストに用いられ、必須の命令とオプション命
令とからなるバウンダリ・スキャン・テスト用命令によ
って実行される。その必須命令にはバウンダリ・スキャ
ン・レジスタから外部の所要の点までの回路の試験を対
象とするエクステスト（ＥＸＴＥＳＴ）命令等があり、
またオプション命令にはバウンダリ・スキャン・レジス
タから内部の回路の論理を試験するインテスト（ＩＮＴ
ＥＳＴ）命令がある。以下には、このうちのＩＮＴＥＳ
Ｔ命令に限定する。
用コントローラ（以下、ＴＡＰコントローラと称す）を
内蔵したＬＳＩについては、機器インターフェースに関
する国際標準としてのＩＥＥＥ規格が勧告（勧告番号：
ＩＥＥＥ１１４９．１）されている。この勧告は、「テ
スト・アクセス・ポート（ＴＡＰ）＆バウンダリ・スキ
ャン・アーキテクチャーに関する標準」である。特に、
バウンダリ・スキャン方式はディジタルＩＣを実装した
ボードのテストに用いられ、必須の命令とオプション命
令とからなるバウンダリ・スキャン・テスト用命令によ
って実行される。その必須命令にはバウンダリ・スキャ
ン・レジスタから外部の所要の点までの回路の試験を対
象とするエクステスト（ＥＸＴＥＳＴ）命令等があり、
またオプション命令にはバウンダリ・スキャン・レジス
タから内部の回路の論理を試験するインテスト（ＩＮＴ
ＥＳＴ）命令がある。以下には、このうちのＩＮＴＥＳ
Ｔ命令に限定する。
【０００３】図６はかかる従来の一例を示すＴＡＰコン
トローラ内蔵のＬＳＩのブロック図である。図６に示す
ように、従来のコントローラ内蔵のＬＳＩ１ａは、論理
回路等を備えた内部回路２と、入力端子Ｔ１に接続され
たバウンダリセル３ａおよび入力端子Ｔ２，Ｔ３に接続
されたバウンダリセル４，５と出力端子Ｔ４〜Ｔ６にそ
れぞれ接続されたバウンダリセル６〜８をチェーン状に
接続してなるバウンダリ・スキャン・レジスタ９ａと、
内部回路２のテストにあたりクロック信号としてのテス
ト・クロック入力ＴＣＫと制御信号としてのテスト・モ
ード選択入力ＴＭＳとを入力してバウンダリ・スキャン
・レジスタ９ａを制御するＴＡＰコントローラ１０ａと
を備えている。また、入力端子Ｔ１の外部には、通常の
システムクロック１１とＩＮＴＥＳＴ用クロック５９と
を選択信号６０に基づき切替える選択回路５８が設けら
れる。更には、このＩＮＴＥＳＴ用クロック５９を所定
回数送出するためのクロック発生回路（図示省略）も外
付けで必要となる。
トローラ内蔵のＬＳＩのブロック図である。図６に示す
ように、従来のコントローラ内蔵のＬＳＩ１ａは、論理
回路等を備えた内部回路２と、入力端子Ｔ１に接続され
たバウンダリセル３ａおよび入力端子Ｔ２，Ｔ３に接続
されたバウンダリセル４，５と出力端子Ｔ４〜Ｔ６にそ
れぞれ接続されたバウンダリセル６〜８をチェーン状に
接続してなるバウンダリ・スキャン・レジスタ９ａと、
内部回路２のテストにあたりクロック信号としてのテス
ト・クロック入力ＴＣＫと制御信号としてのテスト・モ
ード選択入力ＴＭＳとを入力してバウンダリ・スキャン
・レジスタ９ａを制御するＴＡＰコントローラ１０ａと
を備えている。また、入力端子Ｔ１の外部には、通常の
システムクロック１１とＩＮＴＥＳＴ用クロック５９と
を選択信号６０に基づき切替える選択回路５８が設けら
れる。更には、このＩＮＴＥＳＴ用クロック５９を所定
回数送出するためのクロック発生回路（図示省略）も外
付けで必要となる。
【０００４】このＬＳＩ１ａにおいて、バウンダリ・ス
キャン・レジスタ９ａは内部回路２と入力端子Ｔ１〜Ｔ
３および出力端子Ｔ４〜Ｔ６との間に設けられ、パラレ
ル入出力をもつシフトレジスタセルとしてのバウンダリ
セル３ａ，４〜８をテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯ間にチェーン状に接続して配置され
る。しかも、このシフトレジスタとしてのバウンダリ・
スキャン・レジスタ９ａは各入力信号および各出力信号
の値をシリアルのデータとして出力したり、シリアルの
データとして入力する。このバウンダリ・スキャン・レ
ジスタ９ａの入出力により、ボードのテストが行われ
る。
キャン・レジスタ９ａは内部回路２と入力端子Ｔ１〜Ｔ
３および出力端子Ｔ４〜Ｔ６との間に設けられ、パラレ
ル入出力をもつシフトレジスタセルとしてのバウンダリ
セル３ａ，４〜８をテスト・データ入力ＴＤＩとテスト
・データ出力ＴＤＯ間にチェーン状に接続して配置され
る。しかも、このシフトレジスタとしてのバウンダリ・
スキャン・レジスタ９ａは各入力信号および各出力信号
の値をシリアルのデータとして出力したり、シリアルの
データとして入力する。このバウンダリ・スキャン・レ
ジスタ９ａの入出力により、ボードのテストが行われ
る。
【０００５】ここで、ＩＮＴＥＳＴ命令はボード上のＬ
ＳＩ１ａのテストをシステムクロック入力端子Ｔ１以外
の入力端子Ｔ２，Ｔ３に接続されたバウンダリセル４，
５を介してテストデータを内部回路２に入力し、一方シ
ステムクロック入力端子Ｔ１からは或る回数のクロック
を入力して内部回路２を１ステップ動作させる。同時
に、内部回路２からの出力結果は各出力端子Ｔ４〜Ｔ６
に接続されたバウンダリセル６〜８に取込まれる。これ
らバウンダリセル３ａ〜８にそれぞれ取込まれたデータ
はシフトして順次テスト・データ出力ＴＤＯから出力さ
れる。尚、内部回路２が全ステップ終了することによ
り、ＩＮＴＥＳＴ命令が完了する。しかるに、前述した
ＩＥＥＥＥ１１４９．１では、ＩＮＴＥＳＴ命令実行時
のシステムクロック１１の入力をＴＡＰコントローラ１
０ａがラン・テスト／アイドル状態にあるときに行うよ
うに規定している。
ＳＩ１ａのテストをシステムクロック入力端子Ｔ１以外
の入力端子Ｔ２，Ｔ３に接続されたバウンダリセル４，
５を介してテストデータを内部回路２に入力し、一方シ
ステムクロック入力端子Ｔ１からは或る回数のクロック
を入力して内部回路２を１ステップ動作させる。同時
に、内部回路２からの出力結果は各出力端子Ｔ４〜Ｔ６
に接続されたバウンダリセル６〜８に取込まれる。これ
らバウンダリセル３ａ〜８にそれぞれ取込まれたデータ
はシフトして順次テスト・データ出力ＴＤＯから出力さ
れる。尚、内部回路２が全ステップ終了することによ
り、ＩＮＴＥＳＴ命令が完了する。しかるに、前述した
ＩＥＥＥＥ１１４９．１では、ＩＮＴＥＳＴ命令実行時
のシステムクロック１１の入力をＴＡＰコントローラ１
０ａがラン・テスト／アイドル状態にあるときに行うよ
うに規定している。
【０００６】従って、ＬＳＩ１ａがＩＮＴＥＳＴ命令を
実行可能とするためには、ＩＮＴＥＳＴ命令実行時以外
のシステムクロック１１とＴＡＰコントローラ１０ａが
ラン・テスト／アイドル状態にあるときにのみ発生する
ＩＮＴＥＳＴ用クロック５９とこれら２つのクロック１
１，５９を選択する選択信号６０とを入力する選択回路
５８をボード上に配置し、ＬＳＩ１ａのシステムクロッ
ク入力端子Ｔ１にクロック信号を供給する必要がある。
実行可能とするためには、ＩＮＴＥＳＴ命令実行時以外
のシステムクロック１１とＴＡＰコントローラ１０ａが
ラン・テスト／アイドル状態にあるときにのみ発生する
ＩＮＴＥＳＴ用クロック５９とこれら２つのクロック１
１，５９を選択する選択信号６０とを入力する選択回路
５８をボード上に配置し、ＬＳＩ１ａのシステムクロッ
ク入力端子Ｔ１にクロック信号を供給する必要がある。
【０００７】図７は図６におけるＴＡＰコントローラの
回路図である。図７に示すように、このＴＡＰコントロ
ーラは、制御信号としてのテスト・モード選択入力ＴＭ
ＳおよびデータＡ〜Ｄを入力してデコードするデコーダ
１３と、このデコード出力ＮＡ〜ＮＤを入力するセット
付立ち上がりエッジ出力のＤＦＦ１５〜１８と、リセッ
ト付立ち上がりエッジ出力のＤＦＦ２４〜２７と、テス
ト・リセット入力ＴＲＳＴ反転を入力し反転してＤＦＦ
２４〜２７のリセット入力に供給するインバータ１４お
よびテスト・クロック入力ＴＣＫを反転させるインバー
タ２３と、ＤＦＦ１５〜１８の出力Ａ〜ＤおよびＡ反転
〜Ｄ反転の組合せ論理をとるＮＡＮＤゲート１９〜２２
および２８，３０と、同様の組合せ論理をとるＡＮＤゲ
ート２９，３１とから構成される。また、出力信号につ
いては、ＤＦＦ２４，２５からリセット反転信号，イネ
ーブル信号が、またＤＦＦ２６，２７からシフトＩＲ信
号，シフトＤＲ信号がそれぞれ出力される。さらに、Ｎ
ＡＮＤゲート２８，３０からはクロックＩＲ信号，クロ
ックＤＲ信号が、ＡＮＤゲート２９，３１からはアップ
デートＩＲ信号，アップデートＤＲ信号がそれぞれ出力
される。尚、デコーダ１３の出力ＮＡ〜ＮＤは、入力Ａ
〜Ｄおよびテスト・モード選択入力ＴＭＳに基づき表わ
されるが、その論理式については説明の都合上ここでは
省略する。
回路図である。図７に示すように、このＴＡＰコントロ
ーラは、制御信号としてのテスト・モード選択入力ＴＭ
ＳおよびデータＡ〜Ｄを入力してデコードするデコーダ
１３と、このデコード出力ＮＡ〜ＮＤを入力するセット
付立ち上がりエッジ出力のＤＦＦ１５〜１８と、リセッ
ト付立ち上がりエッジ出力のＤＦＦ２４〜２７と、テス
ト・リセット入力ＴＲＳＴ反転を入力し反転してＤＦＦ
２４〜２７のリセット入力に供給するインバータ１４お
よびテスト・クロック入力ＴＣＫを反転させるインバー
タ２３と、ＤＦＦ１５〜１８の出力Ａ〜ＤおよびＡ反転
〜Ｄ反転の組合せ論理をとるＮＡＮＤゲート１９〜２２
および２８，３０と、同様の組合せ論理をとるＡＮＤゲ
ート２９，３１とから構成される。また、出力信号につ
いては、ＤＦＦ２４，２５からリセット反転信号，イネ
ーブル信号が、またＤＦＦ２６，２７からシフトＩＲ信
号，シフトＤＲ信号がそれぞれ出力される。さらに、Ｎ
ＡＮＤゲート２８，３０からはクロックＩＲ信号，クロ
ックＤＲ信号が、ＡＮＤゲート２９，３１からはアップ
デートＩＲ信号，アップデートＤＲ信号がそれぞれ出力
される。尚、デコーダ１３の出力ＮＡ〜ＮＤは、入力Ａ
〜Ｄおよびテスト・モード選択入力ＴＭＳに基づき表わ
されるが、その論理式については説明の都合上ここでは
省略する。
【０００８】かかるＴＡＰコントローラは、テスト・ク
ロック入力ＴＣＫとテスト・モード選択入力ＴＭＳによ
り制御され、１６の内部状態をもつ。各内部状態はＤＦ
Ｆ１５〜１８に保持される４ビットのデータとして区別
される。上述したラン・テスト／アイドル状態は、この
１６の内部状態のうちの１つである。
ロック入力ＴＣＫとテスト・モード選択入力ＴＭＳによ
り制御され、１６の内部状態をもつ。各内部状態はＤＦ
Ｆ１５〜１８に保持される４ビットのデータとして区別
される。上述したラン・テスト／アイドル状態は、この
１６の内部状態のうちの１つである。
【０００９】
【発明が解決しようとする課題】上述した従来のコント
ローラ内蔵のＬＳＩは、ＩＮＴＥＳＴ命令を実行するに
あたり、外付けの選択回路を必要とするという欠点があ
る。すなわち、ＩＮＴＥＳＴ命令の実行以外の時に用い
るシステムクロックと、ＴＡＰコントローラがラン・テ
スト／アイドル状態にあるときのみに発生されるＩＮＴ
ＥＳＴ用クロックとを選択信号を用いて切替えなければ
ならない。しかも、この選択回路は外付けされるため、
ボードの部品数および配線が増えてしまう。
ローラ内蔵のＬＳＩは、ＩＮＴＥＳＴ命令を実行するに
あたり、外付けの選択回路を必要とするという欠点があ
る。すなわち、ＩＮＴＥＳＴ命令の実行以外の時に用い
るシステムクロックと、ＴＡＰコントローラがラン・テ
スト／アイドル状態にあるときのみに発生されるＩＮＴ
ＥＳＴ用クロックとを選択信号を用いて切替えなければ
ならない。しかも、この選択回路は外付けされるため、
ボードの部品数および配線が増えてしまう。
【００１０】また、従来のコントローラ内蔵のＬＳＩ
は、ＴＡＰコントローラがラン・テスト／アイドル状態
にあるときにのみ、ＩＮＴＥＳＴ用クロックを所定回数
発生するクロック発生回路も外付けで必要になるという
欠点がある。
は、ＴＡＰコントローラがラン・テスト／アイドル状態
にあるときにのみ、ＩＮＴＥＳＴ用クロックを所定回数
発生するクロック発生回路も外付けで必要になるという
欠点がある。
【００１１】本発明の目的は、かかる外付けの選択回路
および外付けのクロック発生回路を用いずにＩＮＴＥＳ
Ｔ命令の実行を可能にするコントローラ内蔵のＬＳＩを
提供することにある。
および外付けのクロック発生回路を用いずにＩＮＴＥＳ
Ｔ命令の実行を可能にするコントローラ内蔵のＬＳＩを
提供することにある。
【００１２】
【課題を解決するための手段】本発明のコントローラ内
蔵のＬＳＩは、複数のバウンダリセルからなり、内部回
路のインテスト命令を実行可能なバウンダリ・スキャン
・レジスタと、デコーダ，フリップフロップ等を用いて
各種の制御信号を外部に出力するとともに、ラン・テス
ト／アイドル状態を含む複数の状態を実現するテスト・
アクセス・ポート用コントローラとを有し、前記ラン・
テスト／アイドル状態のときに前記テスト・アクセス・
ポート用コントローラより前記バウンダリ・スキャン・
レジスタのシステムクロックを入力するバウンダリセル
に対してラン・クロック信号を送出するように構成され
る。
蔵のＬＳＩは、複数のバウンダリセルからなり、内部回
路のインテスト命令を実行可能なバウンダリ・スキャン
・レジスタと、デコーダ，フリップフロップ等を用いて
各種の制御信号を外部に出力するとともに、ラン・テス
ト／アイドル状態を含む複数の状態を実現するテスト・
アクセス・ポート用コントローラとを有し、前記ラン・
テスト／アイドル状態のときに前記テスト・アクセス・
ポート用コントローラより前記バウンダリ・スキャン・
レジスタのシステムクロックを入力するバウンダリセル
に対してラン・クロック信号を送出するように構成され
る。
【００１３】また、前記ＴＡＰコントローラは、前記ラ
ン・テスト／アイドル状態にあることを検出する状態検
出回路と、前記状態検出回路の出力とテストクロック入
力およびリセット信号に基づき前記ラン・テスト／アイ
ドル状態のときに所定数のパルスを出力するクロック発
生回路とを備えて構成される。
ン・テスト／アイドル状態にあることを検出する状態検
出回路と、前記状態検出回路の出力とテストクロック入
力およびリセット信号に基づき前記ラン・テスト／アイ
ドル状態のときに所定数のパルスを出力するクロック発
生回路とを備えて構成される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すコントロー
ラ内蔵のＬＳＩのブロック図である。図１に示すよう
に、本実施例のＬＳＩ１は論理回路等を備えた内部回路
２と、複数のバウンダリセル３〜８をチェーン状に接続
したバウンダリ・スキャン・レジスタ９と、このバウン
ダリ・スキャン・レジスタ９を介して内部回路２の論理
試験等を行なうＴＡＰコントローラ１０とを有する。ま
た、バウンダリ・スキャン・レジスタ９は入力端子Ｔ１
からのシステムクロック１１および内部回路２に対する
ＴＡＰコントローラ１０よりのラン・クロック信号１２
を入力するため、バウンダリセル３はマルチプレクサ機
能をもっている。その他のバウンダリセル４〜８は、前
述した図６の従来例と同様である。更に、本実施例のＴ
ＡＰコントローラ１０は、デコーダ，フリップフロップ
等を備え、各種の制御信号を外部に出力（図示省略）し
てラン・テスト／アイドル状態を含む複数の状態を実現
する。特に、ラン・テスト／アイドル状態のときには、
ＴＡＰコントローラ１０よりバウンダリ・スキャン・レ
ジスタ９のシステムクロック１１を入力するバウンダリ
セル３に対してラン・クロック信号１２を出力する。
て説明する。図１は本発明の一実施例を示すコントロー
ラ内蔵のＬＳＩのブロック図である。図１に示すよう
に、本実施例のＬＳＩ１は論理回路等を備えた内部回路
２と、複数のバウンダリセル３〜８をチェーン状に接続
したバウンダリ・スキャン・レジスタ９と、このバウン
ダリ・スキャン・レジスタ９を介して内部回路２の論理
試験等を行なうＴＡＰコントローラ１０とを有する。ま
た、バウンダリ・スキャン・レジスタ９は入力端子Ｔ１
からのシステムクロック１１および内部回路２に対する
ＴＡＰコントローラ１０よりのラン・クロック信号１２
を入力するため、バウンダリセル３はマルチプレクサ機
能をもっている。その他のバウンダリセル４〜８は、前
述した図６の従来例と同様である。更に、本実施例のＴ
ＡＰコントローラ１０は、デコーダ，フリップフロップ
等を備え、各種の制御信号を外部に出力（図示省略）し
てラン・テスト／アイドル状態を含む複数の状態を実現
する。特に、ラン・テスト／アイドル状態のときには、
ＴＡＰコントローラ１０よりバウンダリ・スキャン・レ
ジスタ９のシステムクロック１１を入力するバウンダリ
セル３に対してラン・クロック信号１２を出力する。
【００１５】このように、ＬＳＩ内部のＴＡＰコントロ
ーラ１０がラン・クロック信号１２を作成することによ
り、外付け回路や外部からのＩＮＴＥＳＴ用クロック等
を不要にしている。
ーラ１０がラン・クロック信号１２を作成することによ
り、外付け回路や外部からのＩＮＴＥＳＴ用クロック等
を不要にしている。
【００１６】図２は図１におけるＴＡＰコントローラの
回路図である。図２に示すように、本実施例におけるＴ
ＡＰコントローラは、前述した図７に示す従来のＴＡＰ
コントローラと同様、デコーダ１３とＤＦＦ１５〜１８
およびＤＦＦ２４〜２７とインバータ１４および２３と
ＮＡＮＤゲー１９〜２２，２８，３０とＡＮＤゲート２
９，３１とを有する。本実施例はこれらの他に、ＤＦＦ
１５〜１８の出力を監視してラン・テスト／アイドル状
態であることを検出する状態検出回路３３と、この状態
検出回路３３の検出出力３４とテスト・リセット入力反
転信号ＴＲＳＴ反転およびテスト・クロック入力の反転
信号ＴＣＫ反転に基づき、ラン・テスト／アイドル状態
のときに所定数のパルスをラン・クロック信号１２とし
て出力するクロック発生回路５０とを備えている。
回路図である。図２に示すように、本実施例におけるＴ
ＡＰコントローラは、前述した図７に示す従来のＴＡＰ
コントローラと同様、デコーダ１３とＤＦＦ１５〜１８
およびＤＦＦ２４〜２７とインバータ１４および２３と
ＮＡＮＤゲー１９〜２２，２８，３０とＡＮＤゲート２
９，３１とを有する。本実施例はこれらの他に、ＤＦＦ
１５〜１８の出力を監視してラン・テスト／アイドル状
態であることを検出する状態検出回路３３と、この状態
検出回路３３の検出出力３４とテスト・リセット入力反
転信号ＴＲＳＴ反転およびテスト・クロック入力の反転
信号ＴＣＫ反転に基づき、ラン・テスト／アイドル状態
のときに所定数のパルスをラン・クロック信号１２とし
て出力するクロック発生回路５０とを備えている。
【００１７】このクロック発生回路５０は２つのフリッ
プ・フロップ（ＦＦ）回路部を構成する。第１のＦＦ回
路部はインバータ３５と、ＯＲゲート３７と、ＮＡＮＤ
ゲート３６，３８と、ＡＮＤゲート３９と、ＮＯＲゲー
ト４０，４１とからなり、ＴＡＰコントローラがラン・
テスト／アイドル状態にあることを示す検出出力３４と
ＴＣＫ反転信号とラン・クロック信号１２に対するリセ
ット信号４９およびリセット反転信号４８とを入力し、
ＴＡＰコントローラがラン・テスト／アイドル状態にあ
る時のみ、システムクロック端子Ｔ１に接続されたバウ
ンダリセル３に供給するためのシステムクロックを１回
だけラン・クロック信号１２として出力する。また、第
２のＦＦ回路部はインバータ３５と、ＡＮＤゲート４２
と、ＮＯＲゲート４３，４４と、ＯＲゲート４５と、Ｎ
ＡＮＤゲート４６，４７とからなり、ＴＡＰコントロー
ラを初期化するためのセット信号として入力するＴＲＳ
Ｔ反転信号とＴＡＰコントローラがラン・テスト／アイ
ドル状態にあることを示す検出出力３４とＴＣＫ反転信
号とを入力し、第１のＦＦ回路部をリセットするための
リセット信号４９およびリセット反転信号４８を出力す
る。尚、これらのＦＦ回路部を構成する各ゲートについ
ては、独立の素子として説明したが、これに限定される
ことなく複合ゲートにより構成してもよい。
プ・フロップ（ＦＦ）回路部を構成する。第１のＦＦ回
路部はインバータ３５と、ＯＲゲート３７と、ＮＡＮＤ
ゲート３６，３８と、ＡＮＤゲート３９と、ＮＯＲゲー
ト４０，４１とからなり、ＴＡＰコントローラがラン・
テスト／アイドル状態にあることを示す検出出力３４と
ＴＣＫ反転信号とラン・クロック信号１２に対するリセ
ット信号４９およびリセット反転信号４８とを入力し、
ＴＡＰコントローラがラン・テスト／アイドル状態にあ
る時のみ、システムクロック端子Ｔ１に接続されたバウ
ンダリセル３に供給するためのシステムクロックを１回
だけラン・クロック信号１２として出力する。また、第
２のＦＦ回路部はインバータ３５と、ＡＮＤゲート４２
と、ＮＯＲゲート４３，４４と、ＯＲゲート４５と、Ｎ
ＡＮＤゲート４６，４７とからなり、ＴＡＰコントロー
ラを初期化するためのセット信号として入力するＴＲＳ
Ｔ反転信号とＴＡＰコントローラがラン・テスト／アイ
ドル状態にあることを示す検出出力３４とＴＣＫ反転信
号とを入力し、第１のＦＦ回路部をリセットするための
リセット信号４９およびリセット反転信号４８を出力す
る。尚、これらのＦＦ回路部を構成する各ゲートについ
ては、独立の素子として説明したが、これに限定される
ことなく複合ゲートにより構成してもよい。
【００１８】図３は図２に示すＴＡＰコントローラの動
作タイミング図である。図３に示すように、ＴＡＰコン
トローラ１０の各状態における４ビットのデータは下位
からそれぞれＤＦＦ１５〜１８の出力であるＡ反転信
号，Ｂ反転信号，Ｃ信号およびＤ信号の値である。ま
ず、制御信号としてのテスト・モード選択入力ＴＭＳに
より、ＴＡＰコントローラ１０がラン・テスト／アイド
ル状態になると、最初のＴＣＫ信号の立ち下がりによっ
てラン・クロック信号１２が立ち上がる。次に、ＴＣＫ
信号の立ち上がりによりラン・クロック信号１２が立ち
下がる。そ他のどんな状態でもラン・クロック信号１２
は「０」に固定され変化しない。すなわち、本実施例に
おけるＴＡＰコントローラ１０はラン・テスト／アイド
ル状態にただ一度のクロック信号をラン・クロック信号
１２として出力する。
作タイミング図である。図３に示すように、ＴＡＰコン
トローラ１０の各状態における４ビットのデータは下位
からそれぞれＤＦＦ１５〜１８の出力であるＡ反転信
号，Ｂ反転信号，Ｃ信号およびＤ信号の値である。ま
ず、制御信号としてのテスト・モード選択入力ＴＭＳに
より、ＴＡＰコントローラ１０がラン・テスト／アイド
ル状態になると、最初のＴＣＫ信号の立ち下がりによっ
てラン・クロック信号１２が立ち上がる。次に、ＴＣＫ
信号の立ち上がりによりラン・クロック信号１２が立ち
下がる。そ他のどんな状態でもラン・クロック信号１２
は「０」に固定され変化しない。すなわち、本実施例に
おけるＴＡＰコントローラ１０はラン・テスト／アイド
ル状態にただ一度のクロック信号をラン・クロック信号
１２として出力する。
【００１９】上述したように、本実施例はＴＡＰコント
ローラ１０が発生するラン・クロック信号１２をＩＮＴ
ＥＳＴ命令の実行時にシステムクロック端子Ｔ１に接続
されたバウンダリセル３に出力し、バウンダリセル３か
らＩＮＴＥＳＴ命令の実行時にラン・クロック信号１２
を内部回路２に出力することにより、外付けの選択回路
を不要にするとともに、外部からのＩＮＴＥＳＴ用クロ
ックや選択信号を用いないでも、ＩＮＴＥＳＴ命令の実
行を実現することができる。
ローラ１０が発生するラン・クロック信号１２をＩＮＴ
ＥＳＴ命令の実行時にシステムクロック端子Ｔ１に接続
されたバウンダリセル３に出力し、バウンダリセル３か
らＩＮＴＥＳＴ命令の実行時にラン・クロック信号１２
を内部回路２に出力することにより、外付けの選択回路
を不要にするとともに、外部からのＩＮＴＥＳＴ用クロ
ックや選択信号を用いないでも、ＩＮＴＥＳＴ命令の実
行を実現することができる。
【００２０】図４は本発明の他の実施例を説明するため
のＬＳＩにおけるＴＡＰコントローラ主要部の回路図で
ある。図４に示すように、本実施例は前述した一実施例
と比較して、ＴＡＰコントローラ１０内のクロック発生
回路５０の構成を変更したものである。すなわち、本実
施例におけるＴＡＰコントローラ１０のクロック発生回
路５０はＡＮＤゲート５１とＮＯＲゲート５２，５３と
ＯＲゲート５４とＮＡＮＤゲート５５，５６とからなる
第三のＦＦ回路部を付加している。これにより、ラン・
クロック信号１２を１パルスから２パルス発生させるこ
とができる。
のＬＳＩにおけるＴＡＰコントローラ主要部の回路図で
ある。図４に示すように、本実施例は前述した一実施例
と比較して、ＴＡＰコントローラ１０内のクロック発生
回路５０の構成を変更したものである。すなわち、本実
施例におけるＴＡＰコントローラ１０のクロック発生回
路５０はＡＮＤゲート５１とＮＯＲゲート５２，５３と
ＯＲゲート５４とＮＡＮＤゲート５５，５６とからなる
第三のＦＦ回路部を付加している。これにより、ラン・
クロック信号１２を１パルスから２パルス発生させるこ
とができる。
【００２１】図５は図４に示すＴＡＰコントローラ主要
部の動作タイミング図である。図５に示すように、本実
施例ではＴＡＰコントローラ１０がラン・テスト／アイ
ドル状態にある時、ラン・クロック信号１２を２回発生
させている。
部の動作タイミング図である。図５に示すように、本実
施例ではＴＡＰコントローラ１０がラン・テスト／アイ
ドル状態にある時、ラン・クロック信号１２を２回発生
させている。
【００２２】尚、かかるＦＦ回路部をさらに付加すれ
ば、さらに多くのパルスを発生させることができる。
ば、さらに多くのパルスを発生させることができる。
【００２３】
【発明の効果】以上説明したように、本発明はラン・テ
スト／アイドル状態を含む複数の状態を実現するＴＡＰ
コントローラを有し、前記ラン・テスト／アイドル状態
のときにシステムクロックを入力するバウンダリセルに
対して前記ＴＡＰコントローラからラン・クロック信号
を送出することにより、ＩＮＴＥＳＴ命令を実行するこ
とができるので、外付けの選択回路等を不要にでき、そ
の上配線等も経済化されるという効果がある。
スト／アイドル状態を含む複数の状態を実現するＴＡＰ
コントローラを有し、前記ラン・テスト／アイドル状態
のときにシステムクロックを入力するバウンダリセルに
対して前記ＴＡＰコントローラからラン・クロック信号
を送出することにより、ＩＮＴＥＳＴ命令を実行するこ
とができるので、外付けの選択回路等を不要にでき、そ
の上配線等も経済化されるという効果がある。
【図１】本発明の一実施例を示すコントローラ内蔵のＬ
ＳＩのブロック図である。
ＳＩのブロック図である。
【図２】図１におけるＴＡＰコントローラの回路図であ
る。
る。
【図３】図２に示すＴＡＰコントローラの動作タイミン
グ図である。
グ図である。
【図４】本発明の他の実施例を説明するためのＬＳＩに
おけるＴＡＰコントローラ主要部の回路図である。
おけるＴＡＰコントローラ主要部の回路図である。
【図５】図４に示すＴＡＰコントローラ主要部の動作タ
イミング図である。
イミング図である。
【図６】従来の一例を示すコントローラ内蔵のＬＳＩの
ブロック図である。
ブロック図である。
【図７】図６におけるＴＡＰコントローラの回路図であ
る。
る。
１ コントローラ内蔵のＬＳＩ ２ 内部回路 ３〜８ バウンダリセル ９ バウンダリ・スキャン・レジスタ １０ ＴＡＰコントローラ １１ システムクロック １２ ラン・クロック信号 １３ デコーダ １５〜１８，２４〜２７ ＤＦＦ ３３ 状態検出回路 ５０ クロック発生回路
Claims (3)
- 【請求項１】 複数のバウンダリセルからなり、内部回
路のインテスト命令を実行可能なバウンダリ・スキャン
・レジスタと、デコーダ，フリップフロップ等を用いて
各種の制御信号を外部に出力するとともに、ラン・テス
ト／アイドル状態を含む複数の状態を実現するテスト・
アクセス・ポート用コントローラとを有し、前記ラン・
テスト／アイドル状態のときに前記テスト・アクセス・
ポート用コントローラより前記バウンダリ・スキャン・
レジスタのシステムクロックを入力するバウンダリセル
に対してラン・クロック信号を送出することを特徴とす
るコントローラ内蔵のＬＳＩ。 - 【請求項２】 前記テスト・アクセス・ポート用コント
ローラは、前記ラン・テスト／アイドル状態にあること
を検出する状態検出回路と、前記状態検出回路の出力と
テストクロック入力およびリセット信号に基づき前記ラ
ン・テスト／アイドル状態のときに所定数のパルスを出
力するクロック発生回路とを備えた請求項１記載のコン
トローラ内蔵のＬＳＩ。 - 【請求項３】 前記バウンダリ・スキャン・レジスタの
システムクロックを入力するバウンダリセルは、マルチ
プレクサ機能を備えた請求項１記載のコントローラ内蔵
のＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086618A JPH06300821A (ja) | 1993-04-14 | 1993-04-14 | コントローラ内蔵のｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5086618A JPH06300821A (ja) | 1993-04-14 | 1993-04-14 | コントローラ内蔵のｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06300821A true JPH06300821A (ja) | 1994-10-28 |
Family
ID=13892017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5086618A Pending JPH06300821A (ja) | 1993-04-14 | 1993-04-14 | コントローラ内蔵のｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06300821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998055925A1 (fr) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Equipement de communication |
| WO1998055927A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scanning element and communication equipment using the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06160489A (ja) * | 1992-11-17 | 1994-06-07 | Hitachi Ltd | バウンダリスキャン内部テスト方式 |
-
1993
- 1993-04-14 JP JP5086618A patent/JPH06300821A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06160489A (ja) * | 1992-11-17 | 1994-06-07 | Hitachi Ltd | バウンダリスキャン内部テスト方式 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998055925A1 (fr) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Equipement de communication |
| WO1998055927A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scanning element and communication equipment using the same |
| WO1998055926A1 (en) * | 1997-06-02 | 1998-12-10 | Koken Co., Ltd. | Boundary scan element and communication device made by using the same |
| WO1998058317A1 (en) * | 1997-06-02 | 1998-12-23 | Koken Co., Ltd. | Communication system |
| US6591387B1 (en) | 1997-06-02 | 2003-07-08 | Duaxes Corporation | Communication equipment with boundary scan elements |
| US6658614B1 (en) | 1997-06-02 | 2003-12-02 | Koken Co., Ltd. | Boundary scan element and communication device made by using the same |
| US6671840B1 (en) | 1997-06-02 | 2003-12-30 | Mitsugu Nagya | Communication system with boundary scan elements |
| US6701475B1 (en) | 1997-06-02 | 2004-03-02 | Koken Co. Ltd. | Boundary scanning element and communication equipment using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960730 |