JP2595909B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2595909B2 JP2595909B2 JP6244922A JP24492294A JP2595909B2 JP 2595909 B2 JP2595909 B2 JP 2595909B2 JP 6244922 A JP6244922 A JP 6244922A JP 24492294 A JP24492294 A JP 24492294A JP 2595909 B2 JP2595909 B2 JP 2595909B2
- Authority
- JP
- Japan
- Prior art keywords
- hole
- solder
- land
- semiconductor device
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/361—Assembling flexible printed circuits with other printed circuits
- H05K3/363—Assembling flexible printed circuits with other printed circuits by soldering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73263—Layer and strap connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01057—Lanthanum [La]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/15165—Monolayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/156—Material
- H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
- H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
- H05K1/0269—Marks, test patterns or identification means for visual or optical inspection
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0332—Structure of the conductor
- H05K2201/0388—Other aspects of conductors
- H05K2201/0394—Conductor crossing over a hole in the substrate or a gap between two separate substrate parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0969—Apertured conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10681—Tape Carrier Package [TCP]; Flexible sheet connector
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10734—Ball grid array [BGA]; Bump grid array
Description
【0001】
【産業上の利用分野】本発明は、フィルムキャリアテー
プ上に半導体ICチップを搭載してなる半導体装置に関
し、特にフィルムキャリアテープ上にグリッドアレイ状
にバンプを配置し、これにより半導体ICチップの実装
基板への接続を行うようにした半導体装置に関するもの
である。
プ上に半導体ICチップを搭載してなる半導体装置に関
し、特にフィルムキャリアテープ上にグリッドアレイ状
にバンプを配置し、これにより半導体ICチップの実装
基板への接続を行うようにした半導体装置に関するもの
である。
【0002】
【従来の技術】従来のフィルムキャリアテープを用いた
半導体装置は次のように作製されていた。搬送および位
置決め用スプロケットホールと半導体ICチップが配置
される開孔部であるデバイスホールの開孔された、ポリ
イミドやポリエステル、ガラスエポキシ等の絶縁フィル
ムをベースフィルムとし、このベースフィルム上に接着
材を介して銅等の金属箔を接着し、この金属箔をエッチ
ング等により所望の形状のリードと電気的選別用のパッ
ドとを形成する。
半導体装置は次のように作製されていた。搬送および位
置決め用スプロケットホールと半導体ICチップが配置
される開孔部であるデバイスホールの開孔された、ポリ
イミドやポリエステル、ガラスエポキシ等の絶縁フィル
ムをベースフィルムとし、このベースフィルム上に接着
材を介して銅等の金属箔を接着し、この金属箔をエッチ
ング等により所望の形状のリードと電気的選別用のパッ
ドとを形成する。
【0003】このようにして形成されたフィルムキャリ
アテープのデバイスホール内に突出したリード(インナ
ーリード)と、ICチップの電極端子上に予め設けた金
属突起物であるバンプとを熱圧着または共晶法によりイ
ンナーリードボンディング(inner lead bonding;以
下、ILBと記す)し、フィルムキャリアテープの状態
で電気選別やBT(burn-in test)試験を実施し、次
に、リードをアウターリードボンディング(outer lead
bonding;以下、OLBと記す)可能な所望の長さに切
断する。
アテープのデバイスホール内に突出したリード(インナ
ーリード)と、ICチップの電極端子上に予め設けた金
属突起物であるバンプとを熱圧着または共晶法によりイ
ンナーリードボンディング(inner lead bonding;以
下、ILBと記す)し、フィルムキャリアテープの状態
で電気選別やBT(burn-in test)試験を実施し、次
に、リードをアウターリードボンディング(outer lead
bonding;以下、OLBと記す)可能な所望の長さに切
断する。
【0004】このとき、リードの数が多い多数ピンの場
合はリードのアウターリードボンディング部のばらけを
防止するため、フィルムキャリアテープを構成している
ポリイミド等の絶縁フィルムをアウターリードの外端に
残す方法が用いられることが多い。次いで、例えばプリ
ント基板上のボンディングパッドにリードをOLBして
実装を行う。
合はリードのアウターリードボンディング部のばらけを
防止するため、フィルムキャリアテープを構成している
ポリイミド等の絶縁フィルムをアウターリードの外端に
残す方法が用いられることが多い。次いで、例えばプリ
ント基板上のボンディングパッドにリードをOLBして
実装を行う。
【0005】このようなフィルムキャリアテープを用い
た半導体装置の実装方法では、プリント基板にOLBを
行う際、OLBリードの厚さが約35μmと非常に薄い
ためOLBリードのコプラナリティーの確保が難しく、
これに対応するため、フィルムキャリアテープ専用のO
LBボンダーが必要であった。
た半導体装置の実装方法では、プリント基板にOLBを
行う際、OLBリードの厚さが約35μmと非常に薄い
ためOLBリードのコプラナリティーの確保が難しく、
これに対応するため、フィルムキャリアテープ専用のO
LBボンダーが必要であった。
【0006】また、同一基板上に他の例えばQFP等の
一括リフローで実装可能なパッケージと共に実装する場
合、リフロー工程とは別工程で実装する必要があった。
このために、フィルムキャリアテープ型半導体装置は特
殊なパッケージとして取り扱われ汎用性が不十分であっ
た。
一括リフローで実装可能なパッケージと共に実装する場
合、リフロー工程とは別工程で実装する必要があった。
このために、フィルムキャリアテープ型半導体装置は特
殊なパッケージとして取り扱われ汎用性が不十分であっ
た。
【0007】一方、リフロー可能なQFP等のアウター
リフローピッチは0.4mmピッチ程度が限界とされて
いる。この限界に対処しうるものとして、日経マイクロ
デバイス1994年3月号pp.58〜64には、パッケー
ジ裏面に外部端子として格子状に半田バンプを配置した
表面実装型パッケージとしてBGA(Ball Grid Array
)が紹介されている。このパッケージは、例えば22
0ピン級の23〜24mm□のパッケージを実現するた
めには、QFPでは0.4mmピッチが必要となるが、
1.5mm程度のピッチでよいため実装性に優れている
ことがわかる。
リフローピッチは0.4mmピッチ程度が限界とされて
いる。この限界に対処しうるものとして、日経マイクロ
デバイス1994年3月号pp.58〜64には、パッケー
ジ裏面に外部端子として格子状に半田バンプを配置した
表面実装型パッケージとしてBGA(Ball Grid Array
)が紹介されている。このパッケージは、例えば22
0ピン級の23〜24mm□のパッケージを実現するた
めには、QFPでは0.4mmピッチが必要となるが、
1.5mm程度のピッチでよいため実装性に優れている
ことがわかる。
【0008】また、BGAはパッケージの外形サイズが
小さいため、パッケージ内部の配線長が短くでき、電気
的特性も向上する。このBGAパッケージの基板は多層
プリント基板が用いられているがその他にセラミックの
基板やフィルムキャリアテープを用いることもできる。
このうち、フィルムキャリアテープを用いたものとし
て、例えばIBM社から発表(EIAJ-JEDEC JWG#2-7 TAP
E BALL GRID ARRAY (MAY,1994))されたBGAパッケー
ジがある〔以下、これを第1の従来例という〕。図6
(a)はその断面図であり、図6(b)は図6(a)の
Bで囲まれた部分の拡大図である。
小さいため、パッケージ内部の配線長が短くでき、電気
的特性も向上する。このBGAパッケージの基板は多層
プリント基板が用いられているがその他にセラミックの
基板やフィルムキャリアテープを用いることもできる。
このうち、フィルムキャリアテープを用いたものとし
て、例えばIBM社から発表(EIAJ-JEDEC JWG#2-7 TAP
E BALL GRID ARRAY (MAY,1994))されたBGAパッケー
ジがある〔以下、これを第1の従来例という〕。図6
(a)はその断面図であり、図6(b)は図6(a)の
Bで囲まれた部分の拡大図である。
【0009】このBGAパッケージでは、ベースフィル
ム2の上面に形成された銅箔配線3が下面に形成された
ランド3bとスルーホールめっき3dにより接続されて
おり、いわゆる2レイヤ−2メタル技術によりフィルム
キャリアテープが形成されている。このフィルムキャリ
アテープに形成されたランド3bには半田ボール11を
用いて外部端子としての半田バンプが形成されている。
また、半導体ICチップ1のバンプ1bは、銅箔配線3
のインナーリード3aに接続されている。そしてフィル
ムキャリアテープの機械的補強の目的で接着材12を介
して補強板13が貼り付けられ、さらに熱抵抗低減の目
的で接着材10、14を介してヒートスプレッダ15が
半導体ICチップ1の裏面および補強板13の片側に貼
り付けられている。
ム2の上面に形成された銅箔配線3が下面に形成された
ランド3bとスルーホールめっき3dにより接続されて
おり、いわゆる2レイヤ−2メタル技術によりフィルム
キャリアテープが形成されている。このフィルムキャリ
アテープに形成されたランド3bには半田ボール11を
用いて外部端子としての半田バンプが形成されている。
また、半導体ICチップ1のバンプ1bは、銅箔配線3
のインナーリード3aに接続されている。そしてフィル
ムキャリアテープの機械的補強の目的で接着材12を介
して補強板13が貼り付けられ、さらに熱抵抗低減の目
的で接着材10、14を介してヒートスプレッダ15が
半導体ICチップ1の裏面および補強板13の片側に貼
り付けられている。
【0010】このBGA半導体装置を実装基板上に実装
するときは、実装基板上のパッド上に予め半田ペースト
等を供給しておき前記半田ボール11を介して接着・実
装される。このフィルムキャリアテープを使用したBG
Aパッケージでは、まず基板としてのフィルムキャリア
テープが前述の通り、2レイヤ−2メタル技術で製造さ
れるために、一般的な3レイヤ−1メタル技術で製造さ
れるフィルムキャリアテープに対してコストが5倍から
10倍に増加してしまうこと、次に2レイヤ−2メタル
技術で製造されるフィルムキャリアテープはそのテープ
の厚さが約50〜75μmのために機械的強度が不足
し、基板として反りやうねりが生じやすくBGAパッケ
ージの特徴である実装の容易性を損なう。
するときは、実装基板上のパッド上に予め半田ペースト
等を供給しておき前記半田ボール11を介して接着・実
装される。このフィルムキャリアテープを使用したBG
Aパッケージでは、まず基板としてのフィルムキャリア
テープが前述の通り、2レイヤ−2メタル技術で製造さ
れるために、一般的な3レイヤ−1メタル技術で製造さ
れるフィルムキャリアテープに対してコストが5倍から
10倍に増加してしまうこと、次に2レイヤ−2メタル
技術で製造されるフィルムキャリアテープはそのテープ
の厚さが約50〜75μmのために機械的強度が不足
し、基板として反りやうねりが生じやすくBGAパッケ
ージの特徴である実装の容易性を損なう。
【0011】このために、機械的強度補強を目的として
補強板13を貼り付けることが必要となるが、ここで補
強板13とさらにヒートスプレッダ15のために、実装
基板との接続部である半田ボール11が実装後簡単に目
視により外観チェックを実施できないという問題が生じ
る。この外観チェックが容易にできない場合、必要に応
じて、例えばX線装置を用いて実装状態をチェックする
ことは可能であるが、大量生産品種向きではなくパッケ
ージが非常に高価なものとなってしまう欠点があり、そ
のため実装コストをかけられない品種では適用すること
はできず、実装の容易性や対象品種の汎用性に欠けると
いう問題点があった。
補強板13を貼り付けることが必要となるが、ここで補
強板13とさらにヒートスプレッダ15のために、実装
基板との接続部である半田ボール11が実装後簡単に目
視により外観チェックを実施できないという問題が生じ
る。この外観チェックが容易にできない場合、必要に応
じて、例えばX線装置を用いて実装状態をチェックする
ことは可能であるが、大量生産品種向きではなくパッケ
ージが非常に高価なものとなってしまう欠点があり、そ
のため実装コストをかけられない品種では適用すること
はできず、実装の容易性や対象品種の汎用性に欠けると
いう問題点があった。
【0012】一方、パッケージ基板上から実装後の半田
付け状態をチェック可能にしたものとして、例えば、特
開昭61−51945号公報、特開平1−258454
号公報で提案されたものがある。図7(a)は、特開平
1−258454号公報に記載された半導体装置(以
下、これを第2の従来例と記す)の断面図であり、図7
(b)はその実装基板への実装状態を示す側面図であ
る。
付け状態をチェック可能にしたものとして、例えば、特
開昭61−51945号公報、特開平1−258454
号公報で提案されたものがある。図7(a)は、特開平
1−258454号公報に記載された半導体装置(以
下、これを第2の従来例と記す)の断面図であり、図7
(b)はその実装基板への実装状態を示す側面図であ
る。
【0013】これは、ランドグリッドアレイ以下(LG
A)と呼ばれるものであって、パッケージ基板16とし
てリジッドな基板を用い(これは、上述した通常型のB
GAパッケージの場合と同様である)、基板16の上下
面に銅箔配線17を形成し、基板の周辺部上下面それぞ
れににグリッド状に設けられたランド17a、17b同
士をスルーホールめっき17cにより接続し、さらに基
板裏面中央部に銅板18を圧接する。また、基板裏面の
ランド17bには半田めっき19が施されている。
A)と呼ばれるものであって、パッケージ基板16とし
てリジッドな基板を用い(これは、上述した通常型のB
GAパッケージの場合と同様である)、基板16の上下
面に銅箔配線17を形成し、基板の周辺部上下面それぞ
れににグリッド状に設けられたランド17a、17b同
士をスルーホールめっき17cにより接続し、さらに基
板裏面中央部に銅板18を圧接する。また、基板裏面の
ランド17bには半田めっき19が施されている。
【0014】このパッケージ基板の中央部に形成された
凹部に接着材10を介して半導体ICチップ1を搭載
し、この半導体ICチップ1と銅箔配線17間をボンデ
ィングワイヤ20にて接続し、チップおよびボンディン
グワイヤを封止樹脂5にて封止している。
凹部に接着材10を介して半導体ICチップ1を搭載
し、この半導体ICチップ1と銅箔配線17間をボンデ
ィングワイヤ20にて接続し、チップおよびボンディン
グワイヤを封止樹脂5にて封止している。
【0015】このLGAパッケージを実装基板上に実装
する場合は、図7(b)に示すように、実装基板9のパ
ッド上に予め半田ペースト等をスクリーン印刷法等によ
り塗布しておき、LGAパッケージを実装基板9に位置
合わせして搭載し、半田リフローする。実装時つまりリ
フロー時に、実装基板9上の半田21がパッケージのス
ルーホールめっき17cからはい上がってくることによ
り半田這い上がり21aが形成されるので、実装基板9
とパッケージ基板16が半田接合できていることが外観
チェックできるとされている。
する場合は、図7(b)に示すように、実装基板9のパ
ッド上に予め半田ペースト等をスクリーン印刷法等によ
り塗布しておき、LGAパッケージを実装基板9に位置
合わせして搭載し、半田リフローする。実装時つまりリ
フロー時に、実装基板9上の半田21がパッケージのス
ルーホールめっき17cからはい上がってくることによ
り半田這い上がり21aが形成されるので、実装基板9
とパッケージ基板16が半田接合できていることが外観
チェックできるとされている。
【0016】さらに、フィルムキャリアテープを使用し
たLGAパッケージ(以下、これを第3の従来例とい
う)が特開昭63−34936号公報において提案され
ている。これはフィルムキャリアテープ表面に銅箔配線
を、テープ裏面にランドを形成し、両者間をスルーホー
ルにより接続し、銅箔配線のインナーリード部に半導体
ICチップをILBしたものである。このパッケージも
第2の従来例の場合と同様に、実装基板上に予め半田ペ
ースト等を供給した後に実装される。このパッケージで
は、基板表面の銅箔配線がスルーホール上を覆うように
形成されているため、実装後の半田付け具合の外観チェ
ックはできない構造となっていた。
たLGAパッケージ(以下、これを第3の従来例とい
う)が特開昭63−34936号公報において提案され
ている。これはフィルムキャリアテープ表面に銅箔配線
を、テープ裏面にランドを形成し、両者間をスルーホー
ルにより接続し、銅箔配線のインナーリード部に半導体
ICチップをILBしたものである。このパッケージも
第2の従来例の場合と同様に、実装基板上に予め半田ペ
ースト等を供給した後に実装される。このパッケージで
は、基板表面の銅箔配線がスルーホール上を覆うように
形成されているため、実装後の半田付け具合の外観チェ
ックはできない構造となっていた。
【0017】
【発明が解決しようとする課題】この種BGA型(ある
いはLGA型)半導体装置においては、量産性に富むこ
と、実装性に優れていること、実装後の外観チェックが
容易であること、パッケージコストが低いこと、等が要
求される。このなかで特に外観チェックが容易であるこ
とが実装後の電気的試験、リペア修理等に関連するため
に重要な課題となる。
いはLGA型)半導体装置においては、量産性に富むこ
と、実装性に優れていること、実装後の外観チェックが
容易であること、パッケージコストが低いこと、等が要
求される。このなかで特に外観チェックが容易であるこ
とが実装後の電気的試験、リペア修理等に関連するため
に重要な課題となる。
【0018】而して、図6に示した第1の従来例および
第3の従来例では、実装後に半田付け状態が目視できな
いという問題点があった。また、第1の従来例では、2
レイヤ−2メタル構造のフィルムキャリアテープを使用
しているためパッケージが非常に高価になるという欠点
があり、さらに補強板13が必要となる等量産性でも劣
っていた。
第3の従来例では、実装後に半田付け状態が目視できな
いという問題点があった。また、第1の従来例では、2
レイヤ−2メタル構造のフィルムキャリアテープを使用
しているためパッケージが非常に高価になるという欠点
があり、さらに補強板13が必要となる等量産性でも劣
っていた。
【0019】一方、第2の従来例では、図7(b)に示
されるように、実装後の外観チェックが容易である。し
かし、このパッケージでは、基板としてリジッドな基板
を使用しており、量産性がフィルムキャリアテープの場
合と比較して劣っている。さらに、このパッケージ構造
では、構造上スルーホールにはスルーホールめっき17
cが、下面のランド17b表面には半田めっき19が必
要となり、さらに実装後の半田部の高さを一定に保つた
めパッケージ裏面中央部に銅板18を設ける等複雑な構
造となっている。したがって、高価なパッケージになっ
てしまうという欠点がある。
されるように、実装後の外観チェックが容易である。し
かし、このパッケージでは、基板としてリジッドな基板
を使用しており、量産性がフィルムキャリアテープの場
合と比較して劣っている。さらに、このパッケージ構造
では、構造上スルーホールにはスルーホールめっき17
cが、下面のランド17b表面には半田めっき19が必
要となり、さらに実装後の半田部の高さを一定に保つた
めパッケージ裏面中央部に銅板18を設ける等複雑な構
造となっている。したがって、高価なパッケージになっ
てしまうという欠点がある。
【0020】また、第2、第3の従来例では、実装に必
要となる半田はパッケージ側には取り付けられておら
ず、実装基板側に供給しなければならない。この半田供
給は半田ペースト等をスクリーン印刷法等で行われる
が、例えば、ランド17b間のピッチP3 が1.27m
mであるとき、このランド径は約0.5〜0.6mmで
ある。
要となる半田はパッケージ側には取り付けられておら
ず、実装基板側に供給しなければならない。この半田供
給は半田ペースト等をスクリーン印刷法等で行われる
が、例えば、ランド17b間のピッチP3 が1.27m
mであるとき、このランド径は約0.5〜0.6mmで
ある。
【0021】ここで、パッケージと基板間を確実に接続
しかつ接続信頼性を保つために、そして実装基板とパッ
ケージ間の熱膨張係数の差によって生じる熱応力を緩和
するために、実装後のパッケージと基板間のすき間は約
0.5mm〜1.0mmになるようにしなければならな
い。よって、径約0.5〜0.6mmのランドへ半田ペ
ースト等を1.0〜1.5mmの厚さに供給することが
必要となるが、一般的には非常に困難な作業になるの
で、実装性に欠けるパッケージ構造となっている。
しかつ接続信頼性を保つために、そして実装基板とパッ
ケージ間の熱膨張係数の差によって生じる熱応力を緩和
するために、実装後のパッケージと基板間のすき間は約
0.5mm〜1.0mmになるようにしなければならな
い。よって、径約0.5〜0.6mmのランドへ半田ペ
ースト等を1.0〜1.5mmの厚さに供給することが
必要となるが、一般的には非常に困難な作業になるの
で、実装性に欠けるパッケージ構造となっている。
【0022】本発明は、以上の状況に鑑みてなされたも
のであって、その目的は、量産性に優れ、安価で、実装
作業性がよく、しかも実装後の実装状態の目視チェック
が容易な半導体装置を提供することである。
のであって、その目的は、量産性に優れ、安価で、実装
作業性がよく、しかも実装後の実装状態の目視チェック
が容易な半導体装置を提供することである。
【0023】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、 デバイスホールおよびスルーホールが形成されたベー
スフィルムおよび該ベースフィルム上に接着された、一
端が前記デバイスホール内にインナーリードとして突出
し他端が前記スルーホール上にまで延在してランドを形
成している金属箔配線層を有するフィルムキャリアテー
プと、 電極が前記金属箔配線層のインナーリード部に接続さ
れた半導体ICチップと、 前記半導体ICチップを保護する封止樹脂と、 前記金属箔配線層のベースフィルム側またはその反対
側に設けられたランド上に形成された導電性材料からな
り外部端子となるバンプと、を備え、前記金属箔配線層
のランドの中央部には、前記スルーホールより小さい寸
法の透孔が開設され、かつ、バンプを構成する前記導電
性材料の一部が前記金属箔配線層のバンプ形成面と反対
側の面に前記透孔を通して這い上がっていることを特徴
とする半導体装置、が提供される。
め、本発明によれば、 デバイスホールおよびスルーホールが形成されたベー
スフィルムおよび該ベースフィルム上に接着された、一
端が前記デバイスホール内にインナーリードとして突出
し他端が前記スルーホール上にまで延在してランドを形
成している金属箔配線層を有するフィルムキャリアテー
プと、 電極が前記金属箔配線層のインナーリード部に接続さ
れた半導体ICチップと、 前記半導体ICチップを保護する封止樹脂と、 前記金属箔配線層のベースフィルム側またはその反対
側に設けられたランド上に形成された導電性材料からな
り外部端子となるバンプと、を備え、前記金属箔配線層
のランドの中央部には、前記スルーホールより小さい寸
法の透孔が開設され、かつ、バンプを構成する前記導電
性材料の一部が前記金属箔配線層のバンプ形成面と反対
側の面に前記透孔を通して這い上がっていることを特徴
とする半導体装置、が提供される。
【0024】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 [第1の実施例]図1(a)は、本発明の第1の実施例
を示す断面図であり、図1(b)は、図1(a)のAで
示す部分の拡大図である。図1(a)、(b)におい
て、1は半導体ICチップ、2はフィルムキャリアテー
プのベースフィルム、2a、2bは、ベースフィルムに
開孔されたスルーホールとデバイスホール、3は、ベー
スフィルム2上に形成された銅箔配線、3aは、銅箔配
線3の内側先端部に設けられたインナーリード、3bは
外部接続用のランド、3cはランド中央部に開設された
透孔、4は、ランド部を除くフィルムキャリアテープ上
に形成されたカバーレジスト、5は、半導体ICチップ
を保護する封止樹脂、6は半田バンプである。ここで、
図1(b)に示されるように、スルーホール2a、銅箔
配線3の透孔3c、カバーレジスト4の開孔部寸法をそ
れぞれφ2 、φ1 、φ3 とするとき、φ3 ≧φ2 >φ1
の関係式が成立するように形成されている。
て説明する。 [第1の実施例]図1(a)は、本発明の第1の実施例
を示す断面図であり、図1(b)は、図1(a)のAで
示す部分の拡大図である。図1(a)、(b)におい
て、1は半導体ICチップ、2はフィルムキャリアテー
プのベースフィルム、2a、2bは、ベースフィルムに
開孔されたスルーホールとデバイスホール、3は、ベー
スフィルム2上に形成された銅箔配線、3aは、銅箔配
線3の内側先端部に設けられたインナーリード、3bは
外部接続用のランド、3cはランド中央部に開設された
透孔、4は、ランド部を除くフィルムキャリアテープ上
に形成されたカバーレジスト、5は、半導体ICチップ
を保護する封止樹脂、6は半田バンプである。ここで、
図1(b)に示されるように、スルーホール2a、銅箔
配線3の透孔3c、カバーレジスト4の開孔部寸法をそ
れぞれφ2 、φ1 、φ3 とするとき、φ3 ≧φ2 >φ1
の関係式が成立するように形成されている。
【0025】この構造のフィルムキャリアテープは、通
常の3レイヤ−1メタル構成のテープの製造方法で製造
される。スルーホール2aはデバイスホール2bと同時
に金型によるパンチングあるいはレーザ法により開孔さ
れる。インナーリード3aおよびランド3bを有し透孔
3cの開設された銅箔配線3は、銅張りテープにレジス
ト塗布、露光、現像、エッチング等の処理を施すことに
よって形成される。カバーレジスト4はスクリーン印刷
法等により所定のパターンに形成される。半田バンプ6
は、例えば半田ボールをランド3bへ供給しリフローす
ることにより形成される。
常の3レイヤ−1メタル構成のテープの製造方法で製造
される。スルーホール2aはデバイスホール2bと同時
に金型によるパンチングあるいはレーザ法により開孔さ
れる。インナーリード3aおよびランド3bを有し透孔
3cの開設された銅箔配線3は、銅張りテープにレジス
ト塗布、露光、現像、エッチング等の処理を施すことに
よって形成される。カバーレジスト4はスクリーン印刷
法等により所定のパターンに形成される。半田バンプ6
は、例えば半田ボールをランド3bへ供給しリフローす
ることにより形成される。
【0026】ここで、半田バンプ6のピッチP1 が1.
27mmのとき、スルーホール2aの寸法はφ2 =0.
35〜0.4mm、銅箔配線3の透孔3cの寸法はφ1
=0.2〜0.25mm、カバーレジストの開孔寸法は
φ3 =0.4〜0.6mmとされる。そして、この場合
ランド3bへ0.7〜0.9mmφの半田ボールを供給
しリフローすることによりバンプ高さが約0.5〜0.
8mmの半田バンプ6が形成される。
27mmのとき、スルーホール2aの寸法はφ2 =0.
35〜0.4mm、銅箔配線3の透孔3cの寸法はφ1
=0.2〜0.25mm、カバーレジストの開孔寸法は
φ3 =0.4〜0.6mmとされる。そして、この場合
ランド3bへ0.7〜0.9mmφの半田ボールを供給
しリフローすることによりバンプ高さが約0.5〜0.
8mmの半田バンプ6が形成される。
【0027】このリフロー時に、ランド3bに開孔され
た透孔3cが、半田ボールのフラックスおよびその分解
ガスの逃げ穴となり、そして半田がこの透孔3cを通し
てスルーホール2a側へ這い上がる。この半田這い上が
り6aは、スルーホール2aの側面にはスルーホールめ
っきが施されておらず、ベースフィルム2の材料が半田
ぬれ性の悪いポリイミドやポリエステル等でできている
ことから、ベースフィルム2の表面まで達することはな
く、ランド3b裏面の一定の高さで止まり、半田バンプ
6の形状およびバンプ高さは均一化される。
た透孔3cが、半田ボールのフラックスおよびその分解
ガスの逃げ穴となり、そして半田がこの透孔3cを通し
てスルーホール2a側へ這い上がる。この半田這い上が
り6aは、スルーホール2aの側面にはスルーホールめ
っきが施されておらず、ベースフィルム2の材料が半田
ぬれ性の悪いポリイミドやポリエステル等でできている
ことから、ベースフィルム2の表面まで達することはな
く、ランド3b裏面の一定の高さで止まり、半田バンプ
6の形状およびバンプ高さは均一化される。
【0028】また、半田が透孔3cを通してランド3b
の表面と裏面に接合されるので半田バンプとランドの接
着強度が向上し、かつベースフィルム2の裏面側からベ
ースフィルム2の表面側に接合された半田バンプの半田
這い上がり6aを外観チェックできるので、半田バンプ
の接合状態を確認することができる。
の表面と裏面に接合されるので半田バンプとランドの接
着強度が向上し、かつベースフィルム2の裏面側からベ
ースフィルム2の表面側に接合された半田バンプの半田
這い上がり6aを外観チェックできるので、半田バンプ
の接合状態を確認することができる。
【0029】図2(a)〜(d)は、本発明の第1の実
施例の製造方法を説明するための工程順断面図である。
まず、図2(a)に示すように、図1(a)、(b)に
関連して説明したフィルムキャリアテープのインナーリ
ード3aに半導体ICチップ1の電極1aをILBす
る。ここで、銅箔配線3は約35μm厚の銅箔により形
成されており、必要に応じてインナーリード3a、ラン
ド3bの表面には、0.2〜1.0μm厚の金めっきや
0.3〜0.5μm厚のすずめっきが施される。
施例の製造方法を説明するための工程順断面図である。
まず、図2(a)に示すように、図1(a)、(b)に
関連して説明したフィルムキャリアテープのインナーリ
ード3aに半導体ICチップ1の電極1aをILBす
る。ここで、銅箔配線3は約35μm厚の銅箔により形
成されており、必要に応じてインナーリード3a、ラン
ド3bの表面には、0.2〜1.0μm厚の金めっきや
0.3〜0.5μm厚のすずめっきが施される。
【0030】また、半導体チップ1上の電極1aとして
約10〜30μm厚のバンプが形成されている。しか
し、通常の約1〜2μm厚のアルミ等の電極をそのまま
使用することもできる。ILBの方法は、電極1aとし
てバンプが形成されている場合は一括ボンディング方式
(ギャングボンディング方式)が有利に適用されるが、
またシングルポイント方式により行ってもよい。電極1
aがアルミ電極等である場合、シングルポイント方式が
採用される。
約10〜30μm厚のバンプが形成されている。しか
し、通常の約1〜2μm厚のアルミ等の電極をそのまま
使用することもできる。ILBの方法は、電極1aとし
てバンプが形成されている場合は一括ボンディング方式
(ギャングボンディング方式)が有利に適用されるが、
またシングルポイント方式により行ってもよい。電極1
aがアルミ電極等である場合、シングルポイント方式が
採用される。
【0031】次に、図2(b)に示すように、半導体I
Cチップ1の電極面にポッティング法により樹脂を供給
し、キュアして封止樹脂5を形成する。これは、半導体
ICチップ1の保護だけでなく、インナーリード3aの
保護およびこれらをベースフィルム2に確実に固定する
ためのものである。樹脂供給法は、ポッティング法に代
えて、スクリーン印刷法等を適用することができる。封
止樹脂5の膜厚は、半導体ICチップ1の表面より約2
00〜300μmとすることが望ましい。
Cチップ1の電極面にポッティング法により樹脂を供給
し、キュアして封止樹脂5を形成する。これは、半導体
ICチップ1の保護だけでなく、インナーリード3aの
保護およびこれらをベースフィルム2に確実に固定する
ためのものである。樹脂供給法は、ポッティング法に代
えて、スクリーン印刷法等を適用することができる。封
止樹脂5の膜厚は、半導体ICチップ1の表面より約2
00〜300μmとすることが望ましい。
【0032】次に、図2(c)に示すように、ランド3
bにフラックスを塗布し、続いて半田ボール等を供給
し、リフローすることによって半田バンプ6を形成す
る。この半田バンプ6の形成方法は、他にスクリーン印
刷法やディスペンサー法、溶融半田を供給するインジェ
クション法、半田ワイヤを使用するボールボンディング
法等を採用することができる。さらに、半田バンプに代
え、他の金属バンプを形成するようにしてもよい。例え
ば、半田被覆の施された金属ボールを使用してバンプを
形成してもよい。
bにフラックスを塗布し、続いて半田ボール等を供給
し、リフローすることによって半田バンプ6を形成す
る。この半田バンプ6の形成方法は、他にスクリーン印
刷法やディスペンサー法、溶融半田を供給するインジェ
クション法、半田ワイヤを使用するボールボンディング
法等を採用することができる。さらに、半田バンプに代
え、他の金属バンプを形成するようにしてもよい。例え
ば、半田被覆の施された金属ボールを使用してバンプを
形成してもよい。
【0033】このようにして製造されたフィルムキャリ
ア方式BGA型半導体装置は、図2(d)に示すよう
に、実装基板9上のパッド9aに半田バンプ6を介して
一括リフロー方式により実装される。本発明による半導
体装置には半田ボール等により半田バンプ6が形成され
ているため、実装基板9上のパッド9aへは薄い例えば
0.1〜0.2mm厚の半田ペーストを供給するのみで
接続が可能であり、他の表面実装型パッケージ例えばQ
FP等と同時に同条件のリフロー方式で実装することが
できる。
ア方式BGA型半導体装置は、図2(d)に示すよう
に、実装基板9上のパッド9aに半田バンプ6を介して
一括リフロー方式により実装される。本発明による半導
体装置には半田ボール等により半田バンプ6が形成され
ているため、実装基板9上のパッド9aへは薄い例えば
0.1〜0.2mm厚の半田ペーストを供給するのみで
接続が可能であり、他の表面実装型パッケージ例えばQ
FP等と同時に同条件のリフロー方式で実装することが
できる。
【0034】以上説明したフィルムキャリア方式BGA
型半導体装置では、ランドの中央部に透孔3cがあり、
ベースフィルムにはスルーホール2aが開孔されている
ので、パッケージに半田ボール等を供給し半田バンプ6
を形成する工程では、ランドと半田の接合性を容易に外
観チェックすることができるとともに、このBGAパッ
ケージを実装基板9上に実装するときは、半田接合性を
ベースフィルム2のスルーホール2aより半田這い上が
り6aを目視することにより、チェックできるようにな
る。またこのBGAパッケージは、安価な3レイヤ−1
メタル構成のフィルムキャリアを使用しているため、低
コストで製造することが可能である。
型半導体装置では、ランドの中央部に透孔3cがあり、
ベースフィルムにはスルーホール2aが開孔されている
ので、パッケージに半田ボール等を供給し半田バンプ6
を形成する工程では、ランドと半田の接合性を容易に外
観チェックすることができるとともに、このBGAパッ
ケージを実装基板9上に実装するときは、半田接合性を
ベースフィルム2のスルーホール2aより半田這い上が
り6aを目視することにより、チェックできるようにな
る。またこのBGAパッケージは、安価な3レイヤ−1
メタル構成のフィルムキャリアを使用しているため、低
コストで製造することが可能である。
【0035】[第2の実施例]次に、図3を参照して本
発明の第2の実施例について説明する。なお、図3
(a)は、本発明の第2の実施例を示す断面図であり、
図3(b)は、その実装基板への実装状態を示す断面図
である。
発明の第2の実施例について説明する。なお、図3
(a)は、本発明の第2の実施例を示す断面図であり、
図3(b)は、その実装基板への実装状態を示す断面図
である。
【0036】図3(a)において、1は半導体ICチッ
プ、2はベースフィルム、2aはベースフィルムに開孔
されたスルーホール、3は銅箔配線、3aはインナーリ
ード、3bはランド、3cはランド3bの中央部に開設
された透孔、4はカバーレジスト、5は封止樹脂、6は
半田バンプ、6aは半田這い上がりである。本実施例の
第1の実施例と相違する点は、半田バンプ6が銅箔配線
3のベースフィルム2側に形成されている点である。
プ、2はベースフィルム、2aはベースフィルムに開孔
されたスルーホール、3は銅箔配線、3aはインナーリ
ード、3bはランド、3cはランド3bの中央部に開設
された透孔、4はカバーレジスト、5は封止樹脂、6は
半田バンプ、6aは半田這い上がりである。本実施例の
第1の実施例と相違する点は、半田バンプ6が銅箔配線
3のベースフィルム2側に形成されている点である。
【0037】ここで、スルーホール2a、銅箔配線3の
透孔3cおよびカバーレジスト4の開孔部寸法をそれぞ
れφ22、φ11、φ33とするとき、φ33≧φ22>φ11の関
係式が成立するようになされている。この構造のフィル
ムキャリアテープも通常の3レイヤ−1メタル構成のテ
ープの製造方法で製造される。
透孔3cおよびカバーレジスト4の開孔部寸法をそれぞ
れφ22、φ11、φ33とするとき、φ33≧φ22>φ11の関
係式が成立するようになされている。この構造のフィル
ムキャリアテープも通常の3レイヤ−1メタル構成のテ
ープの製造方法で製造される。
【0038】ここで半田バンプ6のピッチP2 が例えば
1.0mmのときは、φ11=0.15〜0.2mm、φ
22=0.3〜0.35mm、φ33=0.35〜0.5m
mとし、スルーホール2aにフラックスを塗布した後、
そこへ0.6〜0.7mmφの半田ボールを供給して半
田リフローする。これによりバンプ高さが0.4〜0.
6mmの半田バンプ6が形成される。
1.0mmのときは、φ11=0.15〜0.2mm、φ
22=0.3〜0.35mm、φ33=0.35〜0.5m
mとし、スルーホール2aにフラックスを塗布した後、
そこへ0.6〜0.7mmφの半田ボールを供給して半
田リフローする。これによりバンプ高さが0.4〜0.
6mmの半田バンプ6が形成される。
【0039】このリフロー工程において、バンプピッチ
がP2 =1.0mmで、φ22=0.3〜0.35mmに
対し半田ボールが0.6〜0.7mmφの大きさであ
り、ベースフィルム2がポリイミド等の半田ヌレ性のな
い基材であるため、半田ボール同士がショートすること
はない。またランド3bの中央部にはφ11=0.15〜
0.2mmの寸法の透孔3c設けられているのでフラッ
クスおよびフラックスの分解ガスの逃げ穴が確保され、
さらにこの透孔3cを通して半田がカバーレジスト4側
へ這い上がり、半田這い上がり6aが形成される。
がP2 =1.0mmで、φ22=0.3〜0.35mmに
対し半田ボールが0.6〜0.7mmφの大きさであ
り、ベースフィルム2がポリイミド等の半田ヌレ性のな
い基材であるため、半田ボール同士がショートすること
はない。またランド3bの中央部にはφ11=0.15〜
0.2mmの寸法の透孔3c設けられているのでフラッ
クスおよびフラックスの分解ガスの逃げ穴が確保され、
さらにこの透孔3cを通して半田がカバーレジスト4側
へ這い上がり、半田這い上がり6aが形成される。
【0040】ランド3b裏面の周辺にはカバーレジスト
4が塗布され、カバーレジストは半田ヌレ性がないため
に半田這い上がり6a同士がショートすることもなく、
リフロー後の半田バンプ6の形状およびバンプ高さは均
一化し、0.4〜0.6mmのバンプ高さを有する半田
バンプ6が形成できる。本実施例においては、半田這い
上がり6aの状態をベースフィルムの表面側から外観チ
ェックできるので、ベースフィルム2の裏面側に形成さ
れた半田バンプ6のランド3bとの接合状態を容易に確
認することができる。
4が塗布され、カバーレジストは半田ヌレ性がないため
に半田這い上がり6a同士がショートすることもなく、
リフロー後の半田バンプ6の形状およびバンプ高さは均
一化し、0.4〜0.6mmのバンプ高さを有する半田
バンプ6が形成できる。本実施例においては、半田這い
上がり6aの状態をベースフィルムの表面側から外観チ
ェックできるので、ベースフィルム2の裏面側に形成さ
れた半田バンプ6のランド3bとの接合状態を容易に確
認することができる。
【0041】このように形成された半導体装置は、図3
(b)に示すように、実装基板9上のパッド9aに半田
バンプ6を介して一括リフロー方式により実装される
が、このとき半導体ICチップ1の裏面を接着材10を
介して実装基板9上のパッド9bへ接着することができ
る。半導体ICチップが発熱量の多い品種の場合、本実
施例を適用することによりその熱を実装基板9側へ逃が
すことができる。
(b)に示すように、実装基板9上のパッド9aに半田
バンプ6を介して一括リフロー方式により実装される
が、このとき半導体ICチップ1の裏面を接着材10を
介して実装基板9上のパッド9bへ接着することができ
る。半導体ICチップが発熱量の多い品種の場合、本実
施例を適用することによりその熱を実装基板9側へ逃が
すことができる。
【0042】[第3の実施例]図4は、本発明の第3の
実施例を示す断面図である。図4において、図3に示し
た第2の実施例の部分と同等の部分には同一の参照番号
が付せられている。本実施例においても、半田バンプ6
は第2の実施例の場合と同様にベースフィルム2のスル
ーホール2a側に形成されている。しかし、半導体IC
チップ1はベースフィルム2の表面に対向して、いわゆ
るフェイスダウン方式にてILBされている。
実施例を示す断面図である。図4において、図3に示し
た第2の実施例の部分と同等の部分には同一の参照番号
が付せられている。本実施例においても、半田バンプ6
は第2の実施例の場合と同様にベースフィルム2のスル
ーホール2a側に形成されている。しかし、半導体IC
チップ1はベースフィルム2の表面に対向して、いわゆ
るフェイスダウン方式にてILBされている。
【0043】[第4の実施例]図5は、本発明の第4の
実施例を示す断面図である。図5において、図1に示し
た第1の実施例の部分と同等の部分には同一の参照番号
が付せられているので重複した説明は省略するが、本実
施例においては、半導体ICチップ1がベースフィルム
2の表面に対向して、いわゆるフェイスアップ方式にて
ILBされている。
実施例を示す断面図である。図5において、図1に示し
た第1の実施例の部分と同等の部分には同一の参照番号
が付せられているので重複した説明は省略するが、本実
施例においては、半導体ICチップ1がベースフィルム
2の表面に対向して、いわゆるフェイスアップ方式にて
ILBされている。
【0044】このように本発明のフィルムキャリア方式
BGA型半導体装置は、ICチップのILB方式として
フェイスアップ方式、フェイスダウン方式のいずれをも
採用することができ、また、バンプの形成方向も銅箔配
線のベースフィルム側でもあるいはカバーレジスト側の
いずれであってもよく、どの構造を採用するかは半導体
ICチップの特性や実装構造により適宜選定することが
できるものである。
BGA型半導体装置は、ICチップのILB方式として
フェイスアップ方式、フェイスダウン方式のいずれをも
採用することができ、また、バンプの形成方向も銅箔配
線のベースフィルム側でもあるいはカバーレジスト側の
いずれであってもよく、どの構造を採用するかは半導体
ICチップの特性や実装構造により適宜選定することが
できるものである。
【0045】いずれのパッケージ構造でも、銅箔配線と
半田バンプの接合状態およびパッケージと実装基板との
接合状態を容易に確認できる構造であり、また、実装後
実装した状態で半導体装置の電気特性を容易に確認する
ことができる。これにより、半導体装置をリペアする
か、再リフローするか等の判断を行うことが可能となる
ことから、この点も本発明半導体装置の利点の一つに挙
げられる。
半田バンプの接合状態およびパッケージと実装基板との
接合状態を容易に確認できる構造であり、また、実装後
実装した状態で半導体装置の電気特性を容易に確認する
ことができる。これにより、半導体装置をリペアする
か、再リフローするか等の判断を行うことが可能となる
ことから、この点も本発明半導体装置の利点の一つに挙
げられる。
【0046】
【発明の効果】以上説明したように、本発明は、フィル
ムキャリアテープのランド部に透孔を設け、ベースフィ
ルムのランド部に対応する位置にスルーホールを設け、
さらにランド部のベースフィルム側またはその反対側に
バンプを設けたものであるので、以下の効果を奏するこ
とができる。
ムキャリアテープのランド部に透孔を設け、ベースフィ
ルムのランド部に対応する位置にスルーホールを設け、
さらにランド部のベースフィルム側またはその反対側に
バンプを設けたものであるので、以下の効果を奏するこ
とができる。
【0047】(1)ランド中央部に形成された透孔から
の半田這い上がり状態を目視することにより、バンプの
ランドへの接合状態およびバンプの実装基板への接合状
態を容易にチェックすることができる。 (2)ランド部に形成された透孔からの半田這い上がり
を利用して、実装後の半導体装置の電気的特性のチェッ
クが可能となる。 (3)3レイヤ−1メタル技術によりフィルムキャリア
テープが作製されており、かつ、他の補強材等を使用す
る必要がないので、量産性が高く、ローコストで製品を
製造することができるようになる。 (4)QFP等の他の表面実装型電子部品と同時に実装
ができるようになるので、実装作業性が高くなる。
の半田這い上がり状態を目視することにより、バンプの
ランドへの接合状態およびバンプの実装基板への接合状
態を容易にチェックすることができる。 (2)ランド部に形成された透孔からの半田這い上がり
を利用して、実装後の半導体装置の電気的特性のチェッ
クが可能となる。 (3)3レイヤ−1メタル技術によりフィルムキャリア
テープが作製されており、かつ、他の補強材等を使用す
る必要がないので、量産性が高く、ローコストで製品を
製造することができるようになる。 (4)QFP等の他の表面実装型電子部品と同時に実装
ができるようになるので、実装作業性が高くなる。
【図面の簡単な説明】
【図1】 本発明の第1の実施例の断面図とその部分拡
大図。
大図。
【図2】 本発明の第1の実施例の製造方法を説明する
ための工程順断面図。
ための工程順断面図。
【図3】 本発明の第2の実施例の断面図とその実装状
態を示す断面図。
態を示す断面図。
【図4】 本発明の第3の実施例の断面図。
【図5】 本発明の第4の実施例の断面図。
【図6】 第1の従来例の断面図とその部分拡大図。
【図7】 第2の従来例の断面図とその実装状態を示す
側面図。
側面図。
1 半導体ICチップ 1a 電極 1b バンプ 2 ベースフィルム 2a スルーホール 2b デバイスホール 3 銅箔配線 3a インナーリード 3b ランド 3c 透孔 3d スルーホールめっき 4 カバーレジスト 5 封止樹脂 6 半田バンプ 6a 半田這い上がり 8、10、12、14 接着材 9 実装基板 9a、9b パッド 11 半田ボール 13 補強板 15 ヒートスプレッダ 16 パッケージ基板 17 銅箔配線 17a、17b ランド 18 銅板 19 半田めっき 20 ボンディングワイヤ 21 半田 21a 半田這い上がり
Claims (6)
- 【請求項1】 デバイスホールおよびスルーホールが形
成されたベースフィルムおよび該ベースフィルム上に接
着された、一端が前記デバイスホール内にインナーリー
ドとして突出し他端が前記スルーホール上にまで延在し
てランドを形成している金属箔配線層を有するフィルム
キャリアテープと、 電極が前記金属箔配線層のインナーリード部に接続され
た半導体ICチップと、 前記半導体ICチップを保護する封止樹脂と、 前記金属箔配線層のベースフィルム側またはその反対側
に設けられたランド上に形成された導電性材料からなり
外部端子を構成するバンプと、 を備え、前記金属箔配線層のランドの中央部には、前記
スルーホールより小さい寸法の透孔が開設され、かつ、
バンプを構成する前記導電性材料の一部が前記金属箔配
線層のバンプ形成面と反対側の面に前記透孔を通して這
い上がっていることを特徴とする半導体装置。 - 【請求項2】 前記フィルムキャリアテープ上の金属箔
配線層側には、前記ランド部に開口を有するカバーレジ
ストが形成されていることを特徴とする請求項1記載の
半導体装置。 - 【請求項3】 前記カバーレジストに形成された前記開
口は、前記スルーホールの寸法より大きいことを特徴と
する請求項1記載の半導体装置。 - 【請求項4】 前記バンプが半田ボールにより形成され
ていることを特徴とする請求項1記載の半導体装置。 - 【請求項5】 前記金属箔配線層のインナーリード部お
よび/またはランド部には、金、錫等のめっき層が形成
されていることを特徴とする請求項1記載の半導体装
置。 - 【請求項6】 前記半導体ICチップの電極がバンプに
より形成されていることを特徴とする請求項1記載の半
導体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6244922A JP2595909B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
US08/528,244 US5668405A (en) | 1994-09-14 | 1995-09-14 | Semiconductor device with a film carrier tape |
EP95306473A EP0702404B1 (en) | 1994-09-14 | 1995-09-14 | Semiconductor device comprising a film carrier tape and bump |
DE69525697T DE69525697T2 (de) | 1994-09-14 | 1995-09-14 | Halbleiteranordnung vom Filmträgertyp mit Anschlusshöcher |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6244922A JP2595909B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0888245A JPH0888245A (ja) | 1996-04-02 |
JP2595909B2 true JP2595909B2 (ja) | 1997-04-02 |
Family
ID=17125976
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6244922A Expired - Lifetime JP2595909B2 (ja) | 1994-09-14 | 1994-09-14 | 半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5668405A (ja) |
EP (1) | EP0702404B1 (ja) |
JP (1) | JP2595909B2 (ja) |
DE (1) | DE69525697T2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7157789B2 (en) | 2004-05-26 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
Families Citing this family (136)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08288424A (ja) * | 1995-04-18 | 1996-11-01 | Nec Corp | 半導体装置 |
JP2899540B2 (ja) * | 1995-06-12 | 1999-06-02 | 日東電工株式会社 | フィルムキャリアおよびこれを用いた半導体装置 |
JP2894254B2 (ja) * | 1995-09-20 | 1999-05-24 | ソニー株式会社 | 半導体パッケージの製造方法 |
US5847455A (en) * | 1995-11-07 | 1998-12-08 | Vlsi Technology, Inc. | Molded leadframe ball grid array |
US6861290B1 (en) | 1995-12-19 | 2005-03-01 | Micron Technology, Inc. | Flip-chip adaptor package for bare die |
JP2891665B2 (ja) | 1996-03-22 | 1999-05-17 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
US20040061220A1 (en) * | 1996-03-22 | 2004-04-01 | Chuichi Miyazaki | Semiconductor device and manufacturing method thereof |
KR100216839B1 (ko) * | 1996-04-01 | 1999-09-01 | 김규현 | Bga 반도체 패키지의 솔더 볼 랜드 메탈 구조 |
DE19719983C2 (de) * | 1996-05-17 | 2003-05-15 | Nat Semiconductor Corp | Montageplatte für Halbleiterbausteine und Verfahren zur Herstellung hiervon |
DE19758547B4 (de) * | 1996-05-17 | 2005-01-20 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Halbleiterbaustein |
US5783866A (en) * | 1996-05-17 | 1998-07-21 | National Semiconductor Corporation | Low cost ball grid array device and method of manufacture thereof |
JPH09312374A (ja) | 1996-05-24 | 1997-12-02 | Sony Corp | 半導体パッケージ及びその製造方法 |
US5731244A (en) * | 1996-05-28 | 1998-03-24 | Micron Technology, Inc. | Laser wire bonding for wire embedded dielectrics to integrated circuits |
JP2755252B2 (ja) * | 1996-05-30 | 1998-05-20 | 日本電気株式会社 | 半導体装置用パッケージ及び半導体装置 |
JP3195236B2 (ja) | 1996-05-30 | 2001-08-06 | 株式会社日立製作所 | 接着フィルムを有する配線テープ,半導体装置及び製造方法 |
US6791194B1 (en) | 1996-05-30 | 2004-09-14 | Hitachi, Ltd. | Circuit tape having adhesive film, semiconductor device, and a method for manufacturing the same |
JP2908330B2 (ja) * | 1996-07-16 | 1999-06-21 | 九州日本電気株式会社 | リードフレーム,半導体装置及び半導体装置の製造方法 |
US6222272B1 (en) | 1996-08-06 | 2001-04-24 | Nitto Denko Corporation | Film carrier and semiconductor device using same |
JP2828053B2 (ja) * | 1996-08-15 | 1998-11-25 | 日本電気株式会社 | 半導体装置 |
KR100187715B1 (ko) * | 1996-08-19 | 1999-06-01 | 윤종용 | 리드 프레임을 이용한 칩 스케일 패키지 제조 방법 |
US5863812A (en) * | 1996-09-19 | 1999-01-26 | Vlsi Technology, Inc. | Process for manufacturing a multi layer bumped semiconductor device |
US6093971A (en) * | 1996-10-14 | 2000-07-25 | Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. | Chip module with conductor paths on the chip bonding side of a chip carrier |
KR100447035B1 (ko) | 1996-11-21 | 2004-09-07 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치의 제조방법 |
JP3695893B2 (ja) * | 1996-12-03 | 2005-09-14 | 沖電気工業株式会社 | 半導体装置とその製造方法および実装方法 |
KR19980044250A (ko) * | 1996-12-06 | 1998-09-05 | 황인길 | 리드 프레임의 제조 방법 및 이를 이용한 칩 스케일 반도체 패키지 |
JP2982729B2 (ja) * | 1997-01-16 | 1999-11-29 | 日本電気株式会社 | 半導体装置 |
JP2924840B2 (ja) * | 1997-02-13 | 1999-07-26 | 日本電気株式会社 | Tape−BGAタイプの半導体装置 |
US5969424A (en) | 1997-03-19 | 1999-10-19 | Fujitsu Limited | Semiconductor device with pad structure |
JPH10294418A (ja) * | 1997-04-21 | 1998-11-04 | Oki Electric Ind Co Ltd | 半導体装置 |
US6057594A (en) * | 1997-04-23 | 2000-05-02 | Lsi Logic Corporation | High power dissipating tape ball grid array package |
JP3639088B2 (ja) | 1997-06-06 | 2005-04-13 | 株式会社ルネサステクノロジ | 半導体装置及び配線テープ |
JPH1154658A (ja) | 1997-07-30 | 1999-02-26 | Hitachi Ltd | 半導体装置及びその製造方法並びにフレーム構造体 |
US6028354A (en) | 1997-10-14 | 2000-02-22 | Amkor Technology, Inc. | Microelectronic device package having a heat sink structure for increasing the thermal conductivity of the package |
JP3655069B2 (ja) * | 1997-10-27 | 2005-06-02 | 沖電気工業株式会社 | 樹脂封止型半導体装置とその製造方法 |
US5837558A (en) * | 1997-11-04 | 1998-11-17 | Texas Instruments Incorporated | Integrated circuit chip packaging method |
JP3645701B2 (ja) * | 1997-12-16 | 2005-05-11 | 株式会社三井ハイテック | 半導体装置 |
JPH11204699A (ja) * | 1998-01-09 | 1999-07-30 | Sony Corp | 半導体装置とその製造方法と電子装置 |
JPH11214435A (ja) * | 1998-01-26 | 1999-08-06 | Sharp Corp | 半導体装置およびその製造方法 |
US6111324A (en) * | 1998-02-05 | 2000-08-29 | Asat, Limited | Integrated carrier ring/stiffener and method for manufacturing a flexible integrated circuit package |
JPH11312749A (ja) * | 1998-02-25 | 1999-11-09 | Fujitsu Ltd | 半導体装置及びその製造方法及びリードフレームの製造方法 |
JP3257500B2 (ja) * | 1998-02-27 | 2002-02-18 | ティーディーケイ株式会社 | 磁気ヘッド装置 |
US6072233A (en) * | 1998-05-04 | 2000-06-06 | Micron Technology, Inc. | Stackable ball grid array package |
USRE43112E1 (en) | 1998-05-04 | 2012-01-17 | Round Rock Research, Llc | Stackable ball grid array package |
US6404067B1 (en) | 1998-06-01 | 2002-06-11 | Intel Corporation | Plastic ball grid array package with improved moisture resistance |
JP3727172B2 (ja) * | 1998-06-09 | 2005-12-14 | 沖電気工業株式会社 | 半導体装置 |
US6297548B1 (en) * | 1998-06-30 | 2001-10-02 | Micron Technology, Inc. | Stackable ceramic FBGA for high thermal applications |
US6414391B1 (en) * | 1998-06-30 | 2002-07-02 | Micron Technology, Inc. | Module assembly for stacked BGA packages with a common bus bar in the assembly |
US5972735A (en) * | 1998-07-14 | 1999-10-26 | National Starch And Chemical Investment Holding Corporation | Method of preparing an electronic package by co-curing adhesive and encapsulant |
JP3420703B2 (ja) * | 1998-07-16 | 2003-06-30 | 株式会社東芝 | 半導体装置の製造方法 |
US5910686A (en) * | 1998-07-23 | 1999-06-08 | Vlsi Technology, Inc. | Cavity down HBGA package structure |
US6400018B2 (en) * | 1998-08-27 | 2002-06-04 | 3M Innovative Properties Company | Via plug adapter |
US6121576A (en) | 1998-09-02 | 2000-09-19 | Micron Technology, Inc. | Method and process of contact to a heat softened solder ball array |
JP2943805B1 (ja) * | 1998-09-17 | 1999-08-30 | 日本電気株式会社 | 半導体装置及びその製造方法 |
US6232706B1 (en) * | 1998-11-12 | 2001-05-15 | The Board Of Trustees Of The Leland Stanford Junior University | Self-oriented bundles of carbon nanotubes and method of making same |
JP3502776B2 (ja) * | 1998-11-26 | 2004-03-02 | 新光電気工業株式会社 | バンプ付き金属箔及び回路基板及びこれを用いた半導体装置 |
US6455354B1 (en) * | 1998-12-30 | 2002-09-24 | Micron Technology, Inc. | Method of fabricating tape attachment chip-on-board assemblies |
DE19907168C1 (de) | 1999-02-19 | 2000-08-10 | Micronas Intermetall Gmbh | Schichtanordnung sowie Verfahren zu deren Herstellung |
KR100960739B1 (ko) * | 1999-02-26 | 2010-06-01 | 텍사스 인스트루먼츠 인코포레이티드 | 열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그제조 방법 |
US6462414B1 (en) | 1999-03-05 | 2002-10-08 | Altera Corporation | Integrated circuit package utilizing a conductive structure for interlocking a conductive ball to a ball pad |
US6023097A (en) * | 1999-03-17 | 2000-02-08 | Chipmos Technologies, Inc. | Stacked multiple-chip module micro ball grid array packaging |
JP3844936B2 (ja) | 1999-03-26 | 2006-11-15 | 富士通株式会社 | 半導体装置 |
JP3575001B2 (ja) * | 1999-05-07 | 2004-10-06 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ及びその製造方法 |
JP3398721B2 (ja) | 1999-05-20 | 2003-04-21 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ及びその製造方法 |
USRE40112E1 (en) | 1999-05-20 | 2008-02-26 | Amkor Technology, Inc. | Semiconductor package and method for fabricating the same |
JP3314304B2 (ja) | 1999-06-07 | 2002-08-12 | アムコー テクノロジー コリア インコーポレーティド | 半導体パッケージ用の回路基板 |
JP3526788B2 (ja) * | 1999-07-01 | 2004-05-17 | 沖電気工業株式会社 | 半導体装置の製造方法 |
JP2001077301A (ja) * | 1999-08-24 | 2001-03-23 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
US6534861B1 (en) * | 1999-11-15 | 2003-03-18 | Substrate Technologies Incorporated | Ball grid substrate for lead-on-chip semiconductor package |
US6468891B2 (en) * | 2000-02-24 | 2002-10-22 | Micron Technology, Inc. | Stereolithographically fabricated conductive elements, semiconductor device components and assemblies including such conductive elements, and methods |
JP3752949B2 (ja) * | 2000-02-28 | 2006-03-08 | 日立化成工業株式会社 | 配線基板及び半導体装置 |
JP2001339011A (ja) * | 2000-03-24 | 2001-12-07 | Shinko Electric Ind Co Ltd | 半導体装置およびその製造方法 |
KR100332967B1 (ko) * | 2000-05-10 | 2002-04-19 | 윤종용 | 디지털 마이크로-미러 디바이스 패키지의 제조 방법 |
US6522018B1 (en) | 2000-05-16 | 2003-02-18 | Micron Technology, Inc. | Ball grid array chip packages having improved testing and stacking characteristics |
JP3442721B2 (ja) | 2000-05-24 | 2003-09-02 | 沖電気工業株式会社 | 半導体装置 |
US6388199B1 (en) * | 2000-07-31 | 2002-05-14 | Micron Technology, Inc. | Selectively adjusting surface tension of soldermask material |
US7094676B1 (en) | 2000-10-13 | 2006-08-22 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
US7190080B1 (en) * | 2000-10-13 | 2007-03-13 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
US6552436B2 (en) * | 2000-12-08 | 2003-04-22 | Motorola, Inc. | Semiconductor device having a ball grid array and method therefor |
US6448506B1 (en) | 2000-12-28 | 2002-09-10 | Amkor Technology, Inc. | Semiconductor package and circuit board for making the package |
US6564454B1 (en) | 2000-12-28 | 2003-05-20 | Amkor Technology, Inc. | Method of making and stacking a semiconductor package |
US7034386B2 (en) * | 2001-03-26 | 2006-04-25 | Nec Corporation | Thin planar semiconductor device having electrodes on both surfaces and method of fabricating same |
US7115986B2 (en) * | 2001-05-02 | 2006-10-03 | Micron Technology, Inc. | Flexible ball grid array chip scale packages |
US6664618B2 (en) * | 2001-05-16 | 2003-12-16 | Oki Electric Industry Co., Ltd. | Tape carrier package having stacked semiconductor elements, and short and long leads |
DE10126655A1 (de) * | 2001-06-01 | 2002-12-05 | Endress & Hauser Gmbh & Co Kg | Leiterplatte mit mindestens einem elektronischen Bauteil |
US6730536B1 (en) | 2001-06-28 | 2004-05-04 | Amkor Technology, Inc. | Pre-drilled image sensor package fabrication method |
SG122743A1 (en) * | 2001-08-21 | 2006-06-29 | Micron Technology Inc | Microelectronic devices and methods of manufacture |
WO2003032370A2 (en) * | 2001-10-09 | 2003-04-17 | Tessera, Inc. | Stacked packages |
US6708871B2 (en) * | 2002-01-08 | 2004-03-23 | International Business Machines Corporation | Method for forming solder connections on a circuitized substrate |
SG104293A1 (en) | 2002-01-09 | 2004-06-21 | Micron Technology Inc | Elimination of rdl using tape base flip chip on flex for die stacking |
US6732908B2 (en) * | 2002-01-18 | 2004-05-11 | International Business Machines Corporation | High density raised stud microjoining system and methods of fabricating the same |
SG115455A1 (en) | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Methods for assembly and packaging of flip chip configured dice with interposer |
SG111935A1 (en) * | 2002-03-04 | 2005-06-29 | Micron Technology Inc | Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods |
SG115456A1 (en) | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Semiconductor die packages with recessed interconnecting structures and methods for assembling the same |
US6975035B2 (en) | 2002-03-04 | 2005-12-13 | Micron Technology, Inc. | Method and apparatus for dielectric filling of flip chip on interposer assembly |
SG121707A1 (en) | 2002-03-04 | 2006-05-26 | Micron Technology Inc | Method and apparatus for flip-chip packaging providing testing capability |
SG115459A1 (en) * | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Flip chip packaging using recessed interposer terminals |
US6765288B2 (en) * | 2002-08-05 | 2004-07-20 | Tessera, Inc. | Microelectronic adaptors, assemblies and methods |
AU2003265417A1 (en) * | 2002-08-16 | 2004-03-03 | Tessera, Inc. | Microelectronic packages with self-aligning features |
US20040036170A1 (en) | 2002-08-20 | 2004-02-26 | Lee Teck Kheng | Double bumping of flexible substrate for first and second level interconnects |
US7294928B2 (en) * | 2002-09-06 | 2007-11-13 | Tessera, Inc. | Components, methods and assemblies for stacked packages |
US7071547B2 (en) * | 2002-09-11 | 2006-07-04 | Tessera, Inc. | Assemblies having stacked semiconductor chips and methods of making same |
EP1579477A2 (en) * | 2002-10-11 | 2005-09-28 | Tessera, Inc. | Components, methods and assemblies for multi-chip packages |
US6936922B1 (en) | 2003-09-26 | 2005-08-30 | Amkor Technology, Inc. | Semiconductor package structure reducing warpage and manufacturing method thereof |
US7061121B2 (en) | 2003-11-12 | 2006-06-13 | Tessera, Inc. | Stacked microelectronic assemblies with central contacts |
US20070145548A1 (en) * | 2003-12-22 | 2007-06-28 | Amkor Technology, Inc. | Stack-type semiconductor package and manufacturing method thereof |
US7009296B1 (en) | 2004-01-15 | 2006-03-07 | Amkor Technology, Inc. | Semiconductor package with substrate coupled to a peripheral side surface of a semiconductor die |
DE102004009056B4 (de) * | 2004-02-23 | 2010-04-22 | Infineon Technologies Ag | Verfahren zur Herstellung eines Halbleitermoduls aus mehreren stapelbaren Halbleiterbauteilen mit einem Umverdrahtungssubstrat |
TWI236742B (en) * | 2004-03-02 | 2005-07-21 | Kingtron Electronics Co Ltd | Manufacturing method of film carrier |
US7205178B2 (en) * | 2004-03-24 | 2007-04-17 | Freescale Semiconductor, Inc. | Land grid array packaged device and method of forming same |
US7446399B1 (en) | 2004-08-04 | 2008-11-04 | Altera Corporation | Pad structures to improve board-level reliability of solder-on-pad BGA structures |
JP4091938B2 (ja) | 2004-10-21 | 2008-05-28 | 日東電工株式会社 | 配線回路基板の製造方法 |
JP5000877B2 (ja) * | 2005-10-07 | 2012-08-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4842574B2 (ja) * | 2005-07-13 | 2011-12-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
TWI267967B (en) * | 2005-07-14 | 2006-12-01 | Chipmos Technologies Inc | Chip package without a core and stacked chip package structure using the same |
TWI292195B (en) * | 2005-08-31 | 2008-01-01 | Semiconductor chip assembly with metal containment wall and solder terminal | |
US7675152B2 (en) * | 2005-09-01 | 2010-03-09 | Texas Instruments Incorporated | Package-on-package semiconductor assembly |
US8067831B2 (en) * | 2005-09-16 | 2011-11-29 | Stats Chippac Ltd. | Integrated circuit package system with planar interconnects |
US7416923B2 (en) * | 2005-12-09 | 2008-08-26 | International Business Machines Corporation | Underfill film having thermally conductive sheet |
WO2007096946A1 (ja) | 2006-02-21 | 2007-08-30 | Matsushita Electric Industrial Co., Ltd. | 実装体及びその製造方法 |
US20070216033A1 (en) * | 2006-03-20 | 2007-09-20 | Corisis David J | Carrierless chip package for integrated circuit devices, and methods of making same |
US7545029B2 (en) | 2006-08-18 | 2009-06-09 | Tessera, Inc. | Stack microelectronic assemblies |
US9466545B1 (en) | 2007-02-21 | 2016-10-11 | Amkor Technology, Inc. | Semiconductor package in package |
US9059074B2 (en) * | 2008-03-26 | 2015-06-16 | Stats Chippac Ltd. | Integrated circuit package system with planar interconnect |
SG142321A1 (en) | 2008-04-24 | 2009-11-26 | Micron Technology Inc | Pre-encapsulated cavity interposer |
FI125526B (fi) * | 2008-08-25 | 2015-11-13 | Ge Embedded Electronics Oy | Sähköisiä komponentteja sisältävä paketoitu piirilevyrakenne ja menetelmä sähköisiä komponentteja sisältävän paketoidun piirilevyrakenteen valmistamiseksi |
US8043894B2 (en) * | 2008-08-26 | 2011-10-25 | Stats Chippac Ltd. | Integrated circuit package system with redistribution layer |
TWI378546B (en) * | 2009-09-16 | 2012-12-01 | Powertech Technology Inc | Substrate and package for micro bga |
US9420707B2 (en) * | 2009-12-17 | 2016-08-16 | Intel Corporation | Substrate for integrated circuit devices including multi-layer glass core and methods of making the same |
US8207453B2 (en) * | 2009-12-17 | 2012-06-26 | Intel Corporation | Glass core substrate for integrated circuit devices and methods of making the same |
US8482136B2 (en) | 2009-12-29 | 2013-07-09 | Nxp B.V. | Fan-out chip scale package |
KR20120063202A (ko) * | 2010-12-07 | 2012-06-15 | 삼성전자주식회사 | 반도체 패키지 및 이를 포함하는 디스플레이 패널 어셈블리 |
WO2013133827A1 (en) | 2012-03-07 | 2013-09-12 | Intel Corporation | Glass clad microelectronic substrate |
US9001520B2 (en) | 2012-09-24 | 2015-04-07 | Intel Corporation | Microelectronic structures having laminated or embedded glass routing structures for high density packaging |
US20150049443A1 (en) * | 2013-08-13 | 2015-02-19 | Infineon Technologies Ag | Chip arrangement |
US9484278B2 (en) * | 2013-11-27 | 2016-11-01 | Infineon Technologies Ag | Semiconductor package and method for producing the same |
CN104701191A (zh) * | 2013-12-06 | 2015-06-10 | 毅宝力科技有限公司 | 生产制造载体的***和方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6057222B2 (ja) * | 1980-03-26 | 1985-12-13 | シャープ株式会社 | フィルムキャリァ型半導体装置 |
US5468681A (en) * | 1989-08-28 | 1995-11-21 | Lsi Logic Corporation | Process for interconnecting conductive substrates using an interposer having conductive plastic filled vias |
US5045914A (en) * | 1989-12-26 | 1991-09-03 | Motorola, Inc. | Plastic pad array electronic AC device |
US5045921A (en) * | 1989-12-26 | 1991-09-03 | Motorola, Inc. | Pad array carrier IC device using flexible tape |
JPH06268101A (ja) * | 1993-03-17 | 1994-09-22 | Hitachi Ltd | 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板 |
US5397921A (en) * | 1993-09-03 | 1995-03-14 | Advanced Semiconductor Assembly Technology | Tab grid array |
TW258829B (ja) * | 1994-01-28 | 1995-10-01 | Ibm |
-
1994
- 1994-09-14 JP JP6244922A patent/JP2595909B2/ja not_active Expired - Lifetime
-
1995
- 1995-09-14 EP EP95306473A patent/EP0702404B1/en not_active Expired - Lifetime
- 1995-09-14 DE DE69525697T patent/DE69525697T2/de not_active Expired - Fee Related
- 1995-09-14 US US08/528,244 patent/US5668405A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7157789B2 (en) | 2004-05-26 | 2007-01-02 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for manufacturing the same |
Also Published As
Publication number | Publication date |
---|---|
DE69525697T2 (de) | 2002-11-28 |
DE69525697D1 (de) | 2002-04-11 |
US5668405A (en) | 1997-09-16 |
EP0702404A2 (en) | 1996-03-20 |
EP0702404A3 (en) | 1997-11-05 |
JPH0888245A (ja) | 1996-04-02 |
EP0702404B1 (en) | 2002-03-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2595909B2 (ja) | 半導体装置 | |
US6414382B1 (en) | Film carrier tape, semiconductor assembly, semiconductor device and method of manufacturing the same, mounted board, and electronic instrument | |
JP2570637B2 (ja) | Mcmキャリア | |
JP2986095B2 (ja) | 表面実装型半導体パッケージ | |
JP3176542B2 (ja) | 半導体装置及びその製造方法 | |
JP2814966B2 (ja) | 半導体装置 | |
JPH06295962A (ja) | 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置 | |
US6989606B2 (en) | BGA substrate via structure | |
JP5157455B2 (ja) | 半導体装置 | |
JP3847602B2 (ja) | 積層型半導体装置及びその製造方法並びに半導体装置搭載マザーボード及び半導体装置搭載マザーボードの製造方法 | |
JP4038021B2 (ja) | 半導体装置の製造方法 | |
JPH10321750A (ja) | 半導体装置および半導体チップを搭載する配線基板の製造方法 | |
JP2000151086A (ja) | プリント回路ユニット及びその製造方法 | |
JP3623641B2 (ja) | 半導体装置 | |
JP3563170B2 (ja) | 半導体装置の製造方法 | |
JP2001168224A (ja) | 半導体装置、電子回路装置および製造方法 | |
JP2974819B2 (ja) | 半導体装置およびその製造方法 | |
JPH08191128A (ja) | 電子装置 | |
US6645794B2 (en) | Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding | |
JP2956480B2 (ja) | Bga型半導体装置 | |
JP3033541B2 (ja) | Tabテープ、半導体装置及び半導体装置の製造方法 | |
JPH11204565A (ja) | 半導体装置 | |
JP3149836B2 (ja) | 半導体装置 | |
JP2003017624A (ja) | 半導体装置 | |
JP2000299399A (ja) | 半導体装置 |