JP2755252B2 - 半導体装置用パッケージ及び半導体装置 - Google Patents

半導体装置用パッケージ及び半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置、及び半
導体装置用パッケージに関し、特に金属基板を用いた半
導体装置用パッケージの構造に関する。
【０００２】
【従来の技術】近年、ＢＧＡ（ＢＡＬＬ ＧＲＩＤ Ａ
ＲＲＡＹ）と呼ばれる半導体装置用パッケージの構造が
提案されている。この型式のパッケージ構造は、例えば
ＭＯＮＤＡＹ ＭＡＲＣＨ ６，１９９５，“ＥＬＥＣ
ＴＲＯＮＩＣ ＮＥＷＳ”（以下文献１という）及び１
９９５年６月号“日経マイクロデバイス”，Ｐ６３（以
下文献２という）に記載されており、実用化の努力が進
められている。ここで従来のＢＧＡの構造を図面を参照
して説明する。図１０は、従来技術１として文献１に記
載されたａｍｋｏｒ／ａｎａｍ社製のＢＧＡ（Ｓｕｐｅ
ｒＢＧＡ）の断面図である。
【０００３】このパッケージ構造は、金属基板９７上
に、絶縁体１００が設けられ、更にその上に所定のパタ
ーンを有する配線パターン１０２が形成されている。ま
た、半田バンプ１０１を設ける配線パターン１０２が形
成されている。また、半田バンプ１０１を設ける配線パ
ターン上の一部及びワイヤーボンディングに用いられる
配線パターン上の一部を除いて絶縁体１０５を被覆した
構造である。シリコンチップ９９が搭載される部分は金
属基板９７が露出し、その部分にマウント材９８を用い
てシリコンチップ９９がボンディングされている。この
シリコンチップ９９の電極と配線パターンの所定の位置
はボンディングワイヤ１０３により結線されている。そ
して、シリコンチップ９９、ボンディングワイヤ１０３
及び、その周辺が封止樹脂１０４で封止されている。
【０００４】別の従来技術２のＢＧＡとして、文献２に
発表のものがあり、これを図１１の断面図を参照して説
明する。このパッケージ構造は絶縁体１０７上に、配線
パターン１０９を形成する。シリコンチップ１０８の電
極と配線パターン１０９の先端はＴＡＢ（ＴＡＰＥ Ａ
ＵＴＯＭＡＴＥＤ ＢＯＮＤＩＮＧ）で電気的に接続さ
れる（通常、デバイスホールという）。また、シリコン
チップ１０８が搭載される部分の絶縁体１０７は除去さ
れている。半田バンプ１１２を設ける配線パターン１０
９上の一部、及び、シリコンチップ１０８の電極とＴＡ
Ｂ接続される配線パターン１０９の先端部を除いてカバ
ー絶縁体１１０を被覆した構造である。パッケージの外
端部周辺にはパッケージの平坦性を保つためサポートリ
ング１０６が設けられている。シリコンチップ１０８及
びその周辺を封止樹脂１１１で封止された構造になって
いる。
【０００５】
【発明が解決しようとする課題】先ず従来技術１のＢＧ
Ａパッケージ構造では、実装後の接続状態が観察でき
ず、検査ができない。また、実装後の接続部信頼性に於
いても、実装基板の材質とパッケージに用いられている
金属の熱膨張係数差により接続部に応力が生じる。
【０００６】次に、従来技術２のＢＧＡの構造では、シ
リコンチップのジャンクションで発生した熱を、効率的
に放熱することが難しい、よって低熱抵抗化が困難にな
る。また、半田バンプが形成されている部分はフレキシ
ブルなフィルム構造である為、実装時にかかる熱により
バンプの平坦性が劣化し、実装歩留まりが低下する。更
に、電気的導通に用いられる部分が配線パターンのみの
１層である為、従来セラミック積層パッケージで用いら
れてきた、接地電位の強化や電源電位の強化を目的とし
た積層構造をとることができない。
【０００７】このように従来のＢＧＡパッケージでは解
決すべきいくつかの問題を抱えていた。
【０００８】本発明の目的は、従来のＢＧＡ構造を改良
し、ＬＳＩの電気的な性能を十分に発揮し、低熱抵抗化
を促進し、且つ実装検査が容易であるパッケージ構造を
提供することにある。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置用パッケージは、銅又はアルミ
ニウムを主成分とする金属板から成り所定のパターン形
状を有する金属ベース基板と、少なくとも該金属ベース
基板上に形成された有機系絶縁体から成る絶縁体と、そ
の上に形成された所定のパターン形状を有する金属箔か
ら成る薄膜の配線パターンとを備える積層構造体として
構成される。また、この金属ベース基板は、電気的に絶
縁された複数の孤立した導通チェック端子パターンを有
し、金属ベース基板及び導通チェック端子は、配線パタ
ーンと所定位置で貫通するビアホールを介して導通す
る。半導体チップを搭載する所定の位置の絶縁体及び配
線パターンは除去し、金属ベース基板が露出したキャビ
ティとして構成される。このキャビティは所定の深さに
窪んだ構造をとる。
【００１０】外部接続用の半田バンプが搭載される所定
の配線パターン上、及び半導体チップと電気的接続を行
う配線パターン上のボンディング部分以外に、有機系絶
縁体から成るカバー絶縁体を被覆する構造を特徴とす
る。
【００１１】また、本発明に係る半導体装置は、半導体
チップが有機系金属混入樹脂または低融点金属の何れか
によるボンディングで本発明のパッケージに搭載される
か、或いは、バンプを用いてフリップチップ接続により
搭載され、電気的接続をとった後、有機系樹脂により封
止される構造を特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照し、本発明の実
施の形態を説明する。
【００１３】図１（ａ），（ｂ）は、本発明の第１の実
施の形態を成すメタルＢＧＡパッケージの断面図及び斜
視図を示すものである。このパッケージ構造では、０．
１５〜０．２０ｍｍ厚のＣｕ基板（以下、金属ベース基
板という）４の表面上に、２０〜５５μｍ厚のポリイミ
ド（以下、絶縁体という）１が設けられ、更にその上に
１８〜３５μｍ厚の銅箔からなる基板表面上を電気的に
引き回す配線パターン１１が形成された積層構造体とし
て構成される。この金属ベース基板の裏面には、積層構
造体を支持するパターンと、それとは電気的に絶縁され
た複数の孤立した導通チェック端子パターン２とがパタ
ーニングにより分離される。
【００１４】導通チェック端子パターン２以外の構造体
を支持する金属ベース基板４は電気的に接地電位になる
ようにする。この金属ベース基板４及び電気的に絶縁さ
れた導通チェック端子２は、銅箔より形成された配線パ
ターン１１と電気的に導通される。電気的導通は絶縁体
１を所定位置で貫通し、金属メッキにより埋め込まれた
ビアホール１０を介して導通される。また、シリコンチ
ップ３を搭載する所定の位置に置いては、絶縁体１及び
配線パターン１１が除去された金属ベース基板４を露出
させ、キャビティとして構成する。このキャビティを所
望の深さに窪ませる。外部接続用の端子として半田バン
プ６が搭載される配線パターン１１上の所定の位置、及
びシリコンチップ３と電気的接続を行う配線パターン１
１上のボンディング部分を除いて、有機系絶縁体から成
るカバー絶縁体９を被覆する構造をとる。以上により第
１の実施の形態のメタルＢＧＡパッケージが形成され
る。
【００１５】次に、キャビティとして窪ませた金属ベー
ス基板４上に銀ペーストの様な高熱伝導の導電性マウン
ト材５を用いて、シリコンチップ３をボンディングし、
シリコンチップ３の各電極と内部配線パターン部１１の
所定の位置とをボンディングワイヤ７により接続する。
ついでシリコンチップ３、ボンディングワイヤ７、及
び、配線パターン１１の一部を、例えばエポキシ樹脂の
ような封止樹脂８により封止する。最終的に、配線パタ
ーン１１上のカバー絶縁体９がコーティングされない所
定位置に各々半田バンプ６を設ける。
【００１６】図２は第１の実施の形態のメタルＢＧＡパ
ッケージの金属ベース基板側から見た平面図である。こ
の場合、導通チェック端子２の裏側には半田バンプ６が
形成される。このようにグリッド上に半田バンプ（もし
くは半田ボールという）を設けるパッケージが、ＢＧＡ
構造と呼ばれるものであり、特に金属ベース基板４を採
用するＢＧＡをメタルＢＧＡ（以下ＭＢＧＡという）と
呼ぶ。このＭＢＧＡの最大の特徴は、厚さ０．１５〜
０．２０ｍｍの金属板をエッチングでパターニングし、
電気的に絶縁された金属ベース基板４と導通チェック端
子２とに分離した構造を有するものである。本実施形態
では、シリコンチップ３が裏面に平坦に取付けられるよ
うに、金属ベース基板４にしぼり傾斜部７０が設けられ
ている。
【００１７】図３は、本発明の第２の実施の形態を成す
ＭＢＧＡの断面構造を示す図である。前記第１の実施の
形態のＭＢＧＡに対してシリコンチップ搭載部の金属ベ
ース基板１３が窪みを持たず、フラット構造であるのが
特徴である。このフラットな金属ベース基板１３上にシ
リコンチップ１５を銀ペーストの様な高熱伝導の導電性
マウント材１４を用いて搭載し、シリコンチップ１５の
各電極と配線パターン１７とをボンディングワイヤ１９
により接続する。ついでシリコンチップ１５、ボンディ
ングワイヤ１９、及び、配線パターン１７の一部を、例
えばエポキシ樹脂のような封止樹脂２０により封止す
る。最終的に、配線パターン１７上のカバー絶縁体２１
がコーティングされていない部分に各々半田バンプ１８
を設ける。
【００１８】図４は、本発明の第３の実施形態を成すＭ
ＢＧＡの断面構造を示す図である。基本構造は前記第１
の実施の形態に類似している。シリコンチップ２５をフ
リップチップ接続により搭載するためのパッケージ構造
である。本実施形態ではシリコンチップ２５搭載部の金
属ベース基板上の絶縁体２３は除去されない。また、配
線パターン２８は窪みの底面まで延びた構造をとる。こ
の窪みは金属ベース基板２６、絶縁体２３、及び配線パ
ターン２８を同時にしぼり金型によりしぼって形成され
る。各配線パターン２８の先端でシリコンチップ２５の
各電極に対応する部分にバンプ２７を設け、シリコンチ
ップ２５と電気的導通をとる。
【００１９】次にシリコンチップ２５の各電極とバンプ
２７をフリップチップ接続し、シリコンチップ２５及び
その周辺を、例えばエポキシ樹脂のような封止樹脂３０
により封止する。後に半田バンプ２９を所定の位置に設
ける。
【００２０】図５は、本発明の第４の実施の形態を成す
ＭＢＧＡ断面構造を示す図である。基本構造は前記第３
の実施の形態に類似しているが、シリコンチップ４１と
の電気的接続がボンディングワイヤ４０による。シリコ
ンチップ４１搭載部には銅箔膜より形成されるアイラン
ドパターン３５が設けられる。シリコンチップ４１とボ
ンディングワイヤー４０を用いて接続される配線パター
ン３８の先端部は、窪みの底面、及び上面淵端周囲に設
けられる。シリコンチップ４１は銀ペーストのようなマ
ウント材３７を用いてアイランドパターン３５上に搭載
される。シリコンチップ４１の各電極と配線パターン３
８はボンディングワイヤー４０により接続する。次にシ
リコンチップ４１、ボンディングワイヤ４０及びその周
辺を例えばエポキシ樹脂のような封止樹脂４２で封止す
る。最終的には前記実施形態と同様に半田バンプ３９を
所定の位置に設ける。
【００２１】図６は、本発明の第５の実施の形態を成す
ＭＢＧＡの断面構造を示す図である。本実施形態は前記
第３の実施の形態と同様のフリップチップ接続対応の基
本構造をとる。シリコンチップ５１を搭載する部分の金
属ベース基板４７がフラット形状であるのが特徴であ
る。バンプ４８に対して所定のシリコンチップ５１上の
各電極をフリップチップ接続する。次に、シリコンチッ
プ５１の側壁、及び表面と絶縁体４５の間を例えばエポ
キシ樹脂のような封止樹脂５２により封止する。最後に
前記実施形態と同様に半田バンプ５０を設ける。
【００２２】図７は、本発明の第６の実施形態を成すＭ
ＢＧＡの断面構造を示す図である。本実施の形態は前記
第４の実施の形態と同様のワイヤーボンディング接続対
応の基本構造をとる。シリコンチップ６４が搭載される
部分の金属ベース基板５８がフラット形状である。銅箔
膜より成るアイランドパターン５７上に銀ペーストのよ
うなマウント材５９を用いてシリコンチップ６４を搭載
する。シリコンチップの各電極と所定の配線パターン６
０をボンディングワイヤ６２によりボンディングする。
次にシリコンチップ６４、ボンディングワイヤ６２及び
その周辺を封止樹脂６３により封止する。
【００２３】図８は、本発明の第７の実施の形態を成す
モジュール化されたＭＢＧＡの断面構造図である。この
図では特に前記第２の実施の形態で示した構造を基本構
造としているが、他の実施の形態に示したＭＢＧＡを基
本構造としても可能な構造である。このような複数の同
じＭＢＧＡの積み重ね構造は、メモリーの様なＬＳＩに
対し特に効果がある。先ず、第２の実施の形態で記した
構造の半導体装置を、それぞれ半田バンプ７８と導通チ
ェック端子７２を用いて重ね、半田接合により電気的導
通をとる。また金属ベース基板７３を接地電位にし導通
チェック端子７２を信号用に用いた場合では、図８のよ
うな構造をとる。この場合金属ベース基板７３と導通チ
ェック端子７２をまたぐようにしてチップ抵抗７５のよ
うな、チップ部品を半田７６で取り付けることができ
る。これによりパッケージ内のインピーダンス整合が可
能になる。
【００２４】図９は、本発明の第８の実施の形態を成す
低熱抵抗化を目的にしたＭＢＧＡの断面構造図である。
この図では特に前記実施形態２で示した構造を基本構造
としているが、他の実施形態に示したＭＢＧＡを基本と
しても可能な構造である。シリコンチップ９３の裏面に
当たる金属ベース基板８６上に熱伝導性接着剤８８を用
いてヒートシンク８７を取り付けた構造を取ることを特
徴とする。
【００２５】
【発明の効果】以上、説明したように本発明の半導体装
置用パッケージでは、金属ベース基板を採用した構成に
より、電気的特性面、検査性及び信頼性面において高い
性能が得られる。特に接続部の検査性及び信頼性面では
半田バンプを用いた接続状態を導通チェック端子と金属
ベース基板の間から絶縁体を透過して確認できる。また
は導通チェック端子を用いて、実装前・後の導通を確認
できる。また半田バンプが形成される部分は実際はフレ
キシブル性を有する為に、従来問題になっていたプリン
ト基板とパッケージとの熱膨張差により発生する応力を
吸収し、接続後の接続部の信頼性を向上させることがで
きる。また、導通チェック端子を用いて重ね合わせるこ
とができるため高密度な実装が可能になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構造を示す断面図
および斜視図である。
【図２】本発明の第１の実施の形態の構造の裏面を示す
平面図である。
【図３】本発明の第２の実施の形態の構造を示す断面図
である。
【図４】本発明の第３の実施の形態の構造を示す断面図
である。
【図５】本発明の第４の実施の形態の構造を示す断面図
である。
【図６】本発明の第５の実施の形態の構造を示す断面図
である。
【図７】本発明の第６の実施の形態の構造を示す断面図
である。
【図８】本発明の第７の実施の形態の構造を示す断面図
である。
【図９】本発明の第８の実施の形態の構造を示す断面図
である。
【図１０】第１の従来技術例を示す断面図である。
【図１１】第２の従来技術例を示す断面図である。
【符号の説明】
１，１６，２３，３３，４５，５５，８３，８４，１０
０，１０５，１０７絶縁体 ２，１２，２４，３４，４６，５６，７２，８５ 導
通チェック端子 ３，１５，２５，４１，５１，６４，８０，９３，９
９，１０８，２１０シリコンチップ ４，１３，２６，３６，４７，５８，７３，８６，９７
金属ベース基板 ５，１４，３７，５９，７４，９４，９８，２１１
マウント材 ６，１８，２９，３９，５０，６１，７８，９０，１０
１，１１２，２０７半田バンプ ７，１９，４０，６２，７９，９２，１０３，２０８
ボンディングワイヤ ８，２０，３０，４２，５２，６３，８１，９５，１０
４，１１１，２０９封止樹脂 ９，２１，３１，４３，５３，６５，７７，８９，１１
０ カバー絶縁体 １０，２２，３２，４４，５４，６６，７１，９６
ビアホール １１，１７，２８，３８，４９，６０，８２，９１，１
０２，１０９ 配線パタン ２７，４８ バンプ ３５，５７ アイランドパタン ７０ しぼり傾斜部 ７５ チップ抵抗 ７６ 半田 ８７ ヒートシンク ８８ 熱伝導性接着剤 １０６ サポートリング

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】 金属ベース基板層と絶縁材層と金属箔層
    の３層構造とした積層基板を基礎にして、この積層基板
    の金属箔層に配線パタン及びランドパタンを形成すると
    共に、前記金属ベース基板層に前記ランドパタンと対応
    する位置に金属ベース・ランドパタンを形成し、前記ラ
    ンドパタンと金属ベース・ランドパタンとをビアホール
    により接続し、この金属ベース・ランドパタン部を前記
    金属ベース基板層から絶縁するように、この金属ベース
    ・ランドパタンの外周部に沿って前記絶縁材層に届く溝
    を形成し、前記積層基板上に半導体チップを搭載し、前
    記半導体チップの外部接続用パッドと前記金属箔層に形
    成した所定のパタンとを接続し、前記半導体チップ部分
    の配線パタンを含む金属箔層を封止材で封止し、前記半
    田バンプ形成用ランドパタン部に半田バンプを形成した
    ことを特徴とする半導体装置用パッケージ。
  2. 【請求項２】 請求項１の半導体装置用パッケージにお
    いて、半導体チップ搭載部を前記金属ベース基板層と同
    一平面上にフラットに設けたことを特徴とする半導体装
    置用パッケージ。
  3. 【請求項３】 請求項１の半導体装置用パッケージにお
    いて、半導体チップ搭載部の前記金属ベース基板層に窪
    みを形成し、この窪み内部に半導体チップを搭載するよ
    うにしたことを特徴とする半導体装置用パッケージ。
  4. 【請求項４】 請求項１の半導体装置用パッケージにお
    いて、搭載した半導体チップと前記パッケージとの接続
    を、ワイヤ・ボンディング方式、あるいは半導体チップ
    に形成したバンプによるバンプ方式、あるいはフリップ
    チップ方式により行うことを特徴とする半導体装置用パ
    ッケージ。
  5. 【請求項５】 請求項１の半導体装置用パッケージにお
    いて、半導体チップ搭載部と半導体チップとを、有機系
    金属混入樹脂あるいは、低融点金属により接着しマウン
    トするようにしたことを特徴とする半導体装置用パッケ
    ージ。
  6. 【請求項６】 請求項１の半導体装置用パッケージにお
    いて、封止材として有機系樹脂を使用することを特徴と
    する半導体装置用パッケージ。
  7. 【請求項７】 請求項１の半導体装置用パッケージにお
    いて、金属ベース基板層及び金属箔層の金属材料とし
    て、銅あるいはアルミニウムを主成分とした金属材料と
    することを特徴とする半導体装置用パッケージ。
  8. 【請求項８】 請求項１の半導体装置用パッケージを、
    立体的に重ね合わせて３次元構造とし、下部のパッケー
    ジの金属ベース・ランドパタンとそのすぐ上部のパッケ
    ージの半田バンプとを接続したことを特徴とする半導体
    装置。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6085962A (en) * 1997-09-08 2000-07-11 Micron Technology, Inc. Wire bond monitoring system for layered packages
US6404048B2 (en) * 1998-09-03 2002-06-11 Micron Technology, Inc. Heat dissipating microelectronic package
JP2000261137A (ja) * 1999-03-12 2000-09-22 Nec Corp 電子部品接続状態検査装置及び電子部品接続状態検査方法
JP3360723B2 (ja) 1999-06-08 2002-12-24 日本電気株式会社 半導体素子のチップサイズパッケージ
US6313999B1 (en) * 1999-06-10 2001-11-06 Agere Systems Optoelectronics Guardian Corp. Self alignment device for ball grid array devices
WO2001005602A1 (fr) * 1999-07-21 2001-01-25 Ibiden Co., Ltd. Carte a circuit imprime et son procede de fabrication
JP3442721B2 (ja) 2000-05-24 2003-09-02 沖電気工業株式会社 半導体装置
JP2002016175A (ja) * 2000-06-29 2002-01-18 Hitachi Cable Ltd スティフナ付きｔａｂテープ及びそれを用いた半導体装置
JP3951091B2 (ja) * 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
JP3405456B2 (ja) * 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
US6507099B1 (en) * 2000-10-20 2003-01-14 Silverbrook Research Pty Ltd Multi-chip integrated circuit carrier
US6775906B1 (en) * 2000-10-20 2004-08-17 Silverbrook Research Pty Ltd Method of manufacturing an integrated circuit carrier
EP1346411A2 (en) 2000-12-01 2003-09-24 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US20020079572A1 (en) 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US7132744B2 (en) * 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US6906414B2 (en) * 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US7161239B2 (en) * 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US6853070B2 (en) * 2001-02-15 2005-02-08 Broadcom Corporation Die-down ball grid array package with die-attached heat spreader and method for making the same
US7259448B2 (en) * 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
US20020168799A1 (en) * 2001-05-10 2002-11-14 Kamran Manteghi Die mounting on a substrate
US7061102B2 (en) 2001-06-11 2006-06-13 Xilinx, Inc. High performance flipchip package that incorporates heat removal with minimal thermal mismatch
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US6825108B2 (en) * 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US7550845B2 (en) 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US7245500B2 (en) * 2002-02-01 2007-07-17 Broadcom Corporation Ball grid array package with stepped stiffener layer
US6861750B2 (en) * 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US6876553B2 (en) 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) * 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
JP2003318311A (ja) * 2002-04-22 2003-11-07 Nec Compound Semiconductor Devices Ltd 半導体装置及びその製造方法
US6781242B1 (en) * 2002-12-02 2004-08-24 Asat, Ltd. Thin ball grid array package
DE10258478A1 (de) * 2002-12-10 2004-07-08 Fh Stralsund Package für ein modulares Baukastensystem
JP3791501B2 (ja) * 2003-02-26 2006-06-28 セイコーエプソン株式会社 回路基板、半導体装置、半導体製造装置、回路基板の製造方法および半導体装置の製造方法
US7411289B1 (en) * 2004-06-14 2008-08-12 Asat Ltd. Integrated circuit package with partially exposed contact pads and process for fabricating the same
US7411281B2 (en) * 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7432586B2 (en) 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7482686B2 (en) * 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7786591B2 (en) * 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
JP4338620B2 (ja) * 2004-11-01 2009-10-07 三菱電機株式会社 半導体装置及びその製造方法
US7576995B2 (en) * 2005-11-04 2009-08-18 Entorian Technologies, Lp Flex circuit apparatus and method for adding capacitance while conserving circuit board surface area
US7508058B2 (en) * 2006-01-11 2009-03-24 Entorian Technologies, Lp Stacked integrated circuit module
US20070158821A1 (en) * 2006-01-11 2007-07-12 Leland Szewerenko Managed memory component
US7608920B2 (en) * 2006-01-11 2009-10-27 Entorian Technologies, Lp Memory card and method for devising
US20070164416A1 (en) * 2006-01-17 2007-07-19 James Douglas Wehrly Managed memory component
US20070262429A1 (en) * 2006-05-15 2007-11-15 Staktek Group, L.P. Perimeter stacking system and method
US8183680B2 (en) * 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7468553B2 (en) * 2006-10-20 2008-12-23 Entorian Technologies, Lp Stackable micropackages and stacked modules
JP5028968B2 (ja) * 2006-11-17 2012-09-19 日立電線株式会社 半導体装置、積層型半導体装置およびインターポーザ基板
US20090085207A1 (en) * 2007-09-28 2009-04-02 Texas Instruments, Inc. Ball grid array substrate package and solder pad
JP5108496B2 (ja) * 2007-12-26 2012-12-26 三洋電機株式会社 回路基板およびその製造方法、回路装置およびその製造方法
JP5291979B2 (ja) * 2008-04-24 2013-09-18 株式会社フジクラ 圧力センサ及びその製造方法と、該圧力センサを備えた電子部品
JP5331546B2 (ja) * 2008-04-24 2013-10-30 株式会社フジクラ 圧力センサモジュール及び電子部品
US20110084372A1 (en) 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8569894B2 (en) * 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
US9406658B2 (en) 2010-12-17 2016-08-02 Advanced Semiconductor Engineering, Inc. Embedded component device and manufacturing methods thereof
US8487426B2 (en) * 2011-03-15 2013-07-16 Advanced Semiconductor Engineering, Inc. Semiconductor package with embedded die and manufacturing methods thereof
JP5967071B2 (ja) * 2013-12-26 2016-08-10 株式会社デンソー 電子制御装置、および、これを用いた電動パワーステアリング装置
US9875997B2 (en) * 2014-12-16 2018-01-23 Qualcomm Incorporated Low profile reinforced package-on-package semiconductor device
TWI649816B (zh) * 2016-08-23 2019-02-01 日商新川股份有限公司 打線方法與打線裝置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829403A (en) * 1987-01-20 1989-05-09 Harding Ade Yemi S K Packaging arrangement for energy dissipating devices
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JP2780649B2 (ja) * 1994-09-30 1998-07-30 日本電気株式会社 半導体装置

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