KR20120063202A

KR20120063202A - 반도체 패키지 및 이를 포함하는 디스플레이 패널 어셈블리

Info

Publication number: KR20120063202A
Application number: KR1020100124279A
Authority: KR
Inventors: 신나래; 임소영; 김철우; 정예정
Original assignee: 삼성전자주식회사
Priority date: 2010-12-07
Filing date: 2010-12-07
Publication date: 2012-06-15
Also published as: US20120138968A1

Abstract

반도체 패키지 및 이를 포함하는 디스플레이 패널 어셈블리가 제공된다. 상기 반도체 패키지는, 홀이 형성된 필름, 상기 필름의 하부에 형성되고, 배선을 구성하는 도금 패턴, 상기 홀 내에 안착되고, 상기 도금 패턴과 전기적으로 연결된 반도체 칩 및 상기 도금 패턴을 중심으로 상기 반도체 칩과 반대편에 형성되고, 상기 도금 패턴을 보호하는 보호층을 포함한다.

Description

반도체 패키지 및 이를 포함하는 디스플레이 패널 어셈블리 {Semiconductor package and display panel assembly having the same}

본 발명은 반도체 패키지 및 이를 포함하는 디스플레이 패널 어셈블리에 관한 것으로, 더욱 상세하게는 파인 피치(fine pitch)를 구현할 수 있는 반도체 패키지 및 이를 포함하는 디스플레이 패널 어셈블리에 관한 것이다.

최근 휴대 전화, 휴대 정보 단말기, 액정 표시용 패널, 노트북형 컴퓨터 등의 전자 기기에서의 소형화, 박형화, 경량화가 진전되고 있다. 이에 따라, 이들 기기에 탑재되는 반도체 장치를 비롯하여, 각종 부품도 마찬가지로 소형화, 경량화, 고기능화, 고성능화, 고밀도화가 진행되고 있다.

이러한 추세에 따라서 반도체 실장 기술 분야에서는 반도체 패키지의 사용이 늘어나고 있다. 반도체 패키지의 리드는 디스플레이 패널의 신호 배선과 전기적으로 접속하게 되는데 고해상도의 디스플레이 패널이 개발됨에 따라 신호 배선의 피치(pitch)도 줄어들게 되었다.

따라서 이러한 파인 피치(fine pitch)에 적용될 수 있는 반도체 패키지의 개발이 요구되고 있다.

본 발명이 해결하고자 하는 기술적 과제는 파인 피치를 구현할 수 있는 반도체 패키지를 제공하고자 하는 것이다.

본 발명의 다른 기술적 과제는 이러한 반도체 패키지를 포함하는 디스플레이 패널 어셈블리를 제공하고자 하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해 될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 패키지는, 홀이 형성된 필름, 상기 필름의 하부에 형성되고, 배선을 구성하는 도금 패턴, 상기 홀 내에 안착되고, 상기 도금 패턴과 전기적으로 연결된 반도체 칩 및 상기 도금 패턴을 중심으로 상기 반도체 칩과 반대편에 형성되고, 상기 도금 패턴을 보호하는 보호층을 포함한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 패키지를 포함하는 디스플레이 패널 어셈블리는, 가장자리를 따라 다수의 접속단자를 가지며, 상기 접속단자를 통하여 외부로부터 구동신호를 입력받아 영상 정보를 디스플레이하는 디스플레이 패널 및 상기 디스플레이 패널을 구동하기 위한 반도체 칩이 실장되고 상기 접속단자와 전기적으로 접속하는 반도체 패키지를 포함하되, 상기 반도체 패키지는, 홀이 형성된 필름, 상기 필름의 하부에 형성되고, 배선을 구성하는 도금 패턴, 상기 홀 내에 안착되고, 상기 도금 패턴과 전기적으로 연결된 반도체 칩 및 상기 도금 패턴을 중심으로 상기 반도체 칩과 반대편에 형성되고, 상기 도금 패턴을 보호하는 보호층을 포함 한다.

본 발명은 파인 피치를 구현할 수 있는 반도체 패키지를 제공하는 효과가 있다.

또 다른 효과는 이러한 반도체 패키지를 포함하는 디스플레이 패널 어셈블리를 제공할 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 2는 도 1을 A-A'선으로 자른 단면도이다.
도 3은 본 발명의 다른 실시예 및 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 4는 도 3을 B-B'선으로 자른 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 5은 도 3을 B-B'선으로 자른 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 6은 도 3을 B-B'선으로 자른 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 7은 본 발명의 다른 실시예 및 또 다른 실시예에 따른 반도체 패키지의 일 요소인 재배선 칩을 설명하기 위한 평면도이다.
도 8은 도 7을 C-C'선으로 자른 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 패널 어셈블리를 설명하기 위한 사시도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소와 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성요소들의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 구성요소를 뒤집을 경우, 다른 구성요소의 "아래(below)"또는 "아래(beneath)"로 기술된 구성요소는 다른 구성요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 2는 도 1을 A-A'선으로 자른 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(1100)는 반도체 칩(100), 금속 패드(800), 몰딩 부재(200), 필름(300), 시드층(400), 제 1 도금패턴(500), 제 2 도금패턴(550) 및 보호층(700)을 포함한다.

또한, 본 발명의 일 실시예에 따른 반도체 패키지(1100)는 파인 피치를 구현하기 위해, 단계적 도금을 실시한다. 이하 자세하게 설명한다.

반도체 칩(100)은 전기 전도도가 부도체보다는 높고 금속과 같은 전도체보다는 낮은 반도체로 구성된 집적 회로이다. 또한, 반도체 칩(100)은 실리콘 웨이퍼 위에 트렌지스터, 저항 콘덴서 등의 각종 소자를 집적하여 만든다.

반도체 칩(100)은 필름(300) 사이의 홀에 안착되며, 칩의 하부는 금속 패드(800)가 있어, 이 금속패드(800)를 통해, 칩이 도금패턴(600)과 전기적 연결을 한다. 또한, 반도체 칩(100) 하부 공간에는 패시베이션 막(750)이 형성되어, 반도체 칩(100)을 외부로부터 보호한다. 몰딩 부재(200)는 이 반도체 칩(100)과 필름(300)을 함께 덮어, 반도체 칩(100)을 외부와 절연 시키고, 반도체 칩(100)과 필름(300)이 일체가 되게 한다.

금속 패드(800)는 도전성 물질로 이루어지며, 반도체 칩(100)과 기판을 전기적으로 연결하는 역할을 수행한다. 금속 패드(800)는 반도체 칩(100) 하부에 형성되며, 반도체 칩(100)과 도금패턴을 전기적으로 연결하는 역할을 한다.

몰딩 부재(200)는 반도체 칩(100), 금속 패드(800) 및 패시베이션 막(750)을 덮으며, 필름(300)의 홀을 충진한다. 또한, 필름(300)의 일부를 덮어, 필름(300)의 양 단부가 몰딩 부재(200)쪽으로 들어가는 형상이 되도록 한다. 몰딩 부재(200)의 재료로는 EMC(Epoxy Molding Compound)를 사용할 수 있으며, 수지(resin), PI(Polyimide) 필름(300)용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist)를 사용할 수 도 있다. 이 몰딩 부재(200)는 반도체 패키지 제조공정 초반에 사용되는 캐리어 플레이트에 반도체 칩(100)과 필름(300)을 고정하는 역할을 하며, 반도체 칩(100)과 필름(300)이 일체화 되도록 한다.

필름(300)은 절연성 재질로 이루어지며, 예를 들어 폴리이미드 수지, 폴리에스테르 수지 등의 절연성 재질로 만들어 질 수 있다. 이 필름(300)에 홀을 형성하여, 반도체 칩(100)이 안착될 수 있는 공간을 형성한다. 또한, 필름(300)은 도금패턴(600)이 형성될 수 있는 자리를 제공한다. 따라서, 이 필름(300) 하면에 시드층(400)을 스퍼터링하고, 구리 등으로 도금하여, 배선을 형성한다.

제 1 도금패턴(500)은 단계적 도금 패턴(600) 형성 과정의 첫 단계로서, 우선, 반도체 칩(100)이 안착된 반대쪽인, 필름(300) 하면에 시드층(400)을 스퍼터링한다. 이 시드층(400)에 포토 레지스트를 도포하며, 이 포토 레지스트는 감광성 물질일 수 있다. 이 후, 마스크 패턴을 형성하는 과정을 거치는 데, 이 과정은 포토리소그래피 라고도 한다. 이 과정은 마스크를 이용하여 선택적으로 빛을 조사하는 노광공정을 거친 후, 포토레지스트를 에칭하여, 마스크 패턴을 형성한다.

그 후, 에칭으로 포토레지스트가 제거된 공간에는 제 1 도금패턴(500)인 도금층을 형성한다. 도금층 형성방법은 전해 도금법 또는 무전해 도금법을 사용하여 형성할 수 있으며, 재료는 구리를 사용할 수 있다. 도시되어 있듯이, 본 발명의 도금패턴(600)은 단계적 도금을 실시하며, 제 1 도금패턴(500)은 일반적인 도금층보다 얇게 형성한다. 그 이유는 파인 피치를 형성하기 위함이며, 도금층을 두껍게 형성하는 경우보다 얇게 형성하는 경우가 파인 피치를 구현하기에 유리하기 때문이다. 제 1 도금패턴(500)의 두께는 3~8㎛일 수 있으나, 이 수치에 국한 되는 것은 아니다.

또한, 도시된 바와 같이, 반도체 칩을 중심으로, 제 1 도금패턴(500)의 양단의 간격은 제 2 도금패턴(550)의 양단의 간격 보다 좁은 형상을 취할 수 있다. 이렇게 제 1 도금패턴(500)을 얇게 형성함으로써, 리드간의 피치가 좁아지게 된다. 그 결과, 동일 패드 수를 더 작은 반도체 칩(100)에 배치할 수 있고, 동일 반도체 칩(100)에 더 많은 패드 수를 형성할 수 있어, 반도체 실장 제품의 크기를 경박단소화 할 수 있다.

제 2 도금패턴(550)은 제 1 도금패턴(500)하부에 형성한다. 제 1 도금패턴(500)을 형성하여 파인 피치를 구현하더라도, 전체 도금층의 두께는 전기적 성능을 유지하기 위해서는 일정 두께를 지녀야 하는데, 이를 위해, 제 2 도금패턴(550)을 형성한다. 제 2 도금패턴(550)의 두께는 5~30㎛일 수 있으나, 이 수치에 국한 되는 것은 아니다.

또한, 도시된 바와 같이, 제 2 도금패턴(550)은 제 1 도금패턴(500)보다는 반도체 칩(100) 안으로 덜 들어가 있는 형상일 수 있다. 이렇게 제 1 도금패턴(500) 및 제 2 도금패턴(550)을 포함하는 도금패턴을 형성한 후, 제 1 도금패턴(500) 중 금속 패드(800)의 사이에 위치한 제 1 도금패턴(시드층(400) 포함)(500)은 제거를 한다. 그 이유는, 전류의 흐름이 한쪽 도금패턴에서 반도체 칩(100)을 거처 다른 쪽 도금패턴으로 이동해야 하는 데, 금속 패드(800) 사이에 위치한 제 1 도금패턴(500)을 제거하지 않으면, 반도체 칩(100)을 거치지 않고 이동하는 전류의 흐름이 일어 날 수 있기 때문이다.

보호층(700)은 솔더 레지스트(Solder Resist)라고도 불리며, 필름(300)을 중심으로 반도체 칩(100)과 반대방향에 형성되며, 도금패턴을 덮는다. 이 보호층(700)은 절연 영구 코팅물질의 하나로서, 배선회로를 덮어 부품 실장 때 이루어지는 납땜에 의해 의도하지 않은 접속이 발생하지 않도록 하는 피막이다. 부품이 실장될 부분의 주변을 제외한 나머지 부분을 차폐한다.

또한, 전자회로기판 회로의 단락, 합지, 부식, 오염 등을 방지하고 기판 제조 후에도 기판 위 피막으로 남아서 외부의 충격, 습기, 화학물질로부터 회로를 보호해주는 역할을 한다.

도 3은 본 발명의 다른 실시예 및 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 4는 도 3을 B-B'선으로 자른 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 앞에서 언급한 내용은 설명의 편의상 생략한다.

도 3 및 도 4를 참조하면, 본 발명의 다른 실시예 따른 반도체 패키지(1200)는 재배선 칩(1700)을 포함한다. 이 재배선 칩(1700)은 필름(300) 하부에 형성된 도금패턴과 전기적으로 연결되며, 이 연결로 반도체 패키지(1200)가 형성된다.

재배선 칩(1700)은 반도체 칩(100), 몰딩 부재(200), 금속 패드(800), 패시베이션 막(750) 및 재배선 패턴(900) 층을 포함한다.

재배선 칩(1700)은 반도체 칩(100)을 몰딩 부재(200)로 몰딩 한 뒤, 패턴을 형성하는 FAB 공정을 이용해서 몰딩 부재(200) 표면에 미세 피치를 구현하여, 패드 피치를 확대한다. 몰딩 부재(200) 하면에 생성된 이 재배선 패턴(900) 층과 필름(300) 하부에 형성된 도금패턴(600)을 전기적으로 연결하여, 반도체 패키지(1200)를 완성한다. FAB 공정을 통해 패드 피치가 확대가 가능하기 때문에 필름(300)의 도금 패턴(600)의 피치를 줄이지 않고도 미세 패드 피치 구현이 가능하며, 열압착이 아닌 접착에 의한 본딩이기 때문에 필름(300)의 변형이 없어 반도체 패키지의 각 층의 정렬이 훼손되지 않는다.

도 4에서 확대된 D부분을 보면, 필름(300)에 형성된 홀에 몰딩 부재(200)가 충진되어 있으며, 필름(300) 상면에 도포물질(1000)을 형성하며, 이 도포물질(1000)은 몰딩 부재(200) 측면과 맞닿아 있다. 즉, 필름(300)의 일부가 몰딩 부재(200) 내부로 들어가지 않은 구조를 이루고 있다.

도 3은 본 발명의 다른 실시예 및 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 5은 도 3을 B-B'선으로 자른 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 앞에서 언급한 내용은 설명의 편의상 생략한다.

도 3 및 도 5을 참조하면, 본 발명의 또 다른 실시예 따른 반도체 패키지(1300)는 재배선 칩(1700)을 포함한다. 이 재배선 칩(1700)은 필름(300) 하부에 형성된 도금패턴과 전기적으로 연결되며, 이 연결로 반도체 패키지(1300)가 형성된다.

도 5에서 확대된 E부분을 보면, 몰딩 부재(200)가 필름(300)의 홀을 충진하면서, 필름(300)의 일부를 덮고 있다. 이러한 연결 구조는, 필름(300) 상면에 도포된 도포 물질(1000)이 필름(300)과 몰딩 부재(200) 사이로 흘러 내리는 것을 방지할 수 있다. 이 점이 도 4에 도시된 본 발명의 다른 실시예에 따른 반도체 패키지(1200)와 도 5에 도시된 본 발명의 또 다른 실시예에 따른 반도체 패키지(1300)의 차이점이다.

도 3은 본 발명의 다른 실시예 및 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 6은 도 3을 B-B'선으로 자른 본 발명의 또 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 앞에서 언급한 내용은 설명의 편의상 생략한다.

도 3 및 도 6을 참조하면, 본 발명의 또 다른 실시예 따른 반도체 패키지(1400)는 재배선 칩(1700)을 포함한다. 도 6에 도시된 반도체 패키지(1400)는, 반도체 패키지의 한 종류인 TCP(Tape Carrier Package)에 재배선 칩(1700)을 접합한 구조로, 기존 필름(300) 제작/조립 과정을 변경하지 않고도 재배선 칩(1700)을 이용하여 반도체 패키지를 형성할 수 있다.

몰딩 부재(200) 하면에 FAB 공정으로 형성된 재배선 패턴(900)을 연결 부재(1600)를 통하여 필름(300) 하부에 형성된 도금 패턴(600)과 전기적으로 연결한다. 여기서, 연결 부재(1600)는 접속 범프 또는 이방성 전도막(ACF)일 수 있다. 접속 범프는 솔더 볼과 같은 연결 부재(1600)를 말하며, 재배선 패턴(900)층에 접속 범프를 형성하고, 이 접속 범프를 도금 패턴(600)과 연결한다.

이방성 전도막은 절연 필름(300) 내부에 미세한 전도성 볼들이 분포된다. 이방성이란 한쪽으로는 전기가 통하지만 다른 쪽으로는 절연상태가 되도록 하는 성질을 말한다. 이방성 전도막(ACF)은 경화가 가능한 접착 성분에 도전입자를 분산시킨 뒤 이를 필름(300)화한 것으로 이를 전극 사이에 넣고 압착하면 z방향으로는 도전입자에 의해 전류가 흐르고 x, y방향으로는 전류가 흐르지 않아 두 회로를 연결하는 기능을 한다.

또한, 도 6에 도시된 반도체 패키지(1400)는 필름(300)과 도금 패턴(600) 사이에 접착물질(1500)이 형성된다. 이 접착물질(1500)은 에폭시계의 수지를 사용할 수 있으며, 이 에폭시계의 수지에 SiO₂를 첨가할 수 도 있다. 다만, 필름(300)과 도금 패턴(600)을 연결하는 수단이 이 접착물질(1500)에 한정되는 것은 아니며, 다른 방법이 사용될 수도 있다.

도 7은 본 발명의 다른 실시예 및 또 다른 실시예에 따른 반도체 패키지의 일 요소인 재배선 칩(1700)을 설명하기 위한 평면도이다. 도 8은 도 7을 C-C'선으로 자른 단면도이다. 앞에서 언급한 내용은 설명의 편의상 생략한다.

도 7 및 도 8을 참조하면, 재배선 칩(1700)은 반도체 칩(100), 몰딩 부재(200), 패시배이션 막, 금속 패드(800) 및 재배선 패턴(900)을 포함한다.

재배선 패턴(900)은 반도체 칩(100)을 덮고 있는 몰딩 부재(200) 하면에 패턴을 형성하는 FAB 공정으로 형성된다. 몰딩 부재(200) 하면에 형성된 이 재배선 패턴(900)은 필름(300) 하부에 형성된 도금 패턴(600)과 직접 또는 연결부재를 통하여 전기적으로 연결된다. FAB 공정을 통해 패드 피치가 확대가 가능하기 때문에 필름(300)의 도금 패턴(600)의 피치를 줄이지 않고도 미세 패드 피치 구현이 가능하다.

도 9는 본 발명의 또 다른 실시예에 따른 디스플레이 패널 어셈블리를 설명하기 위한 사시도이다. 앞서 설명한 본 발명의 일 실시예, 다른 실시예 및 또 다른 실시예에 따른 반도체 패키지는 디스플레이 패널 어셈블리의 일 구성요소인 게이트 칩 필름 패키지 및 데이터 칩 필름 패키지를 구성한다.

도 9를 참조하면, 디스플레이 패널 어셈블리(1800)는 디스플레이 패널(1850), 게이트 칩 필름 패키지(1950), 데이터 칩 필름 패키지(1900), 및 인쇄회로기판(2000)을 포함한다.

디스플레이 패널(1850)은 게이트선(1875), 데이터선(1895), 박막 트랜지스터, 화소전극 등을 구비하는 하부기판(1870)과, 이 하부기판(1870)보다 작은 크기로 하부기판(1870)에 대향하도록 적층되며 블랙 매트릭스, 컬러필터, 공통전극 등을 구비하는 상부기판(1890)으로 구성된다. 그리고, 상부기판(1890)과 하부기판(1870) 사이에는 액정층(도시 안됨)이 개재된다.

게이트 칩 필름 패키지(1950)는 하부기판(1870)에 형성된 게이트선(1875)과 접속되고, 데이터 칩 필름 패키지(1900)는 하부기판(1870)에 형성된 데이터선(1895)과 접속된다.

인쇄회로기판(2000)은 다수개의 구동 부품들을 실장하고 있는데, 이러한 구동 부품들은 원칩화 기술에 의해 설계된 반도체 칩(100)들이기 때문에, 게이트 칩 필름 패키지(1950) 및 데이터 칩 필름 패키지(1900)의 각각으로 게이트 구동신호 및 데이터 구동신호를 일괄적으로 입력시킬 수 있다.

이때, 게이트선(1875)은 실질적인 화상이 디스플레이되는 유효 디스플레이 영역에서는 등간격을 이루고 있지만, 하부기판(1870)의 테두리에 해당하는 비유효 디스플레이 영역에서는 게이트 칩 필름 패키지(1950)와의 접속을 용이하게 하기 위하여, 좁은 간격으로 모인 일련의 그룹을 형성할 수 있다.

마찬가지로, 데이터선(1895)은 실질적인 화상이 디스플레이되는 유효 디스플레이 영역에서는 등간격을 이루고 있지만, 하부기판(1870)의 테두리에 해당하는 비유효 디스플레이 영역에서는 데이터 칩 필름 패키지(1900)와의 접속을 용이하게 하기 위하여 좁은 간격으로 모일 수 있다.

게이트 칩 필름 패키지(1950)는 베이스 필름 상에 형성된 배선 패턴과, 배선 패턴과 전기적으로 접속된 게이트 구동용 반도체 칩으로 구성되며, 게이트 구동용 반도체 칩은 배선 패턴과 탭(TAB; Tape Automated Bonding) 방식으로 실장된다. 게이트 칩 필름 패키지(1950)는 인쇄회로기판(2000)으로부터 출력되는 게이트 구동신호를 하부기판(1870)의 박막트랜지스터로 전달하는 역할을 한다.

데이터 칩 필름 패키지(1900)는 게이트 및 데이터 구동신호를 모두 제공하는 제1 데이터 칩 필름 패키지와 데이터 구동신호를 제공하는 제2 칩 필름 패키지로 나뉘어 배치될 수 있다.

여기서 제1 데이터 칩 필름 패키지는 베이스 필름 상에 형성된 배선 패턴과, 배선 패턴과 전기적으로 접속된 데이터 구동용 반도체 칩으로 구성되며, 데이터 구동용 반도체 칩은 배선 패턴에 탭 방식으로 실장될 수 있다. 여기서 배선 패턴의 일부는 데이터 구동용 반도체 칩과 접속되지 않은 상태로 하부기판(1870)의 제1 게이트 구동신호 전송선과 접속되는 구조를 이루어, 인쇄회로기판(2000)으로부터 출력되는 게이트 구동신호를 게이트 칩 필름 패키지(1950)로 전송하는 역할을 할 수 있다. 그리고 배선 패턴의 나머지는 데이터 구동용 반도체 칩과 접속된 상태로 하부기판(1870)의 데이터선(1895)과 접속되는 구조를 이루어, 인쇄회로기판(2000)으로부터 출력되는 데이터 구동신호를 하부기판(1870)의 박막트랜지스터로 전달하는 역할을 할 수 있다.

또한 제1 데이터 칩 필름 패키지와 인접 배치된 제2 데이터 칩 필름 패키지는, 제1 데이터 칩 필름 패키지와 마찬가지로 베이스 필름 상에 형성된 배선 패턴과, 배선 패턴과 전기적으로 접속된 데이터 구동용 반도체 칩으로 구성되며, 데이터 구동용 반도체 칩은 배선 패턴에 탭 방식으로 실장될 수 있다. 제2 데이터 칩 필름 패키지는 인쇄회로기판(2000)으로부터 출력되는 데이터 구동신호를 하부기판(1870)의 박막트랜지스터로 전달하는 역할을 할 수 있다.

서로 최단 거리 인접된 게이트 칩 필름 패키지와 제1 데이터 칩 필름 패키지 사이의 하부기판(1870) 모서리 부분에는 제1 게이트 구동신호 전송선(21000a)이 배치된다. 제1 게이트 구동신호 전송선(2100a)의 일측 단부는 데이터선(1895)쪽으로 연장되고, 타측 단부는 게이트선(1875)쪽으로 연장된다.

게이트선(1875)의 각 그룹 사이 사이에는 제1 게이트 구동신호 전송선(2100a)과 분리된 또 다른 게이트 구동신호 전송선 예컨대, 제2 및 제3 게이트 구동신호 전송선(2100b,2100c)이 더 배치된다.

디스플레이 패널 어셈블리(1800) 구조에서는 인쇄회로기판(2000)으로부터 디스플레이 패널(1850)로의 신호공급이 다음과 같은 방식으로 이루어지게 된다.

외부정보처리장치 예를 들어, 컴퓨터 본체에서 출력되는 화상신호가 인쇄회로기판(2000)으로 입력되면, 인쇄회로기판(2000)은 이 입력된 화상신호에 대응하는 게이트 구동신호 및 데이터 구동신호를 발생시킨다.

이때, 인쇄회로기판(2000)으로부터 발생된 데이터 구동신호는 데이터 칩 필름 패키지(1900)의 배선 패턴을 경유하여 데이터 구동용 반도체 칩으로 입력되어 처리된다. 이후, 처리 완료된 데이터 구동신호는 제1 및 제2 데이터 칩 필름 패키지의 배선 패턴을 재차 경유하여 하부기판(1870)의 데이터선(1895)으로 입력된다.

이와 동시에, 인쇄회로기판(2000)으로부터 발생된 게이트 구동신호는 제1 데이터 칩 필름 패키지의 배선 패턴의 일부를 경유하여 하부기판(1870)의 제1 게이트 구동신호 전송선으로 입력된다.

제1 게이트 구동신호 전송선을 따라 입력된 게이트 구동신호는, 게이트 칩 필름 패키지(1950)의 배선 패턴을 경유하여 게이트 구동용 반도체 칩으로 입력되어 처리된다. 이후, 처리 완료된 게이트 구동신호는 게이트 칩 필름 패키지(1950)의 배선 패턴을 재차 경유하여 하부기판(1870)의 게이트선(1875)으로 입력된다.

또한 제1 게이트 구동신호 전송선을 따라 입력된 게이트 구동신호 중 일부는 게이트 구동용 반도체 칩에 의해 처리되지 않고 제2 게이트 구동신호 전송선을 경유하여 이웃하는 게이트 칩 필름 패키지(1950)로 전달된다.

상술한 과정을 통해, 하부기판(1870)의 게이트선(1875)으로 게이트 출력신호가 인가되면, 이 게이트 출력신호에 의하여 한 행(row)의 모든 박막트랜지스터는 턴-온되고, 이러한 박막트랜지스터의 턴-온에 의해 데이터 구동용 반도체 칩에 인가되어 있던 전압은 신속하게 화소전극으로 출력된다. 그 결과, 화소전극과 공통전극 사이에는 전계가 형성된다. 이러한 전계의 형성에 의해 상부기판(1890)과 하부기판(1870) 사이에 개재되어 있던 액정은 그 배열이 달라지게 되며, 결국 일정한 화상정보를 외부로 디스플레이 하게 된다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

100: 반도체 칩 200: 몰딩 부재
300: 필름 400: 시드층
500: 제 1 도금 패턴 550: 제 2 도금 패턴
600: 도금 패턴 700: 보호층
750: 패시베이션 막 800: 금속 패드
900: 재배선 패턴 1000: 도포 물질
1100, 1200, 1300, 1400: 반도체 칩 패키지 1500: 접착물질
1600: 연결 부재 1700: 재배선 칩
1800: 디스플레이 패널 어셈블리 1850: 디스플레이 패널
1870: 하부기판 1875: 게이트선
1890: 상부기판 1895: 데이터선
1900: 데이터 칩 필름 패키지
1950: 게이트 칩 필름 패키지
2000: 인쇄회로기판
2100a, 2100b, 2100c: 구동신호 전송선

Claims

홀이 형성된 필름;
상기 필름의 하부에 형성되고, 배선을 구성하는 도금 패턴;
상기 홀 내에 안착되고, 상기 도금 패턴과 전기적으로 연결된 반도체 칩; 및
상기 도금 패턴을 중심으로 상기 반도체 칩과 반대편에 형성되고, 상기 도금 패턴을 보호하는 보호층을 포함하는 반도체 패키지.
제 1항에 있어서,
상기 도금 패턴은,
상기 반도체 칩 하부에 위치한 금속 패드와 전기적 연결을 하며, 이너 리드를 형성하는 제 1 도금 패턴과,
상기 제 1 도금층 하부에 형성되는 제 2 도금 패턴을 포함하는, 반도체 패키지.
제 2항에 있어서,
상기 반도체 칩을 중심으로 상기 제 1 도금 패턴의 양 단의 간격은 상기 제 2 도금 패턴의 양 단의 간격보다 좁은, 반도체 패키지.
제 3항에 있어서,
상기 반도체 칩 및 상기 필름의 일부를 덮는 몰딩 부재를 더 포함하되,
상기 몰딩 부재가 상기 필름의 일부를 덮는 것은,
상기 필름의 일단이 상기 몰딩 부재 내부로 들어가는, 반도체 패키지.
제 1항에 있어서,
상기 반도체 칩을 덮는 몰딩 부재;
상기 몰딩 부재 하면에 형성되며, 상기 도금층과 전기적 연결을 하는 재배선 패턴층; 및
상기 필름 상에 위치하며, 상기 몰딩 부재의 측면과 접촉된 도포물질을 더 포함하는, 반도체 패키지.
제 1항에 있어서,
상기 반도체 칩 및 상기 필름의 일부를 덮는 몰딩 부재;
상기 몰딩 부재 하면에 형성되며, 상기 도금층과 전기적 연결을 하는 재배선 패턴층; 및
상기 필름 상에 위치하며, 상기 몰딩 부재의 측면과 연결된 도포물질을 더 포함하되,
상기 몰딩부재가 상기 필름의 일부를 덮는 것은,
상기 필름의 일단이 상기 몰딩 부재 내부로 들어가는, 반도체 패키지.
제 1항에 있어서,
상기 반도체 칩을 덮는 몰딩 부재;
상기 몰딩 부재 하면에 형성되며, 상기 도금층과 연결부재를 통해 전기적 연결이 되는 재배선 패턴층; 및
상기 필름 상에 위치하며, 상기 몰딩부재의 측면과 연결된 도포물질을 더 포함하는, 반도체 패키지.
제 7항에 있어서,
상기 연결부재는,
접속 범프 또는 이방성 전도막(ACF)인, 반도체 패키지.
제 8항에 있어서,
상기 도금층과 상기 필름 사이에 형성된 접착물질을 더 포함하는, 반도체 패키지.
제 5항 내지 제 7항 중 어느 한 항에 있어서,
상기 재배선 패턴층은 상기 몰딩 부재 하면에 FAB 공정을 통해 형성되는, 반도체 패키지.
가장자리를 따라 다수의 접속단자를 가지며, 상기 접속단자를 통하여 외부로부터 구동신호를 입력받아 영상 정보를 디스플레이하는 디스플레이 패널; 및
상기 디스플레이 패널을 구동하기 위한 반도체 칩이 실장되고 상기 접속단자와 전기적으로 접속하는 반도체 패키지를 포함하되,
상기 반도체 패키지는,
홀이 형성된 필름;
상기 필름의 하부에 형성되고, 배선을 구성하는 도금 패턴;
상기 홀 내에 안착되고, 상기 도금 패턴과 전기적으로 연결된 반도체 칩; 및
상기 도금 패턴을 중심으로 상기 반도체 칩과 반대편에 형성되고, 상기 도금 패턴을 보호하는 보호층을 포함하는, 디스플레이 패널 어셈블리.
제 11항에 있어서,
상기 도금 패턴은,
상기 반도체 칩 하부에 위치한 금속 패드와 전기적 연결을 하며, 이너 리드를 형성하는 제 1 도금 패턴; 및
상기 제 1 도금층 하부에 형성되는 제 2 도금 패턴을 포함하는, 디스플레이 패널 어셈블리.
제 12항에 있어서,
상기 반도체 칩을 중심으로 상기 제 1 도금 패턴의 양 단의 간격은 상기 제 2 도금 패턴의 양 단의 간격보다 좁은, 디스플레이 패널 어셈블리.
제 13항에 있어서,
상기 반도체 칩 하부에 형성되어, 상기 도금층과 상기 반도체 칩을 전기적으로 연결하는 금속 패드와,
상기 반도체 칩 및 상기 필름의 일부를 덮는 몰딩 부재를 더 포함하되,
상기 몰딩 부재가 상기 필름의 일부를 덮는 것은,
상기 필름의 일단이 상기 몰딩 부재 내부로 들어가는, 디스플레이 패널 어셈블리.
제 11항에 있어서,
상기 반도체 칩을 덮는 몰딩 부재;
상기 몰딩 부재 하면에 형성되며, 상기 도금층과 전기적 연결을 하는 재배선 패턴층; 및
상기 필름 상에 위치하며, 상기 몰딩 부재의 측면과 접촉된 도포물질을 더 포함하는, 디스플레이 패널 어셈블리.
제 11항에 있어서,
상기 반도체 칩 및 상기 필름의 일부를 덮는 몰딩 부재;
상기 몰딩 부재 하면에 형성되며, 상기 도금층과 전기적 연결을 하는 재배선 패턴층; 및
상기 필름 상에 위치하며, 상기 몰딩 부재의 측면과 연결된 도포물질을 더 포함하되,
상기 몰딩 부재가 상기 필름의 일부를 덮는 것은,
상기 필름의 일단이 상기 몰딩 부재 내부로 들어가는, 디스플레이 패널 어셈블리.
제 11항에 있어서,
상기 반도체 칩을 덮는 몰딩 부재;
상기 몰딩 부재 하면에 형성되며, 상기 도금층과 연결부재를 통해 전기적 연결이 되는 재배선 패턴층; 및
상기 필름 상에 위치하며, 상기 몰딩 부재의 측면과 연결된 도포물질을 더 포함하는, 디스플레이 패널 어셈블리.
제 17항에 있어서,
상기 연결부재는,
접속 범프 또는 이방성 전도막(ACF)인, 디스플레이 패널 어셈블리.
제 18항에 있어서,
상기 도금층과 상기 필름 사이에 형성된 접착물질을 더 포함하는, 디스플레이 패널 어셈블리.
제 15항 내지 제 17항 중 어느 한 항에 있어서,
상기 재배선 패턴층은 상기 몰딩 부재 하면에 FAB 공정을 통해 형성되는, 디스플레이 패널 어셈블리.