JPH06295962A - 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置 - Google Patents

電子部品搭載用基板およびその製造方法並びに電子部品搭載装置

Info

Publication number
JPH06295962A
JPH06295962A JP5230378A JP23037893A JPH06295962A JP H06295962 A JPH06295962 A JP H06295962A JP 5230378 A JP5230378 A JP 5230378A JP 23037893 A JP23037893 A JP 23037893A JP H06295962 A JPH06295962 A JP H06295962A
Authority
JP
Japan
Prior art keywords
wiring board
solder
lead
hole
lead frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5230378A
Other languages
English (en)
Inventor
Mitsuhiro Kondo
光広 近藤
Osamu Fujikawa
治 藤川
Katsumi Kosaka
克巳 匂坂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ibiden Co Ltd
Original Assignee
Ibiden Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibiden Co Ltd filed Critical Ibiden Co Ltd
Priority to JP5230378A priority Critical patent/JPH06295962A/ja
Priority to US08/136,905 priority patent/US5438478A/en
Publication of JPH06295962A publication Critical patent/JPH06295962A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
    • Y10T29/4921—Contact or terminal manufacturing by assembling plural parts with bonding

Abstract

(57)【要約】 【目的】 電子部品を搭載するリードフレームの周辺部
に構造上の特徴をもたせ、配線基板との間の電気的な接
続機能と物理的な保持機能とを別個に果たす電子部品搭
載用基板並びにこれを用いた電子部品搭載装置を提供す
る。 【構成】 少なくとも表裏両面に形成した導体パターン
と該表裏両面間に貫通して設けたスルーホール（１４）
とを有する配線基板（１０）と、該配線基板の主表面の
少なくとも外周部に形成された接着剤層（２６）と、該
接着剤層を介して前記配線基板に接合された外部接続用
の複数のリードよりなるリードフレーム（２０）と、該
リードフレームのインナーリード部（２２）と前記配線
基板の裏面側に形成した導体パターンとを電気的に接続
する前記スルーホールに形成したはんだ層（１６）とか
らなることを特徴とする電子部品搭載用基板並びに該基
板内の中心部に搭載して樹脂封止された電子部品を備え
た電子部品搭載装置。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は電子部品搭載用基板お
よびその製造方法並びにこれを用いた電子部品搭載装置
に関するものであり、特に、半導体集積回路のような電
子部品を搭載するリードフレームの周辺部に構造上の特
徴を有する電子部品と配線基板との間の電気的な接続機
能と物理的な保持機能とを別個に果たすようにされた電
子部品搭載用基板に関するものである。
【０００２】
【従来の技術】半導体装置の中枢をなす半導体素子にお
いて、マイクロプロセッサ・ユニット（ＭＰＵ）や客先
仕様半導体素子（いわゆるカスタムＩＣ）として主に使
用されるゲートアレイ素子については、従来から次のよ
うな諸事項の充足が要望されている。即ち、（１）スイ
ッチングノイズを抑制するためにリードインダクタンス
を低減させること；（２）高速動作にともなう消費電力
の増大に基づいて発生する熱を効率的に放散させるこ
と；（３）入出力端子数の増大と半導体素子上での電極
の微細化に対応してインナーリードを微細化させるこ
と；（４）適応機能を拡大するために単一基板上にマル
チチップを搭載させること；等の諸事項の充足が要望さ
れてきている。
【０００３】上述の要望事項に対しては従来から幾つか
の提案がなされており、例えば、次のような利点を生じ
るものが提案されている。即ち、（１）基板を多層構造
にすることでリードインダクタンスの低減を可能にす
る；（２）リジッドな基板にヒートシンクを搭載する構
造にして放熱性を確実に向上させる；（３）基板の加工
性を利用してインナーリードの微細化を可能にする；
（４）基板の設計の自由度を増すことにより単一基板上
でのマルチチップの搭載を可能にする；等の利点を生じ
るものが提案されており、これらは例えば基板とリード
フレームとを接合した電子部品搭載用基板に有効に利用
できるようにされている。
【０００４】図１は特開昭５９−９８５４５号公報に例
示されているような従来技術に関する半導体装置の一例
を示す説明図である。図１において、ガラスエポキシ系
材料からなる基板１の上面には所要形状の導体パターン
２が形成されており、この基板１の適所に搭載された半
導体素子３とは金ワイヤー４をもって接続されている。
また、導体パターン２は所要の外部素子との接続用のリ
ードフレーム５とはんだ６により接合されており、全体
としてモールドレジン７で封止されている。
【０００５】図２は前記特開昭５９−９８５４５号公報
に例示されている別の半導体装置の一例を示す説明図で
ある。図２において、ガラスエポキシ系材料からなる基
板１の上面には所要形状の導体パターン２が形成されて
おり、この基板１の所定位置に接着剤８を介して設けら
れた半導体素子３とは金ワイヤー４をもって接続されて
いる。また、導体パターン２は所要の外部素子との接続
用のリードフレーム５とはんだ６により接合される一
方、該リードフレーム５の接合位置において基板１にス
ルーホール９が設けられている。なお、半導体素子３は
これを中心として部分的にポッティングレジン７ａで封
止されている。
【０００６】
【発明が解決しようとする課題】ところが、上述した従
来技術においても次のような問題点があった。即ち、
［１］リードフレームと基板との接合部には、電気的な
接続機能という一方の局面と、物理的な保持機能という
他方の局面とが含まれている。ところで、上述した従来
技術においては、要部でのはんだ接合だけにより前記の
電気的な接続機能および物理的な保持機能という双方の
機能を担保することが期待されている。しかるに、高機
能の半導体素子を搭載するリードフレームにおける接合
部についてみると、これは通常マルチ入出力端子を有す
ることができるＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ
ａｇｅ）に関連していることが認められる。ところが、
このような構造においては、その４辺の外周に接合部が
設けられており、リードフレームと対応の基板との間の
熱膨張差に基づくストレスの開放方向が付与されていな
いため、このストレスが前記接合部に蓄積してしまう。
かくして、例えば製品寿命試験が行われたとき、 該当の
部位に破断が生じ、ひいては関連の配線部位での断線も
生じることになる；［２］リードフレームと基板との接
合をはんだ付けにより行うときには、該当の部位が加熱
されるが、前記接合部およびその周辺部が常温に戻った
ときには、該当の部位にストレスが残存して反りやネジ
レのような不都合な事態を生じることがある。 したがっ
て、 所望の半導体チップを搭載するようなアセンブル工
程においては、前記の反りやネジレの状態のために搬送
作業やチップ搭載作業が困難または不可能になり、その
結果として多くの不良品が発生することになる；［３］
リードフレームと基板との接合を行う際には、所要の加
熱作業や加圧作業に加えて、両者の位置合わせを高精度
に行うことが必要であるが、この位置合わせを好適に行
うことは困難であり、いわゆる接合上の歩留りが低下し
てしまう；等の問題点があった。
【０００７】また、リードフレーム５は４２アロイやＣ
ｕ合金等のような０．１５ｍｍ程度の厚さを有するリー
ドフレーム材にエッチング処理を施すことにより形成し
たものであり、半導体素子と電気的に接続するためのイ
ンナーリードのピッチは通常０．２０−０．３０ｍｍ程
度である。このピッチを小さくするため細線化を強行す
ると、当該リードの強度が低下したり、リードに不所望
な曲がりが生じたりすることがある。この場合、リード
は接合処理後の諸製造工程において加わる応力のため基
板から剥離することがある。
【０００８】上述した従来の半導体装置は、例えば特開
平３−２０３３５７号公報に記載された方法により製造
されている。すなわち、先端に設けた孔に高鉛はんだボ
ールを盛り付けたリードを基板のスルーホールに位置合
わせしてリフローすることにより、スルーホール内には
んだを充填させるとともにリード先端孔にも充填させて
リードとスルーホールとの間にはんだ接合を形成する。
【０００９】しかし、この従来の製造方法によれば、リ
ードは単に基板に位置合わせされているのみで、基板に
固定されていない。従って、はんだを加熱状態から常温
に戻すときに、熱ストレスがリードとスルーホールとの
間のはんだ接合部分に直接加わることになるので、はん
だ接合部分の信頼性が低下するおそれがある。また、リ
ードにはんだボールを盛り付けるために、作業時間を要
するとともに材料費等も高価になる。さらに、はんだボ
ールを盛り付けたリードを基板に位置決めした後、該は
んだボールを溶融するためにリフロー工程が必要で、さ
らに作業時間を要し、全体として製造時間が長くなると
ともに、最終の電子部品装置が高価なものになるという
問題がある。さらに、リード間のピッチが細かくリード
幅の狭い高密度実装用のリードフレームを使用する場
合、スルーホールを充填するとともに接合部の信頼性を
維持するに必要なはんだ量をはんだボールの形状でリー
ド先端孔に付与することは困難である。
【００１０】この発明は上述した従来の諸問題点を解決
し、半導体集積回路のような電子部品を搭載するリード
フレームの周辺部に構造上の特徴を有する電子部品と配
線基板との間の電気的な接続機能と物理的な保持機能と
を別個に果たすようにされた電子部品搭載用基板および
その製造方法並びにこれを用いた電子部品搭載装置を提
供することを目的とするものである。
【００１１】
【課題を解決するための手段】この発明の電子部品搭載
用基板は、少なくとも表裏両面に形成した導体パターン
と該表裏両面間に貫通して設けたスルーホールとを有す
る配線基板と、該配線基板の主表面の少なくとも外周部
に形成された接着剤層と、該接着剤層を介して前記配線
基板に接合された外部接続用の複数のリードよりなるリ
ードフレームと、該リードフレームのインナーリード部
と前記配線基板の裏面側に形成した導体パターンとを電
気的に接続する前記スルーホールに形成したはんだ層と
からなることを特徴とする。好ましくは、前記配線基板
がその裏面側にヒートシンク部を具え、前記接着剤層が
熱硬化性樹脂よりなり、0.3-2.0mm の幅と５-100μm の
厚さを有し、また前記配線基板に設けたスルーホールよ
りも該配線基板の外方端側に位置し、前記はんだ層がは
んだよりなり、前記リードフレームがその中央部に開口
部を具え、また前記リードフレームの開口部近傍のイン
ナーリード内端部を薄肉状にする。即ち、この発明に係
る電子部品搭載用基板においては、外部接続端子として
のリードフレームと配線基板とを所定の接着剤で固着・
接合することによって両者の物理的な保持機能が確保さ
れるとともに、該リードフレームと配線基板内のスルー
ホールとの独立した（個別の）電気的な接続機能が確保
されており、少なくとも前記物理的な保持機能を果たす
部位は、前記電気的な接続機能を果たす部位よりもアウ
ターリード部位側に配置されていることにある。
【００１２】この発明の電子部品搭載用装置の製造方法
は、少なくとも表裏両面に形成した導体パターンと該表
裏両面間に貫通して設けたスルーホールとを有する配線
基板の主表面側の少なくとも外周部に接着剤を塗布して
接着剤層を形成し、該接着剤層を介して複数のリードよ
りなるリードフレームのインナーリード部を前記配線基
板の主表面側に接着固定するリード接合工程と、前記配
線基板の裏面側を溶融はんだに接触させて前記スルーホ
ール内にはんだを充填させて前記インナーリード部と前
記裏面側の導体パターンとを電気的に接続するはんだ接
合工程とからなることを特徴とする。
【００１３】この発明の電子部品装置は、少なくとも表
裏両面に形成した導体パターンと該表裏両面間に貫通し
て設けたスルーホールとを有する配線基板と、該配線基
板の主表面の少なくとも外周部に形成された接着剤層
と、該接着剤層を介して前記配線基板に接合された外部
接続用の複数のリードよりなるリードフレームと、該リ
ードフレームのインナーリード部と前記配線基板の裏面
側に形成した導体パターンとを電気的に接続する前記ス
ルーホールに形成したはんだ層と、前記配線基板内に樹
脂封止し、該配線基板の裏面側で前記スルーホールのは
んだ層と電気的に接続された電子部品とからなることを
特徴とする。
【００１４】
【作用】この発明に係る電子部品搭載用基板によれば、
（１）蓄熱にともなうストレスが、配線基板外周に配置
された（接着剤層による）物理的な保持部と電気的な接
続部とに分散して、耐ストレス性が向上する。なお、
（接着剤層による）物理的な保持部の面積は必要に応じ
た寸法に選択することができる；（２）リードフレーム
と配線基板との接合を予め接着剤によって行っておくこ
とが可能であり、電気的な接続のためにはんだ付けに必
要な加熱作業がなされるときでも、前記リードフレーム
と配線基板とが互いに固定された位置関係にあるため
に、はんだ付けのための加熱部位が常温に戻ったときに
前記（接着剤層による）物理的な保持部にかかるストレ
スが極めて小さくなり、その結果として、（接着剤層に
よる）物理的な保持部における反りやネジレの発生も著
しく低減される；（３）前記接着剤が硬化する時点まで
は、リードフレームと配線基板との常温付近での仮付け
や固定をすることは容易であり、また、高温における位
置決めや接着作業のための特別な設備は不要である；等
の利点がもたらされる。
【００１５】また、リードフレームのインナーリード内
端部を薄肉状にすると、配線基板の導体パターンに対す
る所望の自由度を維持しながら、リードフレーム内の開
口部とこれに対向する配線基板との位置合わせが容易に
なり、また両者の接合部位の接着強度が大きくなる利点
がもたらされる。
【００１６】この発明の方法によれば、リードが配線基
板の表面側に接着剤層を介して接合固定されているの
で、配線基板の裏面側からスルーホール内に充填された
溶融はんだとの接合後、配線基板を常温に戻したときに
生じる熱ストレスがリードとスルーホールとの間のはん
だ接合部のみならず接着剤層を介したリードと配線基板
との接合部位にも分散される。その結果、はんだ接合部
位に加わるストレスが軽減され、リードとスルーホール
間の物理的接続の信頼性が高められる。
【００１７】また、配線基板の裏面側を溶融はんだと接
触させる簡単な作業によりスルーホール内にはんだを充
填させるとともに、該スルーホール内に充填されたはん
だ層を介して表面側に配設したリードとスルーホール間
にはんだ接合を形成することができる。すなわち、リー
ドとスルーホール間のはんだ接合を作業性良くかつ安価
に行うことができる。さらに、はんだ接合を例えばはん
だ槽等を用いて行うと、スルーホール内を充填するとと
もにリードとのフィレット形成に要するに十分な量のは
んだが容易かつ確実に供給されるので、供給不足に基づ
くはんだ接合不良等が生じることがない。
【００１８】
【実施例】図３は、この発明の第１の実施例に係る電子
部品搭載用基板に関する概略的な説明図である。この図
３において、ガラス布にビスマレイミドトリアジン樹脂
を含浸させてなる基材の両面に銅箔を積層させて形成し
た配線基板１０（０．２ｍｍ厚）の例えば中央部には所
要の電子部品（半導体素子）を搭載するためのキャビテ
ィ１２が設けられており、また所要位置にスルーホール
１４も設けられている。このスルーホール１４の内面に
はまず銅めっきが施され、次いでニッケル，さらに金め
っきが施されている。所要の金属箔（例えば、三菱電機
社製のＭＦ２０２−Ｈ，０．１５ｍｍ厚）からなるリー
ドフレーム２０は、配線基板１０の上部適所に配置され
ており、そのインナーリード２２の先端に後述する金ワ
イヤーとの接続のための銀めっきが施されている。ま
た、インナーリード２２に続けてアウターリード２４が
設けられており、所要のアセンブル作業に際して他の回
路部等と接続するようにされている。配線基板１０とリ
ードフレーム２０とは、エポキシ樹脂よりなる接着剤層
２６によって接着されている。図３に示す電子部品搭載
用基板は、マルチピンのＱＦＰに対応するものであっ
て、フレームの多連取りの１ピース分が示されている。
配線基板としては、上記両面銅張積層板のほかにエポキ
シ、ポリイミド、テフロン等の耐熱性絶縁樹脂を含浸さ
せたガラス布積層板や、セラミック積層板等を用いるこ
とができる。なお、この図３に示された例においては、
グランド用のグランドリング２８をスルーホールを介し
て配線基板２１の裏面の導体パターンに落すことによ
り、リードインダクタンスが低減するようにされてお
り、その結果として、この配線基板１０に関する配線設
計の自由度が向上するようにされる。
【００１９】図４は図３のＩＶ−ＩＶ線で切断した状態
を示す横断面図である。図４において、キャビティ１２
の周辺適所に配置された接着剤層２６を介して、リード
フレーム２０におけるインナーリード２２またはその近
傍部位が配線基板１０の上面に接着されている。ここ
で、配線基板１０はそのモールド成形性を向上させるた
めにＣ面加工が施されている。接着剤層２６はエポキシ
樹脂、ポリイミド樹脂、トリアジン樹脂等の耐熱性が高
い熱硬化性樹脂により形成されている。該熱硬化性樹脂
を接着剤として用いる場合、Cl- 等のイオン性不純物は
低い（10ppm 以下）方が望ましい。
【００２０】接着剤層２６は液状またはシート（フィル
ム）状の熱硬化性樹脂を配線基板の所定箇所に塗布する
ことにより形成される。液状樹脂を用いる場合、これを
配線基板の所定箇所にスクリーン印刷またはディスペン
サー等により塗布し、リードフレームの配線基板に対す
る位置決め後加熱圧着により硬化させる。液状樹脂は溶
剤系、無溶剤系のいずれでもよい。溶剤系の場合、リー
ドフレームの位置決め前に指触乾燥を行う必要があり、
残存溶剤が多いと、接着固定時にボイドが発生すること
があるので、無溶剤系を用いるのが好ましい。シート
（フィルム）状樹脂を用いる場合、所定のパターンに従
って不要部分を打ち抜き等により除去したものを配線基
板に配置し、リードフレームの位置決め後加熱圧着によ
り硬化させる。
【００２１】接着剤層２６は基板の少なくとも外周部、
特にスルーホールとリードとの電気的接続部よりも外側
に所定の幅で形成される。この幅は０．３−２．０ｍ
ｍ、好ましくは０．８−１．０ｍｍである。幅が０．３
ｍｍ未満の場合、リードとの接着強度が低下し、電気接
続の信頼性が劣る。他方、２．０ｍｍを越えると、配線
基板内のスルーホールや導電パターンの配線領域が減少
し、パターン設計の自由度が著しく低下する。また、上
記スルーホールとリードとの電気的接続部よりも内側に
は接着剤層を必要に応じて形成する。しかし、リードを
電子部品の近傍まで延在させ、該リードの表面と電子部
品とを金属細線（例えばＡｕ線）にて接続する場合、リ
ードが配線基板に接着固定されていないと、ワイヤーボ
ンディングを行うことができないので、接着剤層をリー
ドと配線基板との間で少なくとも接続箇所に形成する必
要がある。
【００２２】接着剤層の厚みは、リードと配線基板とを
加熱圧着する前の配線基板表面に形成された導体パター
ンのスルーホール開口部周縁の接続パッドの高さよりも
厚いことが望ましい。接続パッドの高さよりも薄いと、
リードと配線基板との間の十分な接着強度を得ることが
できない。また厚すぎると、加熱圧着時に接着剤が流動
して接続パッドやスルーホールを覆うため、接続信頼性
が著しく低下する。通常、接続パッドの高さは１５−５
０μｍ、好ましくは３０−４０μｍであり、接着剤層の
厚みは接続パッドの高さより５−５０μｍだけ厚いのが
望ましい。好ましくは、接着剤層の厚みは４０−６０μ
ｍである。
【００２３】図４に示すように、リードフレーム２０と
スルーホール１４とははんだ１６をもって固着されてい
る。ここではんだ１６としては、錫と鉛とが９：１で混
合されたいわゆる９：１はんだが好適に使用される。配
線基板１０の下面に印刷して設けられたソルダーレジス
ト１８は、配線基板上の隣接導体パターン間のはんだブ
リッジを防ぐためと、グランドリング２８用に配置され
た導体パターンとヒートシンク３０との絶縁のためのも
のである。ヒートシンク３０は無酸素銅材からなり、モ
ールド成形後に外気に露出される高さを保つように、別
の接着剤３２によって配線基板１０の下面側に接着され
ている。
【００２４】図示例においては、リードと配線基板が接
着剤層を介して接合固定されているので、単一リード当
りのリード引き抜き強度は約１ｋｇ／リード以上であ
り、接着剤を用いずにはんだのみで接合した際の約０．
３ｋｇ／リードに比べて遥かに改善されたことが確認さ
れた。また、配線基板とリードフレームとの位置合わせ
は、簡単なピン立て治具により、室温の中で極めて良好
に行うことができる。そして、このようにして形成され
た電子部品搭載用基板に対する反りやネジレの発生も極
めて軽度のものであり、０．１ｍｍ以下のものであるこ
とが認められた。
【００２５】図５は、図４に示す電子部品搭載用基板に
電子部品、特に半導体素子を搭載し、樹脂封止した状態
の電子部品搭載装置に関する説明図である。図５におい
ては、図４の場合とは異なり基板の上下関係が逆転して
いる。ここで、配線基板１０のキャビティ１２に挿入・
配置された半導体素子３４の一方の面はダイペースト３
６を介してヒートシンク３０の一方の面（この図４では
下面）に接着されており、半導体素子３４の他方の面に
おける電気的な接続部位（図示されない）は金ワイヤー
３８を介してグランドリング２８およびリードフレーム
２０のインナーリード２２側に接続されている。このよ
うにして半導体素子を搭載後、その要部はモールドレジ
ン４０で封止される。なお、ヒートシンク３０の他方の
面は前述したように外気に対して露出している。
【００２６】図６および図７は、図５に示すような電子
部品搭載装置の製造工程を横断面図により概略的に示
す。まず、ガラス布にビスマレイミドトリアジン樹脂を
含浸させた基材の両面に銅箔を積層させて形成した配線
基板１１にドリル加工を施してスルーホール１４を形成
する（図６（ａ）参照）。次に、スルーホール１４に銅
めっきを施してスルーホールめっき層１５を形成する
（図６（ｂ）参照）。このように処理した配線基板１１
に、公知のサブトラクティブ法によるはんだ剥離法で導
体パターン１７（２８）を形成する（図６（ｃ）参
照）。
【００２７】次に、配線基板１１の裏面の導体パターン
１７の一部にスクリーン印刷法によりソルダーレジスト
層１８を印刷塗布し加熱硬化させる（図６（ｄ）参
照）。これにより、後述するスルーホール１４のはんだ
接合部のはんだブリッジを避けることができるのみなら
ず、後述するヒートシンクと導体パターン１７との絶縁
を確実にすることができる。なお、ソルダーレジスト層
１８の形成は用途等に応じて省略してもよい。ソルダー
レジスト層１８の形成後、導体パターン１７およびスル
ーホール１４にＮｉめっきおよびＡｕめっき（図示せ
ず）を施す。このめっき層の形成は、後述する半導体素
子を組付ける際のワイヤボンディングに必要なもので、
またスルーホール１４内のはんだ濡れ性を向上させる。
なお、ＮｉめっきおよびＡｕめっきは用途等に応じて省
略してもよい。しかる後、配線基板１１に半導体素子の
搭載部を構成するキャビティ１２をルーター加工または
レーザー加工等により形成する（図６（ｄ）参照）。さ
らに、多数個取り配線基板１１を金型による打抜き加
工、ルーター加工、ダイシング加工等により個別の配線
基板１０に分割する（図６（ｅ）参照）。
【００２８】次に、各配線基板１０の表面側の所定位置
に接着剤をスクリーン印刷、ディスペンサ等により塗布
して接着剤層２６を形成する。接着剤としては、前述し
たように耐熱性、絶縁性に優れたエポキシ樹脂、ポリイ
ミド樹脂、トリアジン樹脂等が使用され、液状のみなら
ずＢステージのシート状であってもよい。シート状の場
合、打ち抜き加工された接着剤シートを配線基板１０に
貼り付けるか、またはリードフレームの所定位置にあら
かじめ仮接着しておいてもよい。この接着剤層の形成
後、複数のリードよりなる銅合金、鉄ニッケル合金等の
リードフレーム２０のインナーリード２２を配線基板１
０に接合固定する（図７（ｆ）参照）。その際、インナ
ーリード２２の一部が所定のスルーホール１４の上部に
重なるよう位置合わせされる。なお、インナーリード２
２の接合は、プレスによる熱圧着、常温での加圧接着後
の加熱硬化等により行われる。
【００２９】リードフレームの接合後、配線基板１０の
裏面側をはんだ槽（図示せず）内の溶融はんだ面上に載
置し、図８（ａ）に示すように、溶融はんだをスルーホ
ール１４内に侵入させて上昇させることにより配線基板
１０の表面側開口位置まで到達せしめる。そして、該表
面側開口位置に達したはんだはスルーホールの回りに形
成した接続パッド層を介してインナーリードに達し、こ
れによりはんだ層１６およびはんだフィレット１６ａを
形成する（図７（ｇ）、図８（ｂ）参照）。このはんだ
層を確実に形成するためには、フラックスを用い、配線
基板１０を予備加熱することが望ましい。はんだとして
は、スズー鉛、スズー銀、スズーアンチモンはんだ等を
用いることができるが、はんだ接合時の配線基板の熱劣
化および接合後のはんだの耐熱性を考慮すれば、スズ
９：鉛１のはんだを用いるのが好ましい。
【００３０】配線基板１０が接合されたリードフレーム
２０を直接溶融はんだ槽に載置する場合、スルーホール
１４と接続されるインナーリード２２以外のリードフレ
ーム２０の箇所にはんだが付着しないように工夫する必
要がある。例えば、図９（ａ）に示すように、溶融はん
だＳに配線基板１０のみが接触するように、該配線基板
に対応する部分以外のはんだ表面を覆う治具４２を溶融
はんだの上面に設ける。あるいは、図９（ｂ）に示すよ
うに、配線基板１０が接合固定された箇所以外のリード
フレーム２０の表面にはんだが付着しないように、該リ
ードフレーム表面を治具４４で覆う。この場合、溶融は
んだＳと逆の側のリードフレームの面は必ずしも治具４
４で覆う必要はないが、配線基板１０の下面を確実に溶
融はんだＳと接触させるために剛性のある治具４４で覆
うほうが好ましい。なお、フラックスを用いる場合、リ
ードフレーム上面を覆う剛性治具４４には、図９（ｂ）
に示すように、インナーリードにはんだ接合するスルー
ホール１４と対応する位置で治具４４に貫通孔４６等を
設けるのが好ましい。これは、配線基板１０を溶融はん
だＳ上に載置した際に、気化したフラックスを治具４４
の外部に逃がさないと、該気化したフラックスによりス
ルーホール内部のはんだ層１６に気泡を生じて接続信頼
性を低下させるからである。なお、治具４４の材質とし
ては、セラミックス等の無機材料または耐熱性のプラス
チック材料が用いられる。
【００３１】次いで、配線基板１０の裏面側でキャビテ
ィ１２の位置に、搭載すべき半導体素子の固定を兼ねる
無酸素銅製のヒートシンク３０がエポキシ樹脂等の接着
剤層３２を介して接合固定されている（図７（ｈ）参
照）。ヒートシンク３０としては、銅、アルミニウム等
の熱伝導性のよい金属、セラミックス材料を用いてもよ
い。なお、ヒートシンクをグランド等の電気回路として
利用する場合、配線基板１０の裏面側の導体パターン１
７とヒートシンク３０とを導電性接着剤により電気的に
接続することができる。半導体素子３４を配線基板１０
のキャビティ１２の位置でヒートシンク３０に銀ペース
ト３６等によりダイボンディングする一方、該半導体素
子の電極パッドを配線基板１０の導体パターン２８また
はインナーリード２２とワイヤボンディングにより接続
する（図７（ｉ）参照）。このようにして半導体素子３
４を搭載した配線基板１０をエポキシ樹脂等のモールド
レジン４０により樹脂封止し、リードフレームを所定の
長さで切断して最終的な電子部品搭載装置を形成する
（図５参照）。
【００３２】上述した電子部品搭載装置の製造に際し、
配線基板とリードフレームとの位置合わせを後述する方
法により簡易かつ精度良く行うことができる。この位置
合わせ方法の一例として図１０に示す方法がある。図１
０は電子部品搭載用の配線基板５０と、多数個取りのリ
ードフレーム６０と、該配線基板とリードフレームとの
位置合わせに用いる位置合わせ台７０とを分解斜視図に
より概略的に示したものである。
【００３３】配線基板５０は、図１０（ｂ）に示すよう
に、正方形の基板であり、その中央部に正方形の電子部
品を搭載するためのキャビティ５２を有するとともに、
四隅に位置合わせ用の円弧状切り欠き部５４を備えてい
る。かかる配線基板５０は次のようにして形成される。
すなわち、多数個取り基板の所定位置に通常の穴明け加
工機等によりスルーホール（図示せず）を形成するとと
もに位置合わせ用の円形孔を形成する。しかる後、この
多数個取り基板を打ち抜き用金型にて切断することによ
り、四隅に対称形の円弧状切り欠き部５４を有する個別
の配線基板５０が得られる。この場合、切り欠き部５４
は位置合わせ用として位置精度および加工精度ともに高
く、配線基板５０に設けたスルーホールや導体パターン
との距離が常に一定に保たれる。
【００３４】リードフレーム６０は、たとえば図１０
（ａ）に示すように、各配線基板５０に対応する単一の
リードフレーム６２が４個取れるように形成した多数個
取りフレームであり、各単一のリードフレーム６２の外
枠で図示の前後の基準位置に一対の位置合わせ用の貫通
孔６４がリード等の形成用エッチング加工時に同時に形
成される。したがって、貫通孔６４の位置精度および加
工精度は位置合わせ用として適正である。なお、貫通孔
の数は多数個取りフレーム内に２個以上あればよい。
【００３５】位置合わせ台７０は、図１０（ｃ）に示す
ように、リードフレームの取り数に合わせた位置合わせ
部７２を具える。各位置合わせ部７２には、配線基板５
０の四隅の切り欠き部５４の位置合わせ用の４個の円筒
状凸部７４と、単一のリードフレーム６２の貫通孔６４
の位置合わせ用の２個の円筒状凸部７６とが設けられて
いる。
【００３６】かかる位置合わせ台７０を用いて配線基板
５０とリードフレーム６０との位置合わせについて次に
説明する。まず、配線基板５０の表面側所定位置に接着
剤を塗布した後、四隅の切り欠き部５４を位置合わせ台
７０における各位置合わせ部７２の対応する円筒状凸部
７４に合わせて配線基板５０を挿入嵌合させる。次に、
リードフレーム６０の貫通孔６４を位置合わせ台７０の
円筒状凸部７６に挿入して配線基板５０と重ね合わせ、
しかる後上方から圧力を加えて配線基板５０とリードフ
レーム６０とを接合固定する。この接合固定後の状態を
図１１に平面図として示す。図１１に示す例において
は、配線基板とリードフレームとが精密に位置合わせさ
れているので、これを電子部品搭載用基板として用いる
ことにより、その後のワイヤボンデイング工程等におけ
る位置合わせが適正に行われ、電子部品搭載装置を高い
歩留まりで製造することができる。
【００３７】配線基板とリードフレームとの位置合わせ
の他の例を図１２に示す。図１２（ａ）に示すように、
配線基板８０は正方形状で、四隅が各辺に対し４５°に
切り欠かれたもので、その中央部にキャビティ８２を有
するとともに一方の対角線上の二隅に位置合わせ用の円
形貫通孔８４を具える。他方、位置合わせ台９０の各位
置合わせ部９２は、図１２（ｂ）に示すように、貫通孔
８４の位置合わせ用の２個の円筒状凸部９４を具えると
ともに、リードフレーム６０の貫通孔６４の位置合わせ
用の２個の円筒状凸部９６を具える。この場合、所定位
置に形成された接着剤層を有する配線基板８０を貫通孔
８４を介して位置合わせ台９０の円筒状凸部９４に嵌合
させ、次いでリードフレーム６０の貫通孔６４を円筒状
凸部９６に挿入して該リードフレーム６０を配線基板８
０に重ね合わせ、その後上部から圧力を加えてリードフ
レーム６０を配線基板８０に接合固定する。この接合固
定後の状態を図１３に平面図として示す。
【００３８】配線基板とリードフレームとの位置合わせ
のさらに他の例を図１４に示す。図１４は図１０に示し
た配線基板５０とリードフレーム６０とを位置合わせ台
７０を介して位置合わせした状態の部分平面図である。
この場合、位置合わせ台７０は配線基板５０の四隅の切
り欠き部５４の位置合わせ用の４個の円筒状凸部７４の
みを有するもので、リードフレーム６０には単一のリー
ドフレーム６２の枠の四隅に突出部６６を設け、該突出
部６６の先端６６ａを円弧状に切り欠いて円筒状凸部７
４に嵌合されるようになっている。このように円筒状凸
部７４を配線基板５０とリードフレーム６０との位置合
わせに共用するので、両者を精度良く位置合わせするこ
とができる。図１５は図１４の変形例で、位置合わせ台
７０の円筒状凸部７４に対するリードフレーム６０の位
置合わせを単一のリードフレーム６２の四隅に設けた対
向する一対のリード６８の側面に円弧状の凹部６８ａを
形成し、該凹部６８ａを円筒状凸部７４に嵌合させるこ
とにより行われる。
【００３９】図１６は、この発明の第２の実施例に係る
電子部品搭載用基板に関する概略的な説明図である。図
１６において、エポキシ含浸されたセラミック多孔体か
らなる配線基板１００上の適所には、熱膨張が低いもの
の組み合わせとして選択された４２アロイからなるリー
ドフレーム１１０が配置されている。配線基板とリード
フレームとを接合するための接着剤層１２２として、ポ
リイミド材の両面に適当な接着剤が塗布されたエレファ
ン（巴川製紙社製）が用いられており、これを配線基板
１００のリードフレーム１１０の接合に要する部位に配
置し、電気接続用スルーホール１０２を穴明け加工によ
り形成した後該リードフレーム１１０を接着する。ここ
で、電気接続用スルーホール１０２に形成するはんだ層
１０４としては、高鉛率で、所要のモールド成形をする
際の温度に耐えるようなはんだを用いて形成されてい
る。また、電気接続用スルーホール１０２は互いに最小
間隔になるように千鳥状に配置されており、配線基板１
００のキャビティ１０６の近傍において、該キャビティ
の周辺部に設けた電源部１１４およびグランド部１１６
と導通したグランドパターン用めっき層１１８および電
源パターン用めっき層（図示せず）と電気的に接続され
ている。なお、１２０はリードフレーム１１０の各リー
ド１１２の先端部の表面に形成したボンディング用の銀
めっき層であり、１２４はソルダーレジスト層であり、
１３０はヒートシンクである。
【００４０】図１７は図１６のＸＶＩＩ−ＸＶＩＩ線で
切断した状態を示す横断面図である。図１７において、
配線基板１００の所定箇所に設けられたスルーホール１
０２には所要のめっきを施してめっき層が形成されてい
る。ここで、スルーホール１０２の口径はリードフレー
ム１１０の各リード１１２の幅よりも大きくしてあるの
で、リードフレーム１１０の各リード１１２の側面には
んだ層１０４のフィレットが形成され、これにより接続
の信頼性が一層向上している。
【００４１】なお、リードフレームのリードと配線基板
との位置合わせが多少ずれを生じても、隣接するリード
とスルーホール間の短絡を防止してリードとスルーホー
ルとの間のはんだ接合を確実にするには、図１７に示す
ようにスルーホールの直径をリードの幅より大きくして
リードの側壁にはんだのフィレットを形成するほかに、
図１８に示すように０．２ｍｍ長さ、０．１ｍｍ幅、
０．０４ｍｍ厚の補助電極部分１２６をリード１１２の
取り付け方向に向けて左右にスルーホール１０２の導電
めっき層１０４ａに接続して設ける。後者の場合、リー
ド１１２の下面と補助電極部分１２６の上面とは図１８
（ｂ）に示すように接触しているが、若干隙間があって
もよく、一方補助電極部分１２６以外の導電めっき層１
０４ａは図１８（ｃ）に示すようにリード１１２の下面
と接触しない。なお、図１９に示すように、補助電極部
分１２６の幅をリード１１２の幅より広くかつスルーホ
ール１０２の直径より狭くなるようにしてもよい。この
ようにすると、はんだが補助電極部分１２６を伝わって
リード側面にも達するので、リードとスルーホール間の
はんだ接合がより確実に形成され、また図１９ではリー
ドとの接合強度がさらに高められる。なお、はんだの広
がりはリードの延在方向と直角の方向ではスルーホール
の直径の範囲内に限られるので、リードの取り付け位置
がスルーホールの中心から若干ずれても、隣接するリー
ドが該スルーホールにおけるはんだと短絡するようなこ
とはない。その結果、リードフレームのリード間ピッチ
を狭くして配線基板のサイズを小さくすることができ
る。
【００４２】次に、補助電極部分の変形例を図２０によ
り説明する。図２０（ａ）では、補助電極部分１２６に
スルーホール近傍で該スルーホールの円周部に斜めに達
するティアー１２６ａを設けた例である。図２０（ｂ）
では、補助電極部分１２６のリードの延在方向と直角の
方向の幅をスルーホールの直径と同一にした例である。
図２０（ｃ）では、補助電極部分１２６のリードの延在
方向と直角の方向の幅をスルーホールの直径より若干広
げた例である。いずれにしても、リードとスルーホール
間のはんだ接合が補助電極部分の存在によりより確実に
形成される。
【００４３】補助電極部分を用いる代わりに、図２１に
示すようにリードにスルーホールに対応する位置で該ス
ルーホールの直径よりも小さい突起部１２８を設けてリ
ードとスルーホール間のはんだ接合をより確実にするこ
とができる。なお、突起部１２８の直径をスルーホール
の直径より大きくしてもよく、また突起部の高さをスル
ーホール内に挿入されるように高くしてリードがスルー
ホールと係合させてリードの引っ張り強度を高めること
もできる。
【００４４】この突起部の形成は、たとえばリードを金
型で押圧する方法が一般的であり、この場合インナーリ
ードをカットする工程がある場合、その際に用いる金型
で突起部を同時に形成するのが便利である。また、他の
形成方法としてはハーフエッチング、めっき、パンチン
グ等がある。
【００４５】図２１に示すような突起部を有するリード
とスルーホールとのはんだ接合は、配線基板１００の裏
面側を溶融はんだ槽に載置することにより行われる。す
なわち、溶融はんだがスルーホール１０２内のめっき層
１０４ａに沿って上昇し、表面側の開口位置に到達して
外側に盛り上がる。このとき、図２１（ｂ），（ｃ）に
示すように、開口部に達したはんだ１０４が突起部１２
８とスムーズに接触してはんだ接合を形成する。また、
突起部の存在によりはんだのリードへの接合面積が増大
しているので、フィレットの形成が容易で、はんだ接合
の強度が増大し、電気的接続の信頼性が高められる。
【００４６】リードに突起部を設ける代わりに、図２２
（ａ）に示すように、スルーホールに対応する位置で該
スルーホールと反対側のリードフレーム１４０の各リー
ド１４２に凹部１４４をエッチング等により設けてもよ
い。この場合、図２２（ｂ），（ｃ），（ｄ）に示すよ
うに、はんだが盛り上がって凹部１４４内に流れ込むこ
とによりリードのはんだ接合面積が増大し、はんだ接合
強度が高められるとともに、はんだ接合の形成をリード
の上から目視により容易に確認することができる。これ
は製造工程の管理上非常に便利である。リードの先端部
がスルーホール上にあるときは、該リード１４２の先端
部をエッチング等により削って図２３（ａ）に示すよう
な略Ｌ字状の凹部１４６を形成する。また、図２３
（ｂ）に示すように、リード１４２にプレス加工を施し
て凹部１４８ａと凸部１４８ｂとを同時に形成すること
によりはんだ接合をより一層容易に達成することができ
る。
【００４７】リードに形成する凹部の変形例を図２４
（ａ）−（ｄ）に示す。図２４（ａ）において、リード
１５０にその幅方向に横断する複数のスリット状凹部１
５２がエッチングにより形成されている。図２４（ｂ）
において、リード１５０にその幅方向に両側から中央に
向けて一対の矩形凹部１５４がエッチングにより形成さ
れている。図２４（ｃ）において、リード１５０にその
幅方向の両側および上面から内側に向けてエッチングに
より一定寸法だけ削り取って棒状の連結部１５６が形成
されている。また、図２４（ｄ）においては、リード１
５０に凹部として貫通孔１５８がスルーホールとの対向
位置で垂直に形成されている。いずれの変形例において
も、はんだ接合の形成は容易で、目視により確認するこ
とができる。
【００４８】配線基板には通常リード１本当たり１個の
スルーホールが設けられているが、多数個取り用のリー
ドフレームでリードとスルーホールとのはんだ接合をよ
り確実にして良品確率を大幅に向上させるために、リー
ド１本当たり２個またはそれ以上のスルーホールを設け
ることができる。この場合、リードとスルーホール間の
接合強度が高められるとともに、リードと配線基板の導
体パターンとの電気的接続が増加してインダクタンス値
を低減させることができる。２個のスルーホールを有す
る配線基板とリードとの接着剤層による接合固定は、図
２５に示すように、配線基板１６０の周縁部の一箇所
（接着剤層１６６）のみで行われる。この場合、２個の
スルーホール１６２，１６４間に挟まれた配線基板の部
分の表面に導体パターンがあるので、リードと配線基板
との接合面積が広められ、両者間のはんだ接合形成確率
および接合強度が高められる。また、図２６に示すよう
に、２個のスルーホール１６２，１６４間に挟まれた配
線基板の部分の表面にも接着剤層１６８を設けると、リ
ードと配線基板との接合固定が一層確実になり、はんだ
接合をさらに安定して形成することができる。
【００４９】図２７はこの発明の第３の実施例に係る電
子部品搭載用基板に関する概略的な説明図である。図２
７において、配線基板１８０は耐熱性のガラスエポキシ
樹脂製で、０．６ｍｍの厚さで多層（ここでは４層）構
造を有し、その中に複数の内層導体１８２が設けられて
いる。リードフレーム１９０は０．１５ｍｍ厚の銅系の
ＥＦＴＥＣ−６４（古河電気工業社製）からなり、その
インナーリード１９２の先端部に形成した金めっきパタ
ーン１９４は配線基板１８０の導体パターンに適合して
いる。高耐熱性のエポキシ系材料からなる接着剤の層１
９６が配線基板１８０の外周部に該配線基板１８０に形
成したスルーホール１８４の外側に位置するように４０
μｍ厚かつ１ｍｍ幅で設けられている。スルーホール１
８４との接続に対応する側のリード１９２の部分には金
または銀のスポットめっきを施すことにより該部分のは
んだ濡れ性が改善されている。なお、複数のスルーホー
ル１８４は千鳥状に配列され、その各内壁には所定のめ
っきを施してめっき層が形成されている。配線基板１８
０の上面の所定位置に半導体素子の搭載用ダイパッド２
００を配置し、該パッドには放熱性を向上させるため
に、所要個数のサーマルビアホール２０２が形成されて
いる。
【００５０】該配線基板１８０の裏面側のスルーホール
１８４の周囲には、図２８に示すように、スルーホール
用ランド電極部１８５が設けられている。各ランド電極
部１８５は互いに隣接するスルーホール方向への広がり
がたとえば約０．１ｍｍで、インナーリード（１９２）
の延在方向と平行に広がるように形成されており、隣接
する電極部１８５間には約０．３ｍｍ以上の隙間が設け
られている。これにより、各ランド電極部１８５は熱容
量が大きく、熱を大量に蓄熱することができる。次に、
配線基板１８０を溶融はんだ槽に載置すると、まずラン
ド電極部１８５がはんだに直接接触して加熱されてはん
だの熱を十分に吸収して蓄熱し、この熱をスルーホール
内のめっき層に速やかに伝達する。その結果、該めっき
層ははんだになじみ易くなり、図２９に示すように、溶
融はんだがスルーホール１８４を速やかに上昇し、スル
ーホール１８４とインナーリード１９２間に確実なはん
だ接合を短時間で形成する。
【００５１】スルーホールが千鳥状でなく一列に配列さ
れる場合、図３０に示すように、各ランド電極部１８５
はインナーリード（１９２）の延在方向と平行にスルー
ホール１８４に対し両方向に延在させる。このようにし
て、図２８の場合と同様な効果を得ることができる。
【００５２】配線基板の裏面に設けたランド電極部の変
形例を図３１に示す。図３１（ａ）においては、ランド
電極部１８５はスルーホール１８４と反対側の位置でリ
ード（１９２）の延在方向と直角の方向に幅広の長方形
部分１８５ａを有し、該長方形部分１８５ａが隣接する
ランド電極部１８５間でソルダーレジスト等の薄い樹脂
層１８６により被覆保護されている。隣接する長方形部
分１８５ａの隙間が樹脂層１８６で被覆されているの
で、この隙間におけるはんだブリッジ等による短絡回路
の発生を確実に防止することができる。なお、樹脂層１
８６での被覆保護によりはんだからのランド電極部１８
５への熱伝導が若干妨げられるが、図３１（ｂ）に示す
ように、隣接する長方形部分１８５ａの隙間近傍部分の
みを覆うように樹脂層１８６を形成してランド電極部１
８５の加熱効果を高めることができる。
【００５３】図３２はこの発明の第４の実施例に係る電
子部品搭載用基板を製造する態様に関する説明図で、リ
ードフレームのインナーリードの先端部を薄肉化したも
のである。まず、図３２（ａ）に示すように、リードフ
レーム２１０の表裏両面の所定箇所に搭載すべき電子部
品の端子パターンに対応して所望の材質のエッチングレ
ジスト２１８の層を形成する。次いで、これにエッチン
グ処理を施して図３２（ｂ）の上部に示すような薄肉状
のインナーリード２１２とほぼ中央に搭載すべき電子部
品に対応する開口部２１４とを有するリードフレーム２
１０が形成される。その一方においては、図３２（ｂ）
の下部に示すように、ガラスエポキシ系材料よりなり、
内部に内層導体２２２をまた下面に導体パターンの層２
２４とを具えた配線基板２２０を用意し、該配線基板２
２０の所定箇所にスルーホール２２６を設けて導体パタ
ーン層２２４や内層導体２２２とリードフレーム２１０
との導電性を確保する。さらに、配線基板２２０の上面
の所定箇所に接着剤の層２２８が形成されている。図３
２（ｃ）に示すように、リードフレーム２１０の薄肉状
のインナーリード２１２を配線基板２２０の上面に形成
した接着剤層２２８に圧着して両者を緊密に接合固定
し、その後エッチングレジストの層２１８を除去する。
次に、スルーホール２２６内にはんだを充填硬化して導
体パターン層２２４や内層導体２２２とリードフレーム
２１０との電気的接続を確実にする。
【００５４】図３２に示すように、リードフレームのイ
ンナーリードを薄肉状にすることにより、配線パターン
に対する自由度を維持しながらリードフレーム内の開口
部とこれに対向する配線基板との位置合わせを容易にす
るとともに、両者の接合部位での接着強度を大きくする
ことができる。この場合、薄肉化量はフレームの厚さの
４０〜６０％である。
【００５５】図３２に示すようなリードフレームの薄肉
状のインナーリードを接着剤層を介して配線基板に接合
固定してなる電子部品搭載用基板に電子部品、たとえば
ＩＣチップを搭載した樹脂封止前のいくつかの電子部品
搭載装置の例を図３３−図３６に示す。図３３の装置に
おいて、２３０はＩＣチップで、リードフレームの中央
に設けた開口部内で基板２２０上に搭載され、ボンディ
ングにより該リードフレームに電気的に接続されてい
る。図３４の装置には一対のＩＣチップ２３０が基板２
２０上に搭載されている。このようにして、単一の基板
上に複数のＩＣチップを搭載するマルチチップ化を容易
に実現することができる。図３５の装置には、ＩＣチッ
プ２３０を直接基板２２０上に搭載するのではなく、該
基板２２０にリードフレームの中央に設けた開口部に対
応するキャビティを形成し、このキャビティの下部をさ
らに所望の寸法、形状に拡げた凹所にして該凹所に所要
材質のヒートシンク２４０を埋め込み、該ヒートシンク
上にＩＣチップ２３０が直接搭載されている。このよう
にして、ヒートシンクを用いても、装置全体としての厚
みを小さくすることができ、また該ヒートシンクと配線
基板との間をシールすることによりＩＣチップの耐湿性
を向上させることができる。図３６の装置においては、
リードフレーム２１０の薄肉状インナーリード２１２が
基板２２０の中央部に設けたＩＣチップ２３０収容用の
キャビティの方に突出するようにして該インナーリード
と基板とを接着剤層２２８を介して接合固定し、ＩＣチ
ップ２３０を基板の下面側から挿入してインナーリード
の先端部に所要のバンプ材２３２を介して接合されてい
る。このようにして、ＩＣチップ２３０が基板２２０に
よって完全に保護されている。
【００５６】
【発明の効果】以上詳細に説明したように、この発明に
係る電子部品搭載用基板によれば、（１）スルーホール
に形成しためっき層を利用することにより安価なはんだ
あげ接続が可能になるとともに、はんだとめっきとによ
り導体抵抗が低下され、その結果として低インダクタン
ス化が可能になる；（２）接着剤による物理的な保持・
固定と電気的な接続とを別個にすることで、その接続信
頼性が大幅に向上する；（３）配線基板内のスルーホー
ルを積極的に活用することにより、単なる電気的な接続
が容易になるとともに、多層構造の配線基板における内
層導体への接続も容易になり、結果的に設計上の自由度
が大幅に向上する；（４）微細化したスルーホールから
のはんだあげの活用により、接続位置の向上とフィレッ
ト形成のために必要かつ十分な量のはんだの供給が可能
になる；（５）配線基板とリードフレームとのパターン
間の位置合わせでなく、スルーホールを利用することに
より位置合わせ用の穴と接続用の穴との加工が同時にで
きるために、関単な治工具を用いるだけで、極めて高精
度の位置合わせをすることが可能になる；等の顕著な効
果が奏せられる。
【００５７】また、リードフレームのインナーリードを
薄肉状にすることにより、配線パターンに対する自由度
を維持しながら、リードフレームと配線基板との位置合
わせを容易にするとともに、両者の接合部位での接着強
度を大きくすることができる。
【００５８】この発明の方法によれば、インナーリード
が配線基板の表面に接着剤層を介して接合固定されてい
るので、該配線基板の裏面側からスルーホールに充填さ
れた溶融はんだによるはんだ層の形成後、配線基板を常
温に戻したときに生ずる熱ストレスはインナーリードと
スルーホールとの間のはんだ接合部のみならず接着剤層
を介したインナーリードと配線基板との固定部分にも分
散される。その結果、はんだ接合部にかかるストレスが
軽減され、インナーリードとスルーホールとの間のはん
だ接合の信頼性が高められる。
【００５９】また、配線基板の裏面側を溶融はんだと接
触させる簡単な作業により、スルーホール内にはんだを
充填させるとともに、該配線基板の表面側に配設したイ
ンナーリードとスルーホールとの間にはんだ接合を形成
することができるので、インナーリードとスルーホール
との間の電気的接続を作業性良くかつ安価に達成するこ
とができる。さらに、はんだ槽を用いることにより、ス
ルーホール内を充填しかつインナーリードとのフィレッ
ト形成に必要かつ十分な量のはんだが容易かつ確実に供
給されるので、はんだの供給不足によるはんだ接合不良
等の発生を防止することができる。
【図面の簡単な説明】
【図１】従来の電子部品搭載装置の一例を示す断面図で
ある。
【図２】従来の電子部品搭載装置の他の例を示す断面図
である。
【図３】この発明の第１の実施例に係る電子部品搭載用
基板の線図的斜視図である。
【図４】図３のＩＶ−ＩＶ線に沿って切断した状態を示
す横断面図である。
【図５】図３の電子部品搭載用基板に半導体素子を搭載
し、樹脂封止した状態の電子部品搭載装置を示す線図的
断面図である。
【図６】図５に示す電子部品搭載装置の製造工程の一部
を概略的に示す部分断面図である。
【図７】同電子部品搭載装置の製造工程の一部を概略的
に示す部分断面図である。
【図８】配線基板のスルーホールとインナーリードとの
はんだ接合の形成状態を示す部分断面図である。
【図９】配線基板のスルーホールとインナーリードとの
はんだ接合の形成に用いる治具の使用状態を示す部分断
面図である。
【図１０】配線基板とリードフレームと位置合わせ台と
を示す第一の例の分解斜視図である。
【図１１】配線基板とリードフレームとを位置合わせ台
に重ね合わせた状態の第一の例の平面図である。
【図１２】配線基板と位置合わせ台とを示す第二の例の
分解斜視図である。
【図１３】配線基板とリードフレームとを位置合わせ台
に重ね合わせた状態の第二の例の平面図である。
【図１４】配線基板とリードフレームとを位置合わせ台
に重ね合わせた状態の第三の例の部分拡大平面図であ
る。
【図１５】配線基板とリードフレームとを位置合わせ台
に重ね合わせた状態の第四の例の部分拡大平面図であ
る。
【図１６】この発明の第２の実施例に係る電子部品搭載
用基板の一部断面で示す部分斜視図である。
【図１７】図１６のＸＶＩＩ−ＸＶＩＩ線に沿って切断
した状態を示す部分横断面図である。
【図１８】スルーホールの周りでリードの延在方向に補
助電極部分を設けた例を示す部分平面図並びにそのＸＶ
ＩＩＩｂ−ＸＶＩＩＩｂ，ＸＶＩＩＩｃ−ＸＶＩＩＩｃ
線に沿う断面図である。
【図１９】図１８に示す補助電極部分の変形例を示す平
面図である。
【図２０】補助電極部分の他の変形例を示す平面図であ
る。
【図２１】スルーホールとリードとの接合状態を示す他
の例の部分平面図並びにそのＸＸＩｂ−ＸＸＩｂ，ＸＸ
Ｉｃ−ＸＸＩｃ線に沿う断面図である。
【図２２】使用するインナーリードの一例を示す斜視
図、該インナーリードとスルーホールとの接合状態を示
す斜視図、ＸＸＩＩｃ−ＸＸＩＩｃ線およびＸＸＩＩｄ
−ＸＸＩＩｄ線に沿う断面図である。
【図２３】インナーリードの変形例を示す斜視図であ
る。
【図２４】インナーリードの他の変形例を斜視図であ
る。
【図２５】電子部品搭載用基板におけるスルーホールと
インナーリードとの関係を示す部分拡大断面図である。
【図２６】電子部品搭載用基板におけるスルーホールと
インナーリードとの他の関係を示す部分拡大断面図であ
る。
【図２７】この発明の第３の実施例に係る電子部品搭載
用基板を一部断面で示す部分斜視図である。
【図２８】図２７の配線基板の裏面側に設けたランド電
極部を示す平面図である。
【図２９】図２８のランド電極部を介して形成したイン
ナーリードとスルーホール間のはんだ接合状態を示す部
分断面図である。
【図３０】スルーホールを一列に配列した際のランド電
極部の配列を示す平面図である。
【図３１】ランド電極部の他の配列を示す平面図であ
る。
【図３２】この発明の第４の実施例に係る電子部品搭載
用基板を製造する態様に関する説明図である。
【図３３】図３２に示すような電子部品搭載用基板にＩ
Ｃチップを搭載した状態の第一の例の線図的断面図であ
る。
【図３４】図３２に示すような電子部品搭載用基板にＩ
Ｃチップを搭載した状態の第二の例の線図的断面図であ
る。
【図３５】図３２に示すような電子部品搭載用基板にＩ
Ｃチップを搭載した状態の第三の例の線図的断面図であ
る。
【図３６】図３２に示すような電子部品搭載用基板にＩ
Ｃチップを搭載した状態の第四の例の線図的断面図であ
る。
【符号の説明】 １０，５０，１００，１８０，２２０ 配線基板 １２，５２，１０６， キャビティ １４，１０２，１８４，２２６ スルーホール １６，１０４，１８８， はんだ層 １８， ソルダーレジスト層 ２０，６０，１１０，１９０，２１０ リードフレーム ２２，１９２，２１２ インナーリード ２４ アウターリード ２６，１１２，１９６，２２８ 接着剤の層 ３０， ヒートシンク ３４，２３０ 半導体素子 ４０， モールドレジン ７０ 位置合わせ台

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも表裏両面に形成した導体パタ
    ーンと該表裏両面間に貫通して設けたスルーホールとを
    有する配線基板と、該配線基板の主表面の少なくとも外
    周部に形成された接着剤層と、該接着剤層を介して前記
    配線基板に接合された外部接続用の複数のリードよりな
    るリードフレームと、該リードフレームのインナーリー
    ド部と前記配線基板の裏面側に形成した導体パターンと
    を電気的に接続する前記スルーホールに形成したはんだ
    層とからなることを特徴とする電子部品搭載用基板。
  2. 【請求項２】 前記配線基板はその裏面側にヒートシン
    ク部を具える請求項１に記載の電子部品搭載用基板。
  3. 【請求項３】 前記接着剤層は熱硬化性樹脂よりなり、
    0.3-2.0mm の幅と５-100μm の厚さを有する請求項１に
    記載の電子部品搭載用基板。
  4. 【請求項４】 前記接着剤層は前記配線基板に設けたス
    ルーホールよりも該配線基板の外方端側に位置する請求
    項１に記載の電子部品搭載用基板。
  5. 【請求項５】 前記はんだ層ははんだよりなる請求項１
    に記載の電子部品搭載用基板。
  6. 【請求項６】 前記リードフレームはその中央部に開口
    部を具える請求項１に記載の電子部品搭載用基板。
  7. 【請求項７】 前記リードフレームの開口部近傍のイン
    ナーリード内端部を薄肉状にした請求項６に記載の電子
    部品搭載用基板。
  8. 【請求項８】 少なくとも表裏両面に形成した導体パタ
    ーンと該表裏両面間に貫通して設けたスルーホールとを
    有する配線基板の主表面側の少なくとも外周部に接着剤
    を塗布して接着剤層を形成し、該接着剤層を介して複数
    のリードよりなるリードフレームのインナーリード部を
    前記配線基板の主表面側に接着固定するリード接合工程
    と、 前記配線基板の裏面側を溶融はんだに接触させて前記ス
    ルーホール内にはんだを充填させて前記インナーリード
    部と前記裏面側の導体パターンとを電気的に接続するは
    んだ接合工程とからなることを特徴とする電子部品搭載
    用基板の製造方法。
  9. 【請求項９】 前記接着剤層を熱硬化性樹脂により形成
    し、0.3-2.0mm の幅と５-100μm の厚さとする請求項８
    に記載の電子部品搭載用基板の製造方法。
  10. 【請求項１０】 少なくとも表裏両面に形成した導体パ
    ターンと該表裏両面間に貫通して設けたスルーホールと
    を有する配線基板と、該配線基板の主表面の少なくとも
    外周部に形成された接着剤層と、該接着剤層を介して前
    記配線基板に接合された外部接続用の複数のリードより
    なるリードフレームと、該リードフレームのインナーリ
    ード部と前記配線基板の裏面側に形成した導体パターン
    とを電気的に接続する前記スルーホールに形成したはん
    だ層と、前記配線基板内に樹脂封止し、該配線基板の裏
    面側で前記スルーホールのはんだ層と電気的に接続され
    た電子部品とからなることを特徴とする電子部品搭載装
    置。
JP5230378A 1992-10-20 1993-09-16 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置 Pending JPH06295962A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP5230378A JPH06295962A (ja) 1992-10-20 1993-09-16 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
US08/136,905 US5438478A (en) 1992-10-20 1993-10-18 Electronic component carriers and method of producing the same as well as electronic devices

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP30621892 1992-10-20
JP2492093 1993-01-21
JP5-24920 1993-02-09
JP5-44625 1993-02-09
JP4462593 1993-02-09
JP4-306218 1993-02-09
JP5230378A JPH06295962A (ja) 1992-10-20 1993-09-16 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置

Publications (1)

Publication Number Publication Date
JPH06295962A true JPH06295962A (ja) 1994-10-21

Family

ID=27458218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5230378A Pending JPH06295962A (ja) 1992-10-20 1993-09-16 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置

Country Status (2)

Country Link
US (1) US5438478A (ja)
JP (1) JPH06295962A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862023A (en) * 1985-10-17 1989-08-29 Societe Anonyme Dite : Alsthom Synchronous machine with superconducting windings
JP2002231565A (ja) * 2001-02-01 2002-08-16 Tdk Corp セラミックコンデンサ
JP2016046467A (ja) * 2014-08-26 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3057130B2 (ja) * 1993-02-18 2000-06-26 三菱電機株式会社 樹脂封止型半導体パッケージおよびその製造方法
US5991156A (en) * 1993-12-20 1999-11-23 Stmicroelectronics, Inc. Ball grid array integrated circuit package with high thermal conductivity
JP3509274B2 (ja) * 1994-07-13 2004-03-22 セイコーエプソン株式会社 樹脂封止型半導体装置およびその製造方法
JP3487524B2 (ja) * 1994-12-20 2004-01-19 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP3542677B2 (ja) * 1995-02-27 2004-07-14 セイコーエプソン株式会社 樹脂封止型半導体装置およびその製造方法
JP2853599B2 (ja) * 1995-03-10 1999-02-03 日本電気株式会社 半導体装置の製造方法
JP3309686B2 (ja) * 1995-03-17 2002-07-29 セイコーエプソン株式会社 樹脂封止型半導体装置及びその製造方法
US5610442A (en) * 1995-03-27 1997-03-11 Lsi Logic Corporation Semiconductor device package fabrication method and apparatus
JP3060896B2 (ja) * 1995-05-26 2000-07-10 日本電気株式会社 バンプ電極の構造
US5652463A (en) * 1995-05-26 1997-07-29 Hestia Technologies, Inc. Transfer modlded electronic package having a passage means
WO1997019469A1 (en) * 1995-11-22 1997-05-29 Olin Corporation Semiconductor package with ground or power ring
US5877551A (en) * 1996-11-18 1999-03-02 Olin Corporation Semiconductor package having a ground or power ring and a metal substrate
US5646831A (en) * 1995-12-28 1997-07-08 Vlsi Technology, Inc. Electrically enhanced power quad flat pack arrangement
EP0786807B1 (en) * 1996-01-25 2002-04-10 STMicroelectronics S.r.l. Plastic body surface-mounting semiconductor power device having dimensional characteristics optimized for use of standard shipping and testing modes
US5789270A (en) * 1996-01-30 1998-08-04 Industrial Technology Research Institute Method for assembling a heat sink to a die paddle
JP3633252B2 (ja) * 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
JP3395621B2 (ja) 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
US6271582B1 (en) * 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6008996A (en) * 1997-04-07 1999-12-28 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6144089A (en) 1997-11-26 2000-11-07 Micron Technology, Inc. Inner-digitized bond fingers on bus bars of semiconductor device package
US6052289A (en) * 1998-08-26 2000-04-18 Micron Technology, Inc. Interdigitated leads-over-chip lead frame for supporting an integrated circuit die
JP2000077576A (ja) * 1998-09-02 2000-03-14 Texas Instr Japan Ltd 半導体装置及びその製造方法
US6329713B1 (en) * 1998-10-21 2001-12-11 International Business Machines Corporation Integrated circuit chip carrier assembly comprising a stiffener attached to a dielectric substrate
US6424541B1 (en) * 1999-04-21 2002-07-23 Conexant Systems, Inc Electronic device attachment methods and apparatus for forming an assembly
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2001102486A (ja) * 1999-07-28 2001-04-13 Seiko Epson Corp 半導体装置用基板、半導体チップ搭載基板、半導体装置及びその製造方法、回路基板並びに電子機器
US6208519B1 (en) * 1999-08-31 2001-03-27 Micron Technology, Inc. Thermally enhanced semiconductor package
JP2001313363A (ja) * 2000-05-01 2001-11-09 Rohm Co Ltd 樹脂封止型半導体装置
TW466723B (en) * 2000-12-01 2001-12-01 Siliconware Precision Industries Co Ltd Super thin package having high heat-dissipation property
US6545347B2 (en) * 2001-03-06 2003-04-08 Asat, Limited Enhanced leadless chip carrier
US6440832B1 (en) * 2001-07-06 2002-08-27 Advanced Micro Devices, Inc. Hybrid MOS and schottky gate technology
JP2003092379A (ja) * 2001-09-18 2003-03-28 Hitachi Ltd 半導体装置
US6838751B2 (en) * 2002-03-06 2005-01-04 Freescale Semiconductor Inc. Multi-row leadframe
JP2003273155A (ja) * 2002-03-18 2003-09-26 Fujitsu Ltd 半導体装置及びその製造方法
US6881613B2 (en) * 2002-10-08 2005-04-19 Agere Systems Inc Electronic component package
US7124931B2 (en) * 2003-11-18 2006-10-24 Intel Corporation Via heat sink material
DE10356885B4 (de) * 2003-12-03 2005-11-03 Schott Ag Verfahren zum Gehäusen von Bauelementen und gehäustes Bauelement
US7038311B2 (en) * 2003-12-18 2006-05-02 Texas Instruments Incorporated Thermally enhanced semiconductor package
TWI251939B (en) * 2005-05-24 2006-03-21 Siliconware Precision Industries Co Ltd Lead-frame type semiconductor package and lead frame thereof
US20070013053A1 (en) * 2005-07-12 2007-01-18 Peter Chou Semiconductor device and method for manufacturing a semiconductor device
JP4923494B2 (ja) * 2005-09-22 2012-04-25 富士通株式会社 多層回路基板設計支援方法、プログラム、装置及び多層回路基板
US7410830B1 (en) * 2005-09-26 2008-08-12 Asat Ltd Leadless plastic chip carrier and method of fabricating same
JP2009515352A (ja) * 2005-11-09 2009-04-09 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 少なくとも１つのマイクロエレクトロニクス素子を密封するパッケージキャリアの製造方法及び診断素子の製造方法
US7592702B2 (en) * 2006-07-31 2009-09-22 Intel Corporation Via heat sink material
FR2916056A1 (fr) * 2007-05-10 2008-11-14 St Microelectronics Sa Exploration d'une cavite avec plusieurs capteurs d'image
TWI368956B (en) * 2007-08-10 2012-07-21 Siliconware Precision Industries Co Ltd Multichip stack structure and method for fabricating the same
US7928548B2 (en) * 2008-01-07 2011-04-19 International Business Machines Corporation Silicon heat spreader mounted in-plane with a heat source and method therefor
JP5529494B2 (ja) * 2009-10-26 2014-06-25 株式会社三井ハイテック リードフレーム
DE102010000892B4 (de) 2010-01-14 2019-01-03 Robert Bosch Gmbh Verfahren zum Bereitstellen und Verbinden von zwei Kontaktbereichen eines Halbleiterbauelements bzw. einem Substrat, sowie ein Substrat mit zwei solchen verbundenen Kontaktbereichen
JP2012069764A (ja) 2010-09-24 2012-04-05 On Semiconductor Trading Ltd 回路装置およびその製造方法
TWI408837B (zh) * 2011-02-08 2013-09-11 Subtron Technology Co Ltd 封裝載板及其製作方法
US10636735B2 (en) * 2011-10-14 2020-04-28 Cyntec Co., Ltd. Package structure and the method to fabricate thereof
US8907467B2 (en) * 2012-03-28 2014-12-09 Infineon Technologies Ag PCB based RF-power package window frame
TW201344268A (zh) * 2012-04-27 2013-11-01 Hon Hai Prec Ind Co Ltd 晶片組裝結構、晶片組裝方法及光纖耦合模組
TWI599274B (zh) * 2013-02-26 2017-09-11 大自達電線股份有限公司 撓性印刷電路板用補強構件、撓性印刷電路板及遮蔽印刷電路板
US10546808B2 (en) * 2014-03-07 2020-01-28 Bridge Semiconductor Corp. Methods of making wiring substrate for stackable semiconductor assembly and making stackable semiconductor assembly
DE102014104819A1 (de) * 2014-03-26 2015-10-01 Heraeus Deutschland GmbH & Co. KG Träger und/oder Clip für Halbleiterelemente, Halbleiterbauelement und Verfahren zur Herstellung
US10468399B2 (en) 2015-03-31 2019-11-05 Cree, Inc. Multi-cavity package having single metal flange
US9629246B2 (en) 2015-07-28 2017-04-18 Infineon Technologies Ag PCB based semiconductor package having integrated electrical functionality
US9997476B2 (en) 2015-10-30 2018-06-12 Infineon Technologies Ag Multi-die package having different types of semiconductor dies attached to the same thermally conductive flange
US10225922B2 (en) 2016-02-18 2019-03-05 Cree, Inc. PCB based semiconductor package with impedance matching network elements integrated therein
CN117812831A (zh) * 2024-03-01 2024-04-02 四川科尔威光电科技有限公司 柔性薄膜电路的制备方法及有助于剥离的刚性固定装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0810744B2 (ja) * 1989-08-28 1996-01-31 三菱電機株式会社 半導体装置
US4975761A (en) * 1989-09-05 1990-12-04 Advanced Micro Devices, Inc. High performance plastic encapsulated package for integrated circuit die
US5012386A (en) * 1989-10-27 1991-04-30 Motorola, Inc. High performance overmolded electronic package
JP2740977B2 (ja) * 1990-03-30 1998-04-15 株式会社三井ハイテック 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4862023A (en) * 1985-10-17 1989-08-29 Societe Anonyme Dite : Alsthom Synchronous machine with superconducting windings
JP2002231565A (ja) * 2001-02-01 2002-08-16 Tdk Corp セラミックコンデンサ
JP4605329B2 (ja) * 2001-02-01 2011-01-05 Ｔｄｋ株式会社 セラミックコンデンサ
JP2016046467A (ja) * 2014-08-26 2016-04-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US5438478A (en) 1995-08-01

Similar Documents

Publication Publication Date Title
JPH06295962A (ja) 電子部品搭載用基板およびその製造方法並びに電子部品搭載装置
JP2595909B2 (ja) 半導体装置
KR100537972B1 (ko) 집적 회로 패키지용 칩 스케일 볼 그리드 어레이
US6744122B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
JP3176542B2 (ja) 半導体装置及びその製造方法
US5949142A (en) Chip size package and method of manufacturing the same
US20040212075A1 (en) Semiconductor device including a wiring board with a three-dimensional wiring pattern
KR100832653B1 (ko) 부품 내장형 인쇄회로기판 및 그 제조방법
JP2003522401A (ja) 積層型集積回路パッケージ
KR20080083533A (ko) 플립-칩 방식의 적층형 파워 모듈 및 그 파워 모듈의제조방법
US7923835B2 (en) Package, electronic device, substrate having a separation region and a wiring layers, and method for manufacturing
US5661337A (en) Technique for improving bonding strength of leadframe to substrate in semiconductor IC chip packages
JPH06120670A (ja) 多層配線基板
JP3165959B2 (ja) 半導体チップの実装構造および半導体装置
JP4638657B2 (ja) 電子部品内蔵型多層基板
JPH0547836A (ja) 半導体装置の実装構造
JPH077033A (ja) 電子部品搭載装置の製造方法
JP2974819B2 (ja) 半導体装置およびその製造方法
JP3692810B2 (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2848346B2 (ja) 電子部品の実装方法
JP3509532B2 (ja) 半導体装置用基板、半導体装置及びその製造方法並びに電子機器
JP2000294675A (ja) チップキャリア及び半導体装置並びにチップキャリアの製造方法
JPH04329659A (ja) 混成集積回路装置およびその製造方法
KR0152576B1 (ko) 센터 패드를 갖는 적층칩 패키지
JPH07106466A (ja) マルチチップモジュール搭載用プリント配線基板