JP2828053B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、BGAと呼ばれる
半導体装置に関し、特に金属ベース基板を用いた半導体
装置に関する。
【0002】
【従来の技術】近年、BGA(Ball Grid Array )と呼
ばれる半導体装置が、従前のQFP(Quad Flat Packag
e )タイプの半導体装置に比較して、多ピン化に有利で
あり、より高速な動作が可能なことから注目され、様々
な提案がなされている。図12は、「ELECTRON
IC NEWS MARCH 6,1995」、「EL
ECTRONIC NEWS JANUARY 22,
1996」に記載されたSBGA(Super BG
A)と呼ばれる半導体装置(以下、第1の従来例とい
う)の断面図である。
【0003】金属基板801と、同じく金属から成る金
属リング812が絶縁性または導電性接着剤で貼り合わ
されている。この金属リング812上に絶縁フィルム8
02が設けられ、さらにその上に配線パターン803が
形成されている。また、配線パターン803は、半田バ
ンプ805の形成領域およびワイヤボンディングに用い
られる領域を除いてカバー絶縁膜806により被覆され
ている。金属基板801のシリコンチップ807が搭載
される部分は露出されており、その部分にマウント材8
08を用いてシリコンチップ807がボンディングされ
ている。シリコンチップの電極と配線パターンの先端部
はボンディンクワイヤ809により結線されている。そ
して、シリコンチップ807、ボンディングワイヤ80
9およびその周辺が封止樹脂810により封止されてい
る。
【0004】図13は、「日経マイクロデバイス 19
95年6月号 61〜65頁」に記載された半導体装置
(以下、第2の従来例という)の断面図である。絶縁フ
ィルム902上に、配線パターン903が形成されてお
り、その先端部にシリコンチップ907の電極がボンデ
ィングされている。また、シリコンチップ907が搭載
される部分の絶縁フィルム902は除去されている(通
常、デバイスホールと呼ばれる)。配線パターン903
上は、半田バンプ905の形成領域およびシリコンチッ
プ907の電極がボンディングされる先端部を除いてカ
バー絶縁膜906により被覆される。パッケージの外端
部周辺にはパッケージの平坦性を保つためサポートリン
グ913が設けられる。シリコンチップ907およびそ
の周辺は封止樹脂910により封止されている。
【0005】更に、別の従来技術のBGA(以下、第3
の従来例という)を図14を参照して説明する。これは
1995年12月1日(金)に東京・早稲田大学でTe
chSearch International,In
c.他によって行われたArea Array Pac
kaging Seminarの中で紹介されたBGA
である。図14に示されるように、絶縁フィルム100
2の両側に配置された配線パターン1003は、スルー
ホール1014により接続されており、一方の面側に形
成された配線パターン1003の端部にシリコンチップ
1007がC4(control collapsed
chip connection)バンプ1007a
により接続されている。この可撓性基板は、基板全体の
取り扱いやフラットネスを考慮して接着剤1017によ
りその周囲がスティフナ1016に接着されている。ま
た、シリコンチップ1007の放熱性を考慮してシリコ
ンチップ1007の裏面およびスティフナ1016がヒ
ートシンク1001に熱伝導性接着剤1015により接
着されている。基板のシリコンチップ1007と接続さ
れない側に形成された配線パターン1003には外部と
の電気的接続をとるための半田バンプ1005が形成さ
れる。シリコンチップ1007と基板の間は封止樹脂1
010によって封止されている。
【0006】
【発明が解決しようとする課題】上述した第1の従来例
(図12)では、BGA全体を金属基板が覆っているた
め、この半導体装置を実装基板上に搭載した後に、半田
バンプの実装状態を観察することができず、実装検査が
できないという問題点があった。この点については、パ
ッケージ全体がヒートシンクにより覆われている第3の
従来例(図14)についても同様である。また、第1の
従来例では、実装基板に用いられる材質とパッケージに
用いられている金属との間に熱膨張係数に差があり、そ
のため温度変化により熱応力が半田バンプに加わる。そ
の結果、時間経過とともに半田バンプが劣化して接続部
の信頼性が低下する。
【0007】さらに、第1〜第3の従来例では、金属基
板やヒートシンク、スティフナ、サポートリングなどは
加工した状態で配線パターンを有する基材に貼り付けら
れるため、取り扱いが煩雑で工程数および部品点数が増
加しコストが上昇する。また、第2の従来例では、シリ
コンチップで発生した熱を効率的に放熱することが難し
いという欠点がある。さらに、導電層が配線パターンの
1層のみであるため、接地電位や電源電位を強化して、
信号配線の安定化や低ノイズ化を図ることが困難である
という問題があった。したがって、本発明の解決すべき
課題は、放熱性が高くかつ接地(または電源)配線を強
化しうる構造の半導体装置において、実装状態の目視検
査を可能ならしめ、実装基板上への接続部の信頼性を向
上させ、さらに、安価に製品を提供しうるようにするこ
とである。
【0008】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、金属ベース基板と、該金属ベース
基板の裏面に接着された絶縁フィルムと、該絶縁フィル
ムの下面に形成された金属箔から成る配線パターンと、
該配線パターンの一端に電極が接続されたシリコンチッ
プと、前記配線パターンの他方の端部に形成された外部
端子と、を備え、前記金属ベース基板の外部端子上の部
のみが外部端子ごとに除去されていることを特徴とす
る半導体装置が提供される。
【0009】[作用] 本発明によれば、金属ベース基板には外部端子(例えば
半田バンプ)上において開口部が開設されるため、そこ
に絶縁フィルムの表面が露出することになる。そのた
め、その絶縁フィルムを透して下層の半田バンプの接続
状態を確認することができる。また、この露出した絶縁
フィルムの反対側にある金属箔配線パターン上に、半田
バンプが形成されている。絶縁フィルムは通常ポリイミ
ドなどの高分子材料により形成されているため、外部端
子である半田バンプの周囲はフレキシブルな絶縁フィル
ムにより支持されることになり、接続後に生じる熱応力
がフレキシブルなフィルム内で吸収され、接続部へ加わ
る応力は緩和される。
【0010】本発明では金属ベース基板と絶縁フィル
ム、金属箔からなる3層構造の基板を用い、ケミカルエ
ッチングによるパターニング、ビアホールの金属メッキ
による導通化処理などにより製造できるため、従来技術
のようにスティフナやサポートリングへの貼り付けなど
の工程が必要となることはなく、製造コストを低く抑え
ることができる。さらに、シリコンチップが金属ベース
基板に直に取り付けられ、かつ金属ベース基板をグラン
ド電位にすることができるため、放熱経路が短く熱伝導
性も良好なことから低熱抵抗化を図ることができるとと
もに電気的特性を改善することができる。また、金属ベ
ース基板の除去部分が外部端子の直上部分に限定されて
いることにより、十分の放熱性を確保することができる
と共に、熱による絶縁フィルムのたわみによって平坦性
が確保できなくなる事態を防止して実装信頼性を向上さ
せることができる。
【0011】
【発明の実施の形態】図1は、本発明の実施の形態を説
明するための半導体装置の断面図である。同図に示され
るように、金属ベース基板1のシリコンチップ7の搭載
される中央部には、シリコンチップ7の厚みと同等また
はそれ以上の深さにディンプル加工が加えられている。
ディンプル加工部以外の金属ベース基板1上にポリイミ
ドなどからなる絶縁フィルム2が設けられ、その上に
は、銅箔などからなる配線パターン3が設けられてい
る。また、配線パターン3の所定の位置にビアホール4
が設けられ、特定の配線パターン3と金属ベース基板1
との電気的導通が図られている。
【0012】配線パターン3上には、外部端子となる半
田バンプ5が設けられ、配線パターン3上は、半田バン
プ5の形成領域(ランド部)とボンディングワイヤ9の
接続部(ステッチ部)を除いて有機系のカバー絶縁膜6
により被覆されている。金属ベース基板1の半田バンプ
5上の部分は除去されてそこに金属ベース開口部1aが
形成されている。そのため、この開口部1aに絶縁フィ
ルム2が露出することになり、その絶縁フィルム2を透
かして下層の配線パターンおよび半田バンプ5を見るこ
とができ、また半田バンプの接続状態を観察することが
可能になる。
【0013】金属ベース基板1のディンプル部分に銀ペ
ーストなどのマウント材8によりシリコンチップ7が搭
載される。シリコンチップ7の電極と所定の配線パター
ン3間はボンディングワイヤ9により電気的に接続され
る。シリコンチップ7およびボンディングワイヤ9は封
止樹脂10により封止される。封止樹脂10の周囲には
樹脂流れ止めの樹脂ダム11が形成されている。
【0014】以上の実施の形態は次のように変更を加え
ることができる。シリコンチップ7はフリップチップタ
イプのものを用いることができる。この場合には、ディ
ンプル領域内に絶縁フィルム2および配線パターン3を
引き延ばす必要がある。また、ワイヤボンディング方式
を用いる場合にもディンプル領域内に絶縁フィルム2お
よび配線パターン3を引き延ばしディンプル領域内の配
線パターン上にワイヤボンディングを行うようにするこ
とができる。さらに、ディンプル加工を行うことなく、
平坦なパッケージを形成し平坦面にシリコンチップを搭
載するようにしてもよい。また、シリコンチップを金属
ベース基板にダイボンドする方式に代え絶縁フィルム上
に銅箔などによりアイランドを形成しこの上にダイボン
ドするようにしてもよい。金属ベース開口部1aは、個
々の半田バンプ毎に形成するようにすることが望 まし
。また、外部端子として半田バンプに代え銅ボールな
ど他の導電材料を用いることができる。
【0015】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 [実施例] 図2は、本発明の実施例を示す断面図であり、図3は
その斜め上方からみた斜視図である。0.15〜0.2
0mm厚の銅製の金属ベース基板101のシリコンチッ
プ107の搭載される中央部には、ディンプル加工が加
えられ、深さ0.35〜0.45mmのキャビティが形
成されている。ディンプル加工部以外の金属ベース基板
101上にポリイミドからなる厚さ20〜55μmの絶
縁フィルム102が設けられ、その上には、18〜35
μm厚の銅箔からなる配線パターン103が設けられて
いる。また、配線パターン103の所定の位置にビアホ
ール104が設けられ、特定の配線パターン103と金
属ベース基板101間の電気的導通が図られている。ビ
アホールは、0.1〜0.3mmφの開口を配線パター
ン103および絶縁フィルム102に形成しこの開口内
を銅めっきにより充填することによって形成される。
【0016】配線パターン103のランド部上には、外
部端子となる半田バンプ105が半田ボールを用いて形
成されており、配線パターン103上は、半田バンプ1
05の形成領域(ランド部)とボンディングワイヤ10
9の接続部(ステッチ部)を除いて有機系のカバー絶縁
膜106により被覆されている。金属ベース基板101
の半田バンプ105上の部分は除去されてそこに0.4
〜0.9mmφの金属ベース開口部101aが形成され
ている。そして、この開口部101aに絶縁フィルム1
02が露出している。開口部101aは、プレスまたは
ケミカルエッチングにより形成することができる。ケミ
カルエッチングを用いる場合には、絶縁フィルムや銅箔
を積層した後に開口部を形成することができる。
【0017】金属ベース基板101のキャビティ底部に
銀ペーストなどのマウント材108によりシリコンチッ
プ107が搭載される。シリコンチップ107の電極と
所定の配線パターン103間はボンディングワイヤ10
9により電気的に接続されている。シリコンチップ10
7およびボンディングワイヤ109はエポキシ系樹脂の
ポッティングにより形成された封止樹脂110により封
止される。封止樹脂110の周囲には樹脂流れ止めの樹
脂ダム111が形成されている。ポッティング法に代
え、トランスファモールド法により樹脂封止を行うよう
にしてもよい。
【0018】[第参考例] 図4は、本発明の第参考例を示す断面図であり、図
5はその斜め上方からみた斜視図である。図4、図5に
おいて、図2、図3に示した実施例の部分と共通する部
分には下2桁が共通する参照番号が付されているので重
複する説明は省略する。図4、図5に示されるように、
参考例においては、金属ベース基板201は、キャビ
ティを形成する中央のデインプル部分と外周部の金属ベ
ース枠部201bのみを残してケミカルエッチングによ
り除去されている。残されたディンプル部分はチップサ
イズより2〜6mm大きい範囲であり、また、枠部20
1bの幅は約1mmである。金属ベースの除去された部
分はリング状の金属ベース開口部201aとなってお
り、本参考例によれば、広い面積にわたって絶縁フィル
ム202が露出されたことにより、下層の配線パターン
203や半田バンプ205をよりよく観察できるように
なっている。また、の実施例に比較して軽量化されて
いる。
【0019】[第参考例] 図6は、本発明の第参考例を示す断面図であり、図
7はその斜め上方からみた斜視図である。図6、図7に
おいて、図2〜図5に示した実施例、第参考例の部
分と共通する部分には下2桁が共通する参照番号が付さ
れているので重複する説明は省略するが、本参考例にお
いては、第参考例に対し、金属ベース基板301
が、中央のディンプル部分と外周部の金属ベース枠部3
01b間が4本の金属ベース吊りパターン301cによ
り接続された構造となっている。中央のディンプル部分
はチップサイズより2〜6mm大きく形成され、また、
枠部301bの幅は約1mm、吊りパターン301cの
幅は0.1〜1mmである。これにより、第1の参考
に比較して、パッケージ全体の強度を向上させることが
できる。また、吊りパターン301cと配線パターン3
03間をビアホールで接続することができるので、本
例によれば、第参考例に比較して、グランド用配
線パターンの設計上の自由度が高くなっている。図示し
た例では、4コーナ部のみに金属べ一ス吊りパターン3
01cが設けられているが、吊りパターンの数や場所は
限定されず、用途の応じて自由に形成できる。
【0020】[第参考例] 図8は、本発明の第参考例を示す断面図であって、
図8において、他の参考例の部分と共通する部分には下
2桁が共通する参照番号が付されているので重複する説
明は省略する。本参考例の第または第参考例と相
違する点は、金属ベース基板401がディンプル加工さ
れておらず、シリコンチップ407が、ベース基板の平
坦な面に搭載されている点である。
【0021】[第参考例] 図9は、本発明の第参考例を示す断面図であって、
図9において他の参考例の部分と共通する部分には下2
桁が共通する参照番号が付されているので重複する説明
は省略する。本参考例においても、先の第参考例と
同様に、シリコンチップが搭載される金属ベース基板5
01がフラットな構造をとなっている。本参考例の図8
に示した第3の参考例と相違する点は、金属ベース基板
501のチップ搭載部の絶縁フィルム502が除去され
ておらず、かつ、シリコンチップ507が配線パターン
503にフリツプチツプ接続されている点である。すな
わち、図9に示されるように、絶縁フィルム502上に
引き延ばされた配線パターン503上に、シリコンチッ
プ507上に形成された導電性バンプ507aがフェー
スダウン方式でボンディングされている。
【0022】[第参考例] 図10は、本発明の第参考例を示す断面図であっ
て、図10において、他の参考例の部分と共通する部分
には下2桁が共通する参照番号が付されているので重複
する説明は省略する。本参考例の図4〜図8に示した第
、第参考例と相違する点は、配線パターン603
のステッチ部(ボンディングワイヤの接続部)がディン
プル構造の底面まで延長されており、ワイヤボンディン
グがディンプル構造の底面において行われている点であ
る。ステッチ部は60〜70μmの線幅に加工されてい
る。このディンプルは、金属ベース基板601、絶縁フ
ィルム602および配線パターン603を同時に金型で
しぼって形成されたものである。配線パターンの全ての
ステッチ部をディンプル構造の底部に設けてもよいが一
部のステッチ部のみをディンプル底部にまで延長するよ
うにしてもよい。
【0023】[第参考例] 図11は、本発明の第参考例を示す断面図であっ
て、図11において、他の参考例の部分と共通する部分
には下2桁が共通する参照番号が付されているので重複
する説明は省略する。本参考例の図9に示した第4の
例と相違する点は、金属ベース基板705にディンプ
ル加工が加えられ、形成されたキャビティ内にフリップ
チップ型のシリコンチップ707が搭載されている点で
ある。本実施例において、60〜75μm幅の配線パタ
ーン703は0.3〜0.5mmの金属ベース基板70
1の窪み底面まで延びた構造となっているが、この構造
は、金属ベース基板701、絶縁フィルム702および
配線パターン703を同時に金型でしぼって形成され
る。各配線パターン703の先端は窪み底面のフラット
な部分まで延びており、シリコンチップ707は底面の
平坦部においてボンディングされる。なお、第、第
参考例において、導電性バンプはシリコンチップ側に
形成されていたが、配線パターン側に導電性バンプを設
け、これにチップ側の電極をボンディングするようにし
てもよい。
【0024】
【発明の効果】以上説明したように、本発明による半導
体装置は、金属ベース基板上に絶縁フィルムと配線パタ
ーンを設け、配線パターンの外部端子形成領域上の金属
ベース基板に開口を設けたものであるので、本発明によ
れば、外部端子の実装基板上での接続状態を絶縁フィル
ムを通して観察することが可能になる。また、外部端子
が形成される配線パターンの周辺部分はフレキシブル性
を有する絶縁フィルムで支持されているため、実装基板
とパッケージとの熱膨張係数の差により発生する熱応力
は絶縁フィルムにより吸収される。したがって、本発明
によれば、外部端子接続部に加わる熱応力を緩和するこ
とができ、接続部の信頼性を向上させることができる。
さらに、金属ベース基板の除去部分が外部端子の直上部
分に限定されていることにより、十分の放熱性を確保す
ることができると共に、熱による絶縁フィルムのたわみ
によって平坦性が確保できなくなる事態を防止して実装
信頼性を向上させることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態を説明するための半導体装
置の断面図。
【図2】本発明の実施例の断面図。
【図3】本発明の実施例の斜視図。
【図4】本発明の第参考例の断面図。
【図5】本発明の第参考例の斜視図。
【図6】本発明の第参考例の断面図。
【図7】本発明の第参考例の斜視図。
【図8】本発明の第参考例の断面図。
【図9】本発明の第参考例の断面図。
【図10】本発明の第参考例の断面図。
【図11】本発明の第参考例の断面図。
【図12】第1の従来例を示す断面図。
【図13】第2の従来例を示す断面図。
【図14】第3の従来例を示す断面図。
【符号の説明】
1、101、201、301、401、501、60
1、701 金属ベース基板 801 金属基板 1001 ヒートシンク 1a、101a、201a、301a、401a、50
1a、601a、701a 金属ベース開口部 201b、301b、401b、501b、601b、
701b 金属ベース枠部 301c 金属ベース吊りパターン 2、102、202、302、402、502、60
2、702、802、902、1002 絶縁フィルム 3、103、203、303、403、503、60
3、703、803、903、1003 配線パターン 4、104、204、304、404、504、60
4、704 ビアホール 5、105、205、305、405、505、60
5、705、805、905、1005 半田バンプ 6、106、206、306、406、506、60
6、706、806、906 カバー絶縁膜 7、107、207、307、407、507、60
7、707、807、907、1007 シリコンチッ
プ 507a、707a 導電性バンプ 1007a C4バンプ 8、108、208、308、408、608、808
マウント材 9、109、209、309、409、609、809
ボンディングワイヤ 10、110、210、310、410、510、61
0、710、810、910、1010 封止樹脂 11、111、211、311、411、611、71
1 樹脂ダム 812 金属リング 913 サポートリング 1014 スルーホール 1015 熱伝導性接着剤 1016 スティフナ 1017 接着剤

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項1】 金属ベース基板と、該金属ベース基板の
    裏面に接着された絶縁フィルムと、該絶縁フィルムの下
    面に形成された金属箔から成る配線パターンと、該配線
    パターンの一端に電極が接続されたシリコンチップと、
    前記配線パターンの他方の端部に形成された外部端子
    と、を備える半導体装置において、前記金属ベース基板
    の前記外部端子上の部分のみ各外部端子ごとに除去さ
    れていることを特徴とする半導体装置。
  2. 【請求項2】 前記シリコンチップは、前記金属ベース
    基板の裏面にダイボンドされており、前記シリコンチッ
    プ上の電極は前記配線パターンの一端と金属細線により
    接続されていることを特徴とする請求項1記載の半導体
    装置。
  3. 【請求項3】 前記絶縁フィルムの裏面には金属箔から
    なるアイランドが形成されており、前記シリコンチップ
    は、該アイランド上にダイボンドされ、前記シリコンチ
    ップ上の電極は前記配線パターンの一端と金属細線によ
    り接続されていることを特徴とする請求項1記載の半導
    体装置。
  4. 【請求項4】 前記シリコンチップは、フリップチップ
    構造のチップであってそのバンプ電極が前記配線パター
    ンに接続されていることを特徴とする請求項1記載の半
    導体装置。
  5. 【請求項5】 前記金属ベース基板の前記シリコンチッ
    プの搭載部は、チップを収容するキャビティを形成する
    ために上に凸に加工されていることを特徴とする請求項
    1記載の半導体装置。
  6. 【請求項6】 金属ベース基板は、前記絶縁フィルムに
    形成されたビアホールを介して前記配線パターンと接続
    され、接地電位に保持されることを特徴とする請求項1
    記載の半導体装置。
  7. 【請求項7】 前記配線パターンは、前記外部端子の形
    成される領域と前記シリコンチップの電極の接続される
    領域を除いてカバー絶縁膜により被覆されていることを
    特徴とする請求項1記載の半導体装置。
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Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3460559B2 (ja) * 1997-12-12 2003-10-27 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3939429B2 (ja) * 1998-04-02 2007-07-04 沖電気工業株式会社 半導体装置
JP2000077563A (ja) * 1998-08-31 2000-03-14 Sharp Corp 半導体装置およびその製造方法
US6404048B2 (en) * 1998-09-03 2002-06-11 Micron Technology, Inc. Heat dissipating microelectronic package
JP3420706B2 (ja) * 1998-09-22 2003-06-30 株式会社東芝 半導体装置、半導体装置の製造方法、回路基板、回路基板の製造方法
TW400631B (en) * 1999-01-06 2000-08-01 Walsin Advanced Electronics Chip package structure
US6221693B1 (en) * 1999-06-14 2001-04-24 Thin Film Module, Inc. High density flip chip BGA
US6867499B1 (en) * 1999-09-30 2005-03-15 Skyworks Solutions, Inc. Semiconductor packaging
JP3485507B2 (ja) * 1999-10-25 2004-01-13 沖電気工業株式会社 半導体装置
EP1264520A4 (en) * 2000-03-10 2007-02-28 Chippac Inc PACKAGING STRUCTURE AND METHOD
JP3442721B2 (ja) 2000-05-24 2003-09-02 沖電気工業株式会社 半導体装置
US6841862B2 (en) * 2000-06-30 2005-01-11 Nec Corporation Semiconductor package board using a metal base
KR100464563B1 (ko) * 2000-07-12 2004-12-31 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조방법
US6420208B1 (en) * 2000-09-14 2002-07-16 Motorola, Inc. Method of forming an alternative ground contact for a semiconductor die
AU2002217987A1 (en) 2000-12-01 2002-06-11 Broadcom Corporation Thermally and electrically enhanced ball grid array packaging
US7132744B2 (en) 2000-12-22 2006-11-07 Broadcom Corporation Enhanced die-up ball grid array packages and method for making the same
US7161239B2 (en) 2000-12-22 2007-01-09 Broadcom Corporation Ball grid array package enhanced with a thermal and electrical connector
US6906414B2 (en) 2000-12-22 2005-06-14 Broadcom Corporation Ball grid array package with patterned stiffener layer
US20020079572A1 (en) 2000-12-22 2002-06-27 Khan Reza-Ur Rahman Enhanced die-up ball grid array and method for making the same
US6853070B2 (en) 2001-02-15 2005-02-08 Broadcom Corporation Die-down ball grid array package with die-attached heat spreader and method for making the same
US6380062B1 (en) * 2001-03-09 2002-04-30 Walsin Advanced Electronics Ltd. Method of fabricating semiconductor package having metal peg leads and connected by trace lines
US7259448B2 (en) 2001-05-07 2007-08-21 Broadcom Corporation Die-up ball grid array package with a heat spreader and method for making the same
US7061102B2 (en) 2001-06-11 2006-06-13 Xilinx, Inc. High performance flipchip package that incorporates heat removal with minimal thermal mismatch
US6879039B2 (en) 2001-12-18 2005-04-12 Broadcom Corporation Ball grid array package substrates and method of making the same
US7550845B2 (en) * 2002-02-01 2009-06-23 Broadcom Corporation Ball grid array package with separated stiffener layer
US6825108B2 (en) 2002-02-01 2004-11-30 Broadcom Corporation Ball grid array package fabrication with IC die support structures
US6861750B2 (en) 2002-02-01 2005-03-01 Broadcom Corporation Ball grid array package with multiple interposers
US6876553B2 (en) 2002-03-21 2005-04-05 Broadcom Corporation Enhanced die-up ball grid array package with two substrates
US7196415B2 (en) 2002-03-22 2007-03-27 Broadcom Corporation Low voltage drop and high thermal performance ball grid array package
TW554500B (en) * 2002-07-09 2003-09-21 Via Tech Inc Flip-chip package structure and the processing method thereof
TWI283049B (en) * 2002-08-16 2007-06-21 Advanced Semiconductor Eng Cavity down ball grid array package
JP4629082B2 (ja) * 2002-08-23 2011-02-09 新光電気工業株式会社 半導体パッケージ
US20050051893A1 (en) * 2003-09-05 2005-03-10 Taiwan Semiconductor Manufacturing Co. SBGA design for low-k integrated circuits (IC)
US7180173B2 (en) * 2003-11-20 2007-02-20 Taiwan Semiconductor Manufacturing Co. Ltd. Heat spreader ball grid array (HSBGA) design for low-k integrated circuits (IC)
US7432586B2 (en) 2004-06-21 2008-10-07 Broadcom Corporation Apparatus and method for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages
US7482686B2 (en) 2004-06-21 2009-01-27 Braodcom Corporation Multipiece apparatus for thermal and electromagnetic interference (EMI) shielding enhancement in die-up array packages and method of making the same
US7411281B2 (en) 2004-06-21 2008-08-12 Broadcom Corporation Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
US7786591B2 (en) 2004-09-29 2010-08-31 Broadcom Corporation Die down ball grid array package
KR100651124B1 (ko) * 2004-11-08 2006-12-06 삼성전자주식회사 Wbga형 반도체 패키지 및 그 제조방법
US8183680B2 (en) 2006-05-16 2012-05-22 Broadcom Corporation No-lead IC packages having integrated heat spreader for electromagnetic interference (EMI) shielding and thermal enhancement
US7851904B2 (en) * 2006-12-06 2010-12-14 Panasonic Corporation Semiconductor device, method for manufacturing the same, and semiconductor device mounting structure
US8569869B2 (en) 2010-03-23 2013-10-29 Stats Chippac Ltd. Integrated circuit packaging system with encapsulation and method of manufacture thereof
JP5572890B2 (ja) * 2010-06-08 2014-08-20 ミヨシ電子株式会社 半導体モジュールおよび半導体装置
KR102084696B1 (ko) * 2013-01-23 2020-03-05 삼성디스플레이 주식회사 표시장치용 박막 증착 장치, 표시장치의 박막 증착용 마스크 유닛, 표시장치 및 그 제조방법
US9711376B2 (en) * 2013-12-06 2017-07-18 Enablink Technologies Limited System and method for manufacturing a fabricated carrier

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JPH08148608A (ja) * 1994-09-20 1996-06-07 Fujitsu Ltd 半導体装置及びその製造方法及び半導体装置用基板
US5835355A (en) * 1997-09-22 1998-11-10 Lsi Logic Corporation Tape ball grid array package with perforated metal stiffener

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Publication number Publication date
JPH1065040A (ja) 1998-03-06
US5977633A (en) 1999-11-02

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