JP3314304B2 - 半導体パッケージ用の回路基板 - Google Patents
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Description
の回路基板に関するものであり、より詳細には一つの回
路基板で大量の半導体パッケージを容易に製造できる半
導体パッケージ用の回路基板に関するものである。
樹脂層、フィルム、テープなどを基本材料としてその表
面には回路パターンが形成されて、前記回路パターン等
はカバーコートでコーティングされたものである。
載されてワイヤーボンディングされ、また前記半導体チ
ップが外部環境から保護できるように封止材が封止され
た後、導電性ボールや導電性ピンなどの入出力手段が付
着されてマザーボードに実装される。
ケージとしてはボールグリッドアレイ(Ball Gr
id Array)半導体パッケージ、チップスケール
(Chip Scale)半導体パッケージ及びマイク
ロボールグリッドアレイ(Micro Ball Gr
id Array)半導体パッケージなどが知られてい
る。
におよそ5〜10個の半導体パッケージが製造されるた
め、生産効率が低いだけでなく回路基板の表面に半導体
チップが搭載されることによって完成された半導体パッ
ケージの厚さが厚くなる短所がある。
ーンを接続する工程でその基準点とされる認識マークが
半導体チップ搭載領域近くの回路パターン中に形成され
るため位置認識率が低下し、接続エラー率が高くなると
いう問題点もあった。
ージの境界領域となるスロット(回路基板の一定領域を
パンチングして形成されるスロット)の形成時に、その
周辺に位置する回路パターンなどに亀裂を生じたり損傷
してしまうという問題点もあった。
半導体パッケージを同時に製造して、各パッケージの正
確なシンギュレーションが可能で、接続(ワイヤーボン
ディング)エラー率を減少させることができる半導体パ
ッケージ用の回路基板を提供することにある。
境界領域になるサブスロットの形成が容易で、そのスロ
ットの形成時に回路パターンなどの亀裂や損傷を防止で
きる半導体パッケージ用の回路基板を提供することにあ
る。
ために本発明による半導体パッケージ用の回路基板は、
半導体チップが配置される多数の貫通孔が一定長さのサ
ブスロットを境界に行と列をなして一つのサブストリッ
プが形成され、多数の前記サブストリップが一定長さの
メインスロットを境界にして一列に連結されて一つのメ
インストリップが形成される第1面と第2面とを有する
略長方形板形状の樹脂層と、前記貫通孔と前記サブスロ
ットとの間の前記樹脂層に形成された多数の回路パター
ンと、前記樹脂層にコーティングされ、前記回路パター
ンを外部環境から保護するカバーコートとを含んでなる
ことを特徴とする。
プが連結される多数のボンドフィンガーと、導電性ボー
ルが融着される多数のボールランドとを備え、前記ボン
ドフィンガーとボールランドとは前記カバーコートの外
側に露出して形成されている。また、前記回路パターン
は、前記ボンドフィンガーとボールランドとが前記樹脂
層の第2面に形成されるか、又は前記ボールランドが前
記樹脂層の第1面に形成され、前記ボンドフィンガーが
樹脂層の第2面に形成され、前記ボンドフィンガーとボ
ールランドとは導電性ビアホールにより相互連結される
ことができる。
置し、多数の互いに近接する前記サブスロットどうしの
間に一定深さのノッチが多数形成され得る。
対し直角に形成されることが望ましい。
置し、多数の互いに近接する前記サブスロットどうしの
間にワイヤーボンディング時に基準となる認識マークが
さらに形成され得る。
ターンであり得る。前記樹脂層の第1面には、前記貫通
孔の外周縁にグラウンドリングがさらに形成されてお
り、このグラウンドリングは少なくともひとつの回路パ
ターンと連結される。
前記カバーコートの外側に露出された複数個の前記グラ
ウンドプレーンがさらに形成されており、前記グラウン
ドプレーンは少なくとも一つの回路パターンと連結され
る。
明による半導体パッケージ用の回路基板は、半導体チッ
プが配置される多数の貫通孔が互いに一定距離離隔され
行と列をなして一つのサブストリップが形成され、多数
の前記サブストリップが一列に連結されて一つのメイン
ストリップが形成される第1面と第2面とを有する略長
方形板形状の樹脂層と、前記貫通孔の外周縁から一定距
離離隔された前記樹脂層の第1面と第2面または第2面
のみに形成される回路パターンと、互いに一定距離離隔
された前記回路パターン間の前記樹脂層の第1面または
第2面に形成されて、前記回路パターンのあらゆる端部
が連結される導電性のバスパターンと、前記回路パター
ンが形成された前記樹脂層の表面を一定厚さでコーティ
ングするカバーコートとを含んでなり、前記バスパター
ン及びこのバスパターンに近接する前記樹脂層の一定領
域は前記カバーコートの外側に露出させたことを特徴と
する。
れ、前記バスパターン及びこのバスパターンに近接する
前記樹脂層の一定領域は、パンチングにより除去されて
サブスロットが形成される領域である。
バスパターン及びこのバスパターンに近接する前記樹脂
層の一定領域は、パンチングにより形成される前記サブ
スロット領域を超えてより大きく形成されるのが望まし
い。
ンを通過する前記カバーコートのコーティングラインは
凹凸形状に形成されるのが望ましい。
と、半導体チップが配置される貫通孔が行と列をなして
一つのサブストリップを形成し、このサブストリップが
また多数個連結されてメインストリップを形成するた
め、一つの回路基板で多量の半導体パッケージを製造可
能となる。
ットとサブスロット間の樹脂層に多数のノッチが形成さ
れているため、封止工程が完了してバラの半導体パッケ
ージにシンギュレーションする工程では、回路基板のシ
ンギュレーションが容易に遂行できる。併せて、交差す
るように近接する前記サブスロットどうしの間の樹脂層
には、認識マークが形成されているため、接続装備、例
えば、ワイヤーボンディング装備が半導体チップと回路
基板の位置を正確に認識できるようになり、半導体チッ
プと回路基板とのワイヤーボンディング(電気的接続)
が正確に遂行される。
おいて、前記サブスロットが形成される領域にはカバー
コートがコーティングされないため、サブスロットの形
成作業(パンチング作業)が容易に遂行される。また、
この時その隣接部分のクラックの発生や損傷などが抑制
される。
態を添付した図面を参照して詳細に説明する。
ケージ用の回路基板10を示した平面図及び底面図であ
り、図4は本発明による回路基板10で各サブスロット
13が交差するように近接する部分を拡大して示した平
面図であり、図5はその断面図である。
脂層(フィルムまたはテープである場合もある)17、
回路パターン18、カバーコート19等から成る。まず
樹脂層17は概略長方形板の形状であり、第1面11a
と第2面11bを有し、半導体チップ(図示せず)を配
置するための多数の貫通孔12が一定長さのサブスロッ
ト13を境界にして行と列をなして一つのサブストリッ
プ14を形成し、前記サブストリップ14は一定長さの
メインスロット15を境界にして、多数が一列に連結さ
れて一つのメインストリップ16を形成している。
ロット15はすべて樹脂層17を貫通して形成されたも
のである。
トリップ14内の貫通孔12とサブスロット13との間
の樹脂層17に形成されており、これは通常の銅薄膜で
ある。
パターン18を外部環境から保護するために前記回路パ
ターン18及び樹脂層17の表面にコーティングされて
おり、前記カバーコートは通常の高分子樹脂である。
導体チップを連結するための多数のボンドフィンガー1
8aと導電性ボールを融着するための多数のボールラン
ド18bを含み、前記ボンドフィンガー18aとボール
ランド18bとは図示するようにカバーコート19の外
側に露出されている。
されるように樹脂層17の第2面11bに、ボンドフィ
ンガー18aとボールランド18bとを共に形成するこ
とができ、図2に示されるように樹脂層17の第1面1
1aにボールランド18bを形成し得る。この場合に
は、ボンドフィンガー18aは樹脂層17の第2面11
bに形成されており、前記ボンドフィンガー18aとボ
ールランド18bは導電性ビアホール(図示せず)によ
り相互連結される。また、図面には前記ボールランド1
8bが2列で形成されたものを示したが、これは3列な
いし5列で形成することもでき、これは任意に選択する
ものであり、ここでその列の個数を限定するものではな
い。
3に示すように、前記各貫通孔12の外周縁の樹脂層1
7第1面11aには、導電性のグラウンドリング25が
略正方形リング形状に複数形成されており、このグラウ
ンドリング25は少なくとも一個の回路パターンをなす
回路線と電気的に連結されている。これをさらに詳細に
説明すると、前記グラウンドリング25は、前記ボンド
フィンガー18a及びボールランド18bを含む回路パ
ターン18が形成された面(第2面11b)の反対面1
1aに形成されており、回路パターン18と、ビアホー
ル(図示せず)等で連結されている。このようなグラウ
ンドリング25は、半導体チップの接地はもちろん全体
的な回路基板10の剛性を向上させることとなる。また
前記グラウンドリング25は、その表面をカバーコート
19でコーティングするか、又はコーティングしないま
ま接着剤のみで樹脂層17の表面に接着させておくこと
もでき、任意に組合わせて選択することが可能である。
樹脂層17の表面には、一定面積を有する導電性のグラ
ウンドプレーン24が形成されており、このグラウンド
プレーン24はカバーコートの外側に露出されており、
また前記グラウンドリング25と、電気的に連結され
る。前記グラウンドプレーン24は前記グラウンドリン
グ25とは異なり樹脂層17の両面に形成することがで
き、製造工程中に回路基板のグラウンドプレーン24ま
たはグラウンドリング25が製造装備と接触することに
よって、回路基板で発生する静電気が外部に容易に放出
される。
ラウンドプレーン24は銅(Cu)薄膜で形成すること
が望ましいが、この素材に限定するものではなく、導電
性物質であればどんなものを使用しても良い。
2の外周縁に位置し、交差するように近接する複数のサ
ブスロット13どうしの間の樹脂層17には、一定深さ
のノッチ21が複数形成されている。このようなノッチ
21は各サブスロット13の端部に形成されて、その長
さ方向に対し直角に形成されることが望ましい。前記し
たノッチ21は、樹脂層17の第1面11aまたは第2
面11bに選択的に形成でき、第1面11a及び第2面
11bのすべてに形成されても良い。このようなノッチ
21の形成により、この後に行われる一つのユニットの
半導体パッケージに対するシンギュレーション作業時に
おいて、前記回路基板10の切断が容易に遂行できる。
スロット13どうしの間の樹脂層17には、接続工程、
例えばワイヤーボンディング時の基準となる認識マーク
22が形成される。この認識マーク22は略“+”字型
で形成されるのが望ましいが、その形状を限定するもの
ではない。前記認識マーク22は貫通孔12の外周縁の
四つの角に形成されることによって、ワイヤーボンディ
ング時にその基準点が容易に、しかも正確に感知するこ
とが可能となる。前記認識マーク22は、回路パターン
18と同一の材質で形成されることが望ましい。
る一つのユニットの境界領域について、サブスロット1
3形成前の状態を拡大して示した平面図である。
10の構造と類似しており、まだサブスロット13が形
成される前の状態である点で異なる。すなわち、サブス
トリップ14内において、互いに一定距離が離隔された
回路パターン18どうしの間の樹脂層17の領域で、こ
の樹脂層としての第1面11aまたは第2面11bに、
前記回路パターン18のすべての端部が連結されたバス
パターン23が形成されている。このバスパターン23
及びその外側の樹脂層17の一定領域は、カバーコート
19の外側に露出された状態で、カバーコート19が回
路パターン18をコーティングしている。このようなカ
バーコート19の外側に露出された領域が、この後にパ
ンチングして除去されることにより、所定のサブスロッ
ト13が形成され、図1ないし図5に示されるような形
態となる。
バスパターン23及びその外側に近接する樹脂層17の
一定領域は、この後形成されるサブスロット13の領域
を含み、この領域を超えて大きく形成されるのが望まし
い。また、前記バスパターン23に連結された回路パタ
ーン18を通過するカバーコート19のコーティングラ
イン19aは、凸部19bを有する凹凸形状に成形され
ることが望ましい。また、前記ノッチ21や認識マーク
22が形成される部分は、カバーコート19の外側で、
樹脂層17が直接外部に露出するように形成することが
望ましい。
バスパターン23及びその外側に近接する樹脂層17の
一定領域を除去してサブスロット13を成形する時に、
この領域にはカバーコート19が形成されていない状態
であるため、周辺(回路パターン18及び樹脂層17)
に衝撃を与えず、またシンギュレーション作業も容易に
遂行される。
の形態に限って説明したが、これに限定されるものでは
なく、本発明の技術的思想を超えない範囲において、様
々に変更して実施することが可能である。
チップが配置されることになる貫通孔が集まり一つのサ
ブストリップをなし、また、このサブストリップの多数
個が連結されてメインストリップを形成するため、一つ
の回路基板で多量の半導体パッケージを製造できる効果
がある。
ットとこのサブスロットに近接するサブスロットとの間
の樹脂層にそれぞれノッチが形成されているため、封止
工程完了の後、バラの半導体パッケージにシンギュレー
ションする工程において、前記回路基板のシンギュレー
ションが容易に遂行される効果がある。
との間の樹脂層には認識マークが形成されているため、
接続装備、例えばワイヤーボンディング装備が半導体チ
ップと回路基板の位置を正確に認識することが可能とな
り、半導体チップと回路基板のワイヤーボンディング
(電気的接続)が正確に遂行される効果がある。
形成前、前記サブスロットが形成される領域にはカバー
コートがコーティングされていないため、サブスロット
の成形作業(パンチング作業)が容易に遂行される効果
がある。
第2面を示す平面図(底面図)及び一部拡大図である。
第1面を示す平面図及び一部拡大図である。
示す平面図及び一部拡大図である。
トが交差するように近接する部分を拡大して示した平面
図である。
トが交差するように近接する部分を拡大して示した断面
図である。
スロットが形成される前の状態を拡大して示した平面図
である。
Claims (14)
- 【請求項1】 半導体チップが配置される多数の貫通孔
が一定長さのサブスロットを境界に行と列をなして一つ
のサブストリップが形成され、多数の前記サブストリッ
プが一定長さのメインスロットを境界にして一列に連結
されて一つのメインストリップが形成される第1面と第
2面とを有する略長方形板形状の樹脂層と、 前記貫通孔と前記サブスロットとの間の前記樹脂層に形
成された多数の回路パターンと、 前記樹脂層にコーティングされ、前記回路パターンを外
部環境から保護するカバーコートとを含んでなる半導体
パッケージ用の回路基板。 - 【請求項2】 前記回路パターンは、半導体チップが連
結される多数のボンドフィンガーと、導電性ボールが融
着される多数のボールランドとを備え、前記ボンドフィ
ンガーとボールランドとは前記カバーコートの外側に露
出して形成されたことを特徴とする請求項1に記載の半
導体パッケージ用の回路基板。 - 【請求項3】 前記回路パターンは、前記ボンドフィン
ガーとボールランドとが前記樹脂層の第2面に形成され
たことを特徴とする請求項2に記載の半導体パッケージ
用の回路基板。 - 【請求項4】 前記回路パターンは、前記ボールランド
が前記樹脂層の第1面に形成され、前記ボンドフィンガ
ーが樹脂層の第2面に形成され、前記ボンドフィンガー
とボールランドとは導電性ビアホールにより相互連結さ
れたことを特徴とする請求項2に記載の半導体パッケー
ジ用の回路基板。 - 【請求項5】 前記樹脂層には、前記貫通孔の外周縁に
位置し、多数の互いに近接する前記サブスロットどうし
の間に一定深さのノッチが多数形成されたことを特徴と
する請求項1に記載の半導体パッケージ用の回路基板。 - 【請求項6】 前記ノッチは、各サブスロットの長さ方
向に対し直角に形成されたことを特徴とする請求項5に
記載の半導体パッケージ用の回路基板。 - 【請求項7】 前記樹脂層には、前記貫通孔の外周縁に
位置し、多数の互いに近接する前記サブスロットどうし
の間にワイヤーボンディング時に基準となる認識マーク
がさらに形成されたことを特徴とする請求項1に記載の
半導体パッケージ用の回路基板。 - 【請求項8】 前記認識マークは、略“+”字型の回路
パターンであることを特徴とする請求項7に記載の半導
体パッケージ用の回路基板。 - 【請求項9】 前記樹脂層の第1面には、前記貫通孔の
外周縁にグラウンドリングがさらに形成されており、こ
のグラウンドリングは少なくともひとつの回路パターン
と連結されたことを特徴とする請求項1に記載の半導体
パッケージ用の回路基板。 - 【請求項10】 前記サブストリップの外周縁には、前
記カバーコートの外側に露出された複数個の前記グラウ
ンドプレーンがさらに形成されており、前記グラウンド
プレーンは少なくとも一つの回路パターンと連結された
ことを特徴とする請求項1に記載の半導体パッケージ用
の回路基板。 - 【請求項11】 半導体チップが配置される多数の貫通
孔が互いに一定距離離隔され行と列をなして一つのサブ
ストリップが形成され、多数の前記サブストリップが一
列に連結されて一つのメインストリップが形成される第
1面と第2面とを有する略長方形板形状の樹脂層と、 前記貫通孔の外周縁から一定距離離隔された前記樹脂層
の第1面と第2面または第2面のみに形成される回路パ
ターンと、 互いに一定距離離隔された前記回路パターン間の前記樹
脂層の第1面または第2面に形成されて、前記回路パタ
ーンのあらゆる端部が連結される導電性のバスパターン
と、 前記回路パターンが形成された前記樹脂層の表面を一定
厚さでコーティングするカバーコートとを含んでなり、
前記バスパターン及びこのバスパターンに近接する前記
樹脂層の一定領域は前記カバーコートの外側に露出させ
たことを特徴とする半導体パッケージ用の回路基板。 - 【請求項12】 前記カバーコートの外側に露出され、
前記バスパターン及びこのバスパターンに近接する前記
樹脂層の一定領域は、パンチングにより除去されてサブ
スロットが形成される領域であることを特徴とする請求
項11に記載の半導体パッケージ用の回路基板。 - 【請求項13】 前記カバーコートの外側に露出され、
前記バスパターン及びこのバスパターンに近接する前記
樹脂層の一定領域は、パンチングにより形成される前記
サブスロットより大きく形成されたことを特徴とする請
求項11に記載の半導体パッケージ用の回路基板。 - 【請求項14】 前記バスパターンに連結された前記回
路パターンを通過する前記カバーコートのコーティング
ラインは凹凸形状に形成されたことを特徴とする請求項
11に記載の半導体パッケージ用の回路基板。
Applications Claiming Priority (10)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019990009992U KR20010000254U (ko) | 1999-06-07 | 1999-06-07 | 반도체 장치용 기판 |
KR1019990037925A KR100365054B1 (ko) | 1999-09-07 | 1999-09-07 | 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법 |
KR1999/P37928 | 1999-09-07 | ||
KR10-1999-0037928A KR100369394B1 (ko) | 1999-09-07 | 1999-09-07 | 반도체패키지용 섭스트레이트 및 이를 이용한 반도체패키지의 제조방법 |
KR1999/P37925 | 1999-09-07 | ||
KR1019990048010A KR100355748B1 (ko) | 1999-11-01 | 1999-11-01 | 반도체 패키지 제조용 부재 |
KR1999/P65126 | 1999-12-29 | ||
KR1019990065126A KR20010065254A (ko) | 1999-12-29 | 1999-12-29 | 반도체 패키지 제조용 부재 |
KR1999/P48010 | 1999-12-29 | ||
KR1999/U9992 | 1999-12-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001007253A JP2001007253A (ja) | 2001-01-12 |
JP3314304B2 true JP3314304B2 (ja) | 2002-08-12 |
Family
ID=27532301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000123164A Expired - Fee Related JP3314304B2 (ja) | 1999-06-07 | 2000-04-24 | 半導体パッケージ用の回路基板 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6512288B1 (ja) |
JP (1) | JP3314304B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7220615B2 (en) * | 2001-06-11 | 2007-05-22 | Micron Technology, Inc. | Alternative method used to package multimedia card by transfer molding |
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US20060261957A1 (en) * | 2003-08-26 | 2006-11-23 | Ralf God | Method for producing bridge modules |
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-
2000
- 2000-04-24 JP JP2000123164A patent/JP3314304B2/ja not_active Expired - Fee Related
- 2000-06-07 US US09/589,713 patent/US6512288B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2001007253A (ja) | 2001-01-12 |
US6512288B1 (en) | 2003-01-28 |
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Legal Events
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R250 | Receipt of annual fees |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080607 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090607 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110607 Year of fee payment: 9 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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Free format text: PAYMENT UNTIL: 20120607 Year of fee payment: 10 |
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