JP3655069B2 - 樹脂封止型半導体装置とその製造方法 - Google Patents

樹脂封止型半導体装置とその製造方法 Download PDF

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体素子及び外部接続用のリードを樹脂でモールドした樹脂封止型半導体装置とその製造方法に関するものである。
【0002】
【従来の技術】
IC(集積回路)カードやメモリカードの発達に伴い、これらのカードに組み込まれる半導体装置には、薄型かつ小型のものが要求されるようになっている。薄型かつ小型の半導体装置の例として、CPS(チップサイズパッケージ)と呼ばれる構造があり、その公知例としては、特開平9−17910号公報に記載されたものがある。この公報には、リードフレームを半導体素子に固定し、半導体素子の電極とリードフレームを電気的に接続し、リードフレームの一部を除いて樹脂封止し、樹脂封止されていないリードフレーム表面に外部端子を設けた構造が開示されている。
【0003】
【発明が解決しようとする課題】
しかしながら、従来の樹脂封止型半導体装置では、次のような課題があった。
リードのピッチが狭くなると、このリードの上に形成することができる半田バンプのサイズが小さくなって、半田の量が少なくなる。このため、プリント基板に接続したときに半田による応力の緩和が十分でなく、プリント基板との間を接続する半田バンプに亀裂を生じやすい。これは、厳しい温度環境で使用された場合に、モールド樹脂による封止部とプリント基板の熱膨張率の相違によって半田バンプに繰り返し応力が直接加わり、この半田バンプに脆性破壊が発生することによって生ずるものである。
また、半田バンプは複数のリード上に一列縦隊に形成されており、各半田バンプ間の距離が短い。このため、リードのピッチが狭くなると、プリント基板等に実装するときに、溶解した半田バンプ同士が接触して、隣接するリードの間が短絡するおそれがあった。
【0004】
更に、このような半導体装置を使用した製品の製造段階において、リフロー装置で約300℃に加熱して半田付けが行われた後、常温に冷却される時に封止部とプリント基板の収縮率の相違による応力が発生し、特に冷却過程で脆くなった半田バンプに亀裂を生ずることがある。このような亀裂は、製造直後の検査では発見しにくく、欠陥を含んだ製品が良品として出荷されるおそれがあった。
本発明は、前記従来技術が持っていた課題を解決し、プリント基板等へ確実な接続が可能な樹脂封止型半導体装置とその製造方法を提供するものである。
【0005】
【課題を解決するための手段】
前記課題を解決するため、本発明のうちの第1の発明は、半導体基板の回路形成面に回路のパターン及び該回路を電気的に外部に接続するための複数の電極が形成された半導体素子と、外部に電気的かつ機械的に接続するための露出部を有する帯状の金属片で形成され、平面上に一定の間隔で平行に配置されて前記半導体素子の各電極にそれぞれ電気的に接続された複数のリードと、前記複数のリードの露出部を残し、該複数のリードの露出部以外の表面、並びに前記半導体素子の全体または回路形成面を覆うように樹脂でモールド形成された封止部とを備えた樹脂封止型半導体装置において、前記複数のリードの露出部を、長辺が平行に配置される長方形を有するように形成している。更に、前記複数のリードの露出部の全面に、所定の高さを有する半田バンプを設けている。
第2の発明は、樹脂封止型半導体装置において、表面に複数の電極が形成された半導体素子と、前記半導体素子の前記表面上に配置され、前記電極と接続された複数の内部リードと、前記複数の内部リードをこの内部リードの延在方向に長い形状で露出させて前記半導体素子表面を封止する封止樹脂と、前記露出している前記内部リード表面に形成された楕円形状の外部端子とを備えている。
【0006】
第3の発明は、第2の発明の外部端子を、前記内部リードの露出した領域のほぼ全面を覆うような構造にしている。
第4の発明は、樹脂封止型半導体装置において、表面に複数の電極が形成された半導体素子と、前記半導体素子の前記表面上に配置され、前記電極と接続された複数の内部リードと、前記複数の内部リードの一部をこの内部リードの延在方向に長い形状で露出させて前記半導体素子表面を封止する封止樹脂と、前記露出している前記内部リード表面に形成された外部電極であって、互いに隣り合う前記外部電極は、前記内部リードの先端から異なる距離に配置される前記外部電極とを備えている。
第5の発明は、第1の発明の樹脂封止型半導体装置を、半田バンプ形成用の球形の半田、または前記複数の長方形の露出部の表面に、半田付け用のフラックスを塗布する第1の工程と、前記平行に配置された複数のリードの長方形のそれぞれの露出部に、前記球形の半田を1個ずつジグザグに搭載する第2の工程と、前記半田を加熱して溶解し、該溶解した半田によって前記長方形の露出部の表面全体を覆う前記半田バンプを形成する第3の工程とを、順次施すことによって製造するようにしている。
【0007】
第6の発明は、樹脂封止型半導体装置の製造方法において、表面に複数の電極が形成された半導体素子表面に複数の内部リードを配置し、これらの電極と内部リードとを接続する工程と、前記内部リードの一部をこの内部リードの延在方向に長い形状で露出させて前記半導体素子を封止樹脂によって封止する工程と、前記内部リードの露出した領域に外部電極を隣接する前記外部電極とは互い違いに形成する工程と、前記外部電極を溶解して、前記内部リードの露出した領域に沿って楕円形状にする工程とを、順次施すようにしている。
本発明によれば、以上のように樹脂封止型半導体装置を構成したので、この樹脂封止型半導体装置は次のような工程で製造される。
まず、球形の半田の表面、または封止部から露出して平行に配置されたリードの露出部の表面に半田付け用のフラックスを塗布する。次に、この平行する長方形の露出部に球形の半田を1個ずつジグザグに搭載する。そして、搭載した半田を加熱する。これにより、半田が溶解して長方形の露出部の表面全体を覆い、半田バンプが形成される。
【0008】
【発明の実施の形態】
図1(a),(b)は、本発明の実施形態を示す樹脂封止型半導体装置の構造図であり、同図(a)は外観を示す斜視図、及び同図(b)は同図(a)における断面X−Xを示す図である。
この半導体装置は、半導体基板上に回路のパターンが形成された回路形成面11aを有する半導体素子11を備えており、この回路形成面11aの中央部には回路を外部に接続するための複数の電極11bが形成されている。回路形成面11aの周辺部には、例えばポリイミドをベースとし、その両面に熱可塑性樹脂をコーティングした一定の厚さの絶縁性の接着テープ12が設けられている。そして、この接着テープ12を介して、例えば1.27mmのピッチで平行して配置された幅0.42mm程度の複数の帯状のリード13の一方の面が半導体素子11の回路形成面11aに接着されている。
リード13は、半導体装置をプリント基板等に実装して、電気的かつ機械的に接続するための引出し線であり、例えばFe−Ni合金等を材料とする厚さ0.1mm程度の金属板でできている。リード13は、従来のフラットパッケージ等のピンのように半導体素子の外部に長く突き出したものではなく、半導体装置自体の寸法を小型化するために、回路形成面21aの平面内にほぼ収まるような長さに切断されている。
【0009】
リード13の内側の一端には、半田付け用のめっき(例えば、銀めっき)が施されており、このめっきと半導体素子11の電極11bとの間が、金線等のワイヤ14によって電気的に接続されている。また、半導体素子11の周辺部に位置するリード13の他方の面には、例えば幅0.42mm、長さ0.86mm程度の長方形の部分が、外部接続用の露出部13aとして残されている。そして、リード13の露出部13a以外の部分と、半導体素子11の回路形成面11a及び側面11cと、複数のワイヤ14とが,例えばエポキシ等のモールド樹脂を材料とする封止部15によって封止されている。一方、半導体素子11の回路形成面11aとは反対側の裏面11dは,放熱効果を高めるためにモールド樹脂による封止は行われておらず、むき出しの状態となっている。
更に、リード13の露出部13aの表面全体には、回路形成面11a上にモールドされた封止部15の高さよりも一定の寸法だけ高くなるように、楕円形状の半田バンプ16が形成されている。例えば、封止部15の高さが0.15mm程度であれば、半田バンプ16の高さは0.3〜0.5mm程度に形成されている。
【0010】
このような半導体装置は、例えば次の(1)〜(7)の工程によって製造される。
(1) 工程1
まず、Fe−Ni合金等を材料とする厚さ0.1mm程度の金属板を打ち抜いて、枠部とこの枠部から内側に延びる櫛形の複数のリード13を有するリードフレームを製作する。リードフレームが有するリード13の幅、長さ、ピッチ、及び個数は、図1の樹脂封止型半導体装置における複数のリード13と同じように形成されている。即ち、リードフレームの枠部を切り落としたときに、このリードフレーム内のリード13が、最終的に半導体装置のリード13として残るような形状となっている。そして、このリードフレームのリード13の先端部分に、半田付け用の銀メッキを施す。
(2) 工程2
リードフレームのリード13の裏面に、接着テープ12を貼り付け、更に、この接着テープ12に半導体素子11の回路形成面11aを約400℃で熱圧着する。リード13と半導体素子11を接着した後、ワイヤボンディング装置によって、リード13の先端の銀メッキ部分と半導体素子11の電極11bとの間をワイヤ14で接続する。
【0011】
(3) 工程3
半導体素子11の取付けが終了したリードフレームを、モールド用の下金型の所定の位置にマウントする。下金型は、半導体素子11の回路形成面11aより若干広く、ほぼこれと同様の形状の凹部を有している。そして、凹部の深さは、半導体素子11と接着テープ12の厚さを合わせた寸法に丁度一致するようになっている。これにより、半導体素子11の裏面11dが下金型の凹部の底に密着し、リードフレームの枠部が、この下金型の台部に密着するようにマウントされる。
次に、下金型の所定の位置に、これと対になる上金型をかぶせる。上金型は、リードフレームの表面から飛び出しているワイヤ14を保護するモールドを形成するために、所定の深さで、かつ下金型の凹部よりも開口部の小さい凹部を有している。
リードフレームを上下の金型にマウントした後、注入口から液状のエポキシ等のモールド樹脂を注入する。
(4) 工程4
モールド樹脂が硬化した後、封止部15でモールドされた半導体素子11を取り出し、リードフレームの不要部分を切り落とす。
【0012】
(5) 工程5
各リード13の露出部13aに、半田付け用のフラックスを塗布する。
(6) 工程6
各リード13の露出部13aの上に、直径0.5〜0.6mm程度の球形の半田(例えば、半田ボール)17を1個ずつ、これらの隣り合う半田ボール17が接触せずに相互に遠方に位置するようにジグザグに搭載する。
図2は、工程6においてリード13上に搭載された半田ボール17の状態を示す平面図である。
(7) 工程7
半田ボール17が搭載された半導体装置を加熱炉に入れ、例えば240℃で加熱して、搭載した半田ボール17を溶解させる。
これにより、溶解した半田がリード13の露出部13aの表面全体に広がり、この半田の表面張力によって楕円形状の半田バンプ16が形成され、図1(a)に示すような樹脂封止型半導体装置が完成する。
【0013】
以上のような工程によって完成した半導体装置は、例えばプリント基板に実装され、半田バンプ16を介して外部の回路に接続される。そして、外部から与えられる信号は、リード13及びワイヤ14を通して半導体素子11へ導かれる。また、半導体素子11の出力信号は、ワイヤ14、リード13及び半田バンプ16を通して外部の回路に出力される。
また、このような半導体装置のプリント基板への実装は、次のような手順で行われる。
プリント基板の部品搭載面のフットプリント上に、例えばスクリーン印刷等により、半田付け用のフラックスを塗布する。そして、フットプリントの上に半田バンプ16が接触するように、半導体素子11の裏面11dを上にして半導体装置を搭載する。半導体装置の搭載後、プリント基板をリフロー装置に入れて約300℃に加熱し、半田バンプ16を溶解して半田付けを行う。
【0014】
以上のように、本実施形態の樹脂封止型半導体装置とその製造方法では、次の(i)〜(iii)のような利点がある。
(i) リード13の露出面13aは長方形に形成されているので、半田バンプ16を形成するときに半田ボール17をジグザグに搭載することができる。これにより、隣接する半田ボール17の接触によるリード13間の短絡のおそれがなくなり、リード13のピッチを狭くすることができ、半導体装置の小形化が可能になる。
(ii) 半田ボール17をジグザグに搭載するので、比較的大きな半田ボール17を搭載しても隣同士の半田が接触することがなく、比較的多量の半田による半田バンプ16を形成することができる。これにより、プリント基板等へ搭載したときに半田バンプ16にかかる応力が分散され、この半田バンプ16に亀裂を生ずるおそれがなくなる。
(iii) 半導体素子11の裏面11dには、モールド封止が施されておらず、むき出しの状態になっているので、放熱性が良い。
【0015】
なお、本発明は、上記実施形態に限定されず、種々の変形が可能である。この変形例としては、例えば、次の(a)〜(h)のようなものがある。
(a) 図1の樹脂封止型半導体装置は、8個のリード13を有しているが、リード13の数はこれに限定されず、半導体素子11に形成された回路に対応して必要な数のリード13を設ければ良い。また、リード13の設置箇所も、図1に示すように2辺に限定せず、半導体素子11の回路形成面11aの周囲の4辺に設けるようにしても良い。
(b) 接着テープ12を用いずに、所定の厚みを有する絶縁性の接着剤を用いてリード13を接続しても良い。
(c) 電極11bとリード13との間をワイヤ14で接続しているが、ワイヤ14に代えて導電性の接着剤等を用いて接続しても良い。
(d) (1)〜(7)の工程は、図1の樹脂封止型半導体装置の構造をより具体的に説明するための一例であり、この製造工程で示した方法に限定されるものではない。例えば、金属板を打ち抜いてリードフレームを製作するのではなく、最初から個別のリード13を製作し、紙テープ等の上に所定の間隔で配置する方法等を用いることもできる。
【0016】
(e) 接着テープ12、リード13及びワイヤ14等の材料は、上記説明の材料に限定されず、製造方法やコストを考慮して適切なものを選択すれば良い。
(f) 半導体素子11の裏面11dにはモールドを施していないが、電気的に絶縁が必要な場合には、モールドを施しても良い。この場合、モールド樹脂の種類や厚さによって、放熱性が若干悪くなる場合がある。
(g) (5)の工程5で、各リード13の露出部13aに半田付け用のフラックスを塗布しているが、半田ボール17にフラックスを塗布するようにしても良い。
(h) 図1の樹脂封止型半導体装置では、封止部15がリード13の露出面13aよりも高くなっているが、このような形状には限定されない。例えば、リード13の内側の一端を半導体素子11側に折り曲げて、その折り曲げた箇所でワイヤ14を接続することにより、封止部15の表面とリード13の露出面13aが同一の高さになるように形成しても良い。
【0017】
【発明の効果】
以上詳細に説明したように、第1から第4の発明によれば、複数のリードの露出部が長方形に形成され、この露出部の全面に所定の厚さの半田バンプが設けられているので、例えばプリント基板等へ搭載したときに、樹脂封止型半導体装置を電気的かつ機械的に確実に接続することができる。第5及び第6の発明は、平行に配置されたリードの長方形の露出部に、半田バンプ形成用の球形の半田を1個ずつジグザグに搭載し、これを溶解して長方形の露出部の表面全体を覆う半田バンプを形成するようにしている。これによって、隣接するリードの間隔を狭くしても短絡せずに半田バンプ形成することができ、樹脂封止型半導体装置の小形化が可能になる。
【図面の簡単な説明】
【図1】本発明の実施形態を示す樹脂封止型半導体装置の構造図である。
【図2】工程6においてリード13上に搭載された半田ボール17の状態を示す平面図である。
【符号の説明】
11 半導体素子
13 リード
15 封止部
16 半田バンプ
17 半田ボール

Claims (6)

  1. 半導体基板の回路形成面に回路のパターン及び該回路を電気的に外部に接続するための複数の電極が形成された半導体素子と、外部に電気的かつ機械的に接続するための露出部を有する帯状の金属片で形成され、平面上に一定の間隔で平行に配置されて前記半導体素子の各電極にそれぞれ電気的に接続された複数のリードと、前記複数のリードの露出部を残し、該複数のリードの露出部以外の表面、並びに前記半導体素子の全体または回路形成面を覆うように樹脂でモールド形成された封止部とを備えた樹脂封止型半導体装置において、前記複数のリードの露出部は、長辺が平行に配置される長方形を有し、前記複数のリードの露出部の全面に、所定の高さを有する半田バンプを設けたことを特徴とする樹脂封止型半導体装置。
  2. 表面に複数の電極が形成された半導体素子と、前記半導体素子の前記表面上に配置され、前記電極と接続された複数の内部リードと、前記複数の内部リードをこの内部リードの延在方向に長い形状で露出させて前記半導体素子表面を封止する封止樹脂と、前記露出している前記内部リード表面に形成された楕円形状の外部端子とを、備えたことを特徴とする樹脂封止型半導体装置。
  3. 前記外部端子は、前記内部リードの露出した領域のほぼ全面を覆っていることを特徴とする請求項2記載の樹脂封止型半導体装置。
  4. 表面に複数の電極が形成された半導体素子と、前記半導体素子の前記表面上に配置され、前記電極と接続された複数の内部リードと、前記複数の内部リードの一部をこの内部リードの延在方向に長い形状で露出させて前記半導体素子表面を封止する封止樹脂と、前記露出している前記内部リード表面に形成された、前記内部リードと電気的に接続された外部電極であって、互いに隣り合う前記外部電極は、前記内部リードの先端から異なる距離に配置される前記外部電極とを、備えたことを特徴とする樹脂封止型半導体装置。
  5. 半導体基板の回路形成面に回路のパターン及び該回路を電気的に外部に接続するための複数の電極が形成された半導体素子と、外部に電気的かつ機械的に接続するための長方形の露出部を有する帯状の金属片で形成され、平面上に一定の間隔で平行に配置されて前記半導体素子の各電極にそれぞれ電気的に接続された複数のリードと、前記複数のリードの露出部を残し、該複数のリードの露出部以外の表面、並びに前記半導体素子の全体または回路形成面を覆うように樹脂でモールド形成された封止部とを備えた樹脂封止型半導体装置において、半田バンプ形成用の球形の半田、または前記複数の長方形の露出部の表面に、半田付け用のフラックスを塗布する第1の工程と、前記平行に配置された複数のリードの長方形のそれぞれの露出部に、前記球形の半田を1個ずつジグザグに搭載する第2の工程と、前記半田を加熱して溶解し、該溶解した半田によって前記長方形の露出部の表面全体を覆う前記半田バンプを形成する第3の工程とを、順次施すことを特徴とする樹脂封止型半導体装置の製造方法。
  6. 表面に複数の電極が形成された半導体素子表面に複数の内部リードを配置し、これらの電極と内部リードとを接続する工程と、前記内部リードの一部をこの内部リードの延在方向に長い形状で露出させて前記半導体素子を封止樹脂によって封止する工程と、前記内部リードの露出した領域に前記内部リードと電気的に接続するように外部電極を隣接する前記外部電極とは互い違いに形成する工程と、前記外部電極を溶解して、前記内部リードの露出した領域に沿って楕円形状にする工程とを、順次施すことを特徴とする樹脂封止型半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000156435A (ja) 1998-06-22 2000-06-06 Fujitsu Ltd 半導体装置及びその製造方法
JP3339838B2 (ja) * 1999-06-07 2002-10-28 ローム株式会社 半導体装置およびその製造方法
JP4120133B2 (ja) * 2000-04-28 2008-07-16 沖電気工業株式会社 半導体装置及びその製造方法
JP4626919B2 (ja) * 2001-03-27 2011-02-09 ルネサスエレクトロニクス株式会社 半導体装置
DE10152694A1 (de) * 2001-10-19 2003-01-02 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens einem Halbleiterchip und einem Kunststoffgehäuse und Verfahren zu seiner Herstellung
US6791168B1 (en) * 2002-07-10 2004-09-14 Micron Technology, Inc. Semiconductor package with circuit side polymer layer and wafer level fabrication method
JP3952963B2 (ja) * 2003-02-21 2007-08-01 ヤマハ株式会社 半導体装置及びその製造方法
EP1630865A1 (en) * 2004-08-17 2006-03-01 Optimum Care International Tech. Inc. Adhesion of a Chip on a leadframe
KR100871707B1 (ko) * 2007-03-30 2008-12-05 삼성전자주식회사 깨짐을 억제하는 몰딩부를 갖는 웨이퍼 레벨 패키지 및 그제조방법
US8384228B1 (en) * 2009-04-29 2013-02-26 Triquint Semiconductor, Inc. Package including wires contacting lead frame edge
US9064881B2 (en) * 2010-11-11 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Protecting flip-chip package using pre-applied fillet
KR102515126B1 (ko) * 2021-05-06 2023-03-29 주식회사 지니틱스 카메라 모듈의 반도체 패키지

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5157480A (en) * 1991-02-06 1992-10-20 Motorola, Inc. Semiconductor device having dual electrical contact sites
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JPH0888311A (ja) * 1994-09-20 1996-04-02 Fujitsu Ltd 半導体装置とその製造方法
JPH08306853A (ja) * 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
JP2814966B2 (ja) * 1995-09-29 1998-10-27 日本電気株式会社 半導体装置
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
JP3670371B2 (ja) * 1995-12-20 2005-07-13 株式会社日立製作所 半導体装置およびその製造方法
KR100187715B1 (ko) * 1996-08-19 1999-06-01 윤종용 리드 프레임을 이용한 칩 스케일 패키지 제조 방법

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