JP2006121038A - 半導体メモリ素子の金属配線形成方法 - Google Patents
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Abstract
【課題】ドレインコンタクトプラグに電気的に接続される金属配線とソースコンタクトプラグ間のブリッジによる短絡が発生することを防止する。
【解決手段】第１層間絶縁膜をパターニングし、ドレインコンタクトプラグを形成する段階と、第１エッチング工程によって前記第１層間絶縁膜をリセスさせて前記ドレインコンタクトプラグを突出させる段階と、前記ドレインコンタクトプラグを含む全体構造上の段差に沿って窒化膜を蒸着する段階と、前記窒化物上に第２層間絶縁膜を形成する段階と、前記ドレインコンタクトプラグの突出部位に形成された前記窒化膜が露出するように前記第２層間絶縁膜をパターニングしてトレンチを形成する段階と、第２エッチング工程によって、前記トレンチを介して露出する前記窒化膜を除去して前記ドレインコンタクトプラグを露出させる段階と、前記トレンチが埋め立てられるように金属配線を形成する段階とを含む。
【選択図】なし
【解決手段】第１層間絶縁膜をパターニングし、ドレインコンタクトプラグを形成する段階と、第１エッチング工程によって前記第１層間絶縁膜をリセスさせて前記ドレインコンタクトプラグを突出させる段階と、前記ドレインコンタクトプラグを含む全体構造上の段差に沿って窒化膜を蒸着する段階と、前記窒化物上に第２層間絶縁膜を形成する段階と、前記ドレインコンタクトプラグの突出部位に形成された前記窒化膜が露出するように前記第２層間絶縁膜をパターニングしてトレンチを形成する段階と、第２エッチング工程によって、前記トレンチを介して露出する前記窒化膜を除去して前記ドレインコンタクトプラグを露出させる段階と、前記トレンチが埋め立てられるように金属配線を形成する段階とを含む。
【選択図】なし
Description
本発明は、半導体メモリ素子の金属配線形成方法に係り、特に、ドレインコンタクトプラグ(drain contact plug)に電気的に接続される金属配線とソースコンタクトプラグ(source contact plug)との間にブリッジ(bridge)が発生して素子の誤動作が発生することを防止することが可能な半導体メモリ素子の金属配線形成方法に関する。
一般に、半導体メモリ素子では、金属配線を形成するための配線技術であって、絶縁膜上に導電体膜を蒸着した後、フォトリソグラフィ(photolithography)工程およびエッチング工程を用いて導電体膜をパターニングして金属配線を形成する技術が広く用いられている。
このような金属配線は、外部から印加される駆動電圧（バイアス電圧）を下部の半導体構造物層へ伝達する役割を行うが、金属配線と所定の半導体構造物層とを電気的に接続させるためにコンタクトプラグ(contact plug)が必要となる。
半導体メモリ素子の中でもＮＡＮＤフラッシュメモリ素子では、コンタクトプラグとしてソースコンタクトプラグ（ＳＲＣＴ）とドレインコンタクトプラグ（ＤＲＣＴ）が形成される。ソースコンタクトプラグはソース領域と所定の金属配線を接続させ、ドレインコンタクトプラグはドレイン領域と所定の金属配線を電気的に接続させる。
次に、一般的なＮＡＮＤフラッシュメモリ素子の金属配線形成方法を図１（ａ）〜図３（ｂ）と図４（ａ）〜図５（ｃ）を参照して説明する。ここで、図１（ａ）〜図３（ｂ）はＹ軸（ビットライン方向）の方向に切り取った断面図、図４（ａ）〜図５（ｃ）はＸ軸（ワードライン方向）の方向に切り取った断面図である。
図１（ａ）を参照すると、ゲート電極１６とソース及びドレイン領域（図示せず）の形成された半導体基板１０を提供する。ここで、ゲート電極１６は、説明の便宜上、トンネル酸化膜１１、フローティングゲート１２、誘電体膜１３、コントロールゲート１４及び導電層１５を含む。
このようなゲート電極１６の両側壁にはスペーサ１７が形成される。その後、スペーサ１７を含む全体構造の上部には窒化膜１８と層間絶縁膜１９（以下、「第１層間絶縁膜」という）が順次形成される。その後、第１層間絶縁膜１９は平坦化される。
図１（ｂ）を参照すると、ソースコンタクトマスク（図示せず）を形成する。その後、窒化膜１８をエッチング停止層として、ソースコンタクトマスクを用いたエッチング工程を行って第１層間絶縁膜１９をエッチングする。その後、ストリップ(strip)工程と洗浄工程を行ってソースコンタクトマスクを除去する一方、パターニングされた第１層間絶縁膜１９を介して露出する窒化膜１８を除去することにより、ソース領域が露出するようにソースコンタクトホール２０を形成する。
図１（ｃ）を参照すると、ソースコンタクトホール２０がギャップフィリング(gap filling)されるように、ソース領域に接続されるソースコンタクトプラグ２１を形成する。その後、ソースコンタクトプラグ２１を含む全体構造の上部に層間絶縁膜２２（以下、「第２層間絶縁膜」という）を形成する。
図２（ａ）及び図４（ａ）を参照すると、第２層間絶縁膜２２上にドレインコンタクトマスク（図示せず）を形成する。その後、ドレインコンタクトマスクを用いたエッチング工程を行って第２層間絶縁膜２２および第１層間絶縁膜１９をエッチングし、ドレイン領域が露出するドレインコンタクトホール（図示せず）を形成する。その後、ドレインコンタクトホールがギャップフィリングされるように、ドレインコンタクトプラグ用導電層を蒸着した後、平坦化工程を行ってドレインコンタクトプラグ２３を形成する。この際、第２層間絶縁膜２２は、前記平坦化工程によって一定の厚さにリセスされる。これにより、第２層間絶縁膜２２の厚さが薄くなる。
図２（ｂ）及び図４（ｂ）を参照すると、ドレインコンタクトプラグ２３を含む全体構造上に窒化膜２４を蒸着する。
図２（ｃ）及び図４（ｃ）を参照すると、窒化膜２４上に絶縁膜２５（以下、「第３層間絶縁膜」という）を蒸着する。
図３（ａ）及び図５（ａ）を参照すると、トレンチマスク(trench mask)２６を形成した後、このトレインマスク２６を用いたエッチング工程を行って第３層間絶縁膜２５をパターニングする。
図５（ｂ）を参照すると、洗浄工程を行って、前記エッチング工程でエッチング停止層として用いられた窒化膜２４を除去する。これにより、ドレインコンタクトプラグ２３が露出するトレンチ２７が形成される。
図３（ｂ）及び図５（ｃ）を参照すると、トレンチ２７がギャップフィリングされるように全体構造の上部に導電層を蒸着した後、平坦化工程を行ってドレインコンタクトプラグ２３と電気的に絶縁される金属配線２８が形成される。
ところが、図１（ａ）〜図３（ｂ）と図４（ａ）〜図５（ｃ）によって説明した一般的なＮＡＮＤフラッシュメモリ素子の金属配線形成方法では、金属配線２８とソースコンタクトプラグ２１との間を電気的に絶縁させる第２層間絶縁膜２２の厚さが２回にわたって減少する。まず、図２（ａ）及び図４（ａ）に示すように、ドレインコンタクトプラグ２３を形成するための平坦化工程の際に一次的にその厚さが減少する。そして、図３（ａ）及び図５（ｂ）において、トレンチ２７を形成するための窒化膜２４除去工程の際に発生する残留物を除去するために行われるオーバーエッチング（図５（ｂ）の「Ａ」参照）によって２番目にその厚さが減少する。
このように第２層間絶縁膜２２の厚さが減少する場合、金属配線２８とソースコンタクトプラグ２１との間にブリッジが形成される。これは、金属配線２８とソースコンタクトプラグ２１との間に電気的な絶縁を維持させる第２層間絶縁膜２２の厚さが薄くなるためである。普通、ドレインコンタクトプラグ２３とソースコンタクトプラグ２１はお互い並んだ方向に形成され、金属配線２８は第２層間絶縁膜２２を挟んでソースコンタクトプラグ２１の上部を９０°で交差するが、このため、第２層間絶縁膜２２の厚さが減少する場合、金属配線２８とソースコンタクトプラグ２１との間にはブリッジが発生する。これにより、ソースコンタクトプラグ２１と金属配線２８間の絶縁マージンが脆弱であってこれらの間にブリッジが発生する場合、素子が誤動作する。
そこで、本発明は、かかる問題点を解決するために創案されたもので、その目的は、ドレインコンタクトプラグに電気的に接続される金属配線とソースコンタクトプラグ間のブリッジによる短絡が発生することを防止することが可能な半導体メモリ素子の金属配線形成方法を提供することにある。
上記目的を解決するために、本発明の一側面によれば、ソースコンタクトプラグが形成された半導体基板を提供する段階と、前記半導体基板上に第１層間絶縁膜を形成する段階と、ドレインコンタクトマスクを用いたエッチング工程を行って前記第１層間絶縁膜をパターニングし、前記半導体基板内に形成されたドレイン領域を露出させるドレインコンタクトホールを形成する段階と、前記ドレインコンタクトホールが埋め立てられるようにドレインコンタクトプラグを形成する段階と、第１エッチング工程によって前記第１層間絶縁膜をリセスさせて前記ドレインコンタクトプラグを突出させる段階と、前記ドレインコンタクトプラグを含む全体構造上の段差に沿って窒化膜を蒸着する段階と、前記窒化物上に第２層間絶縁膜を形成する段階と、前記ドレインコンタクトプラグの突出部位に形成された前記窒化膜が露出するように前記第２層間絶縁膜をパターニングしてトレンチを形成する段階と、第２エッチング工程によって前記トレンチを介して露出する前記窒化膜を除去して前記ドレインコンタクトプラグを露出させる段階と、前記トレンチが埋め立てられるように金属配線を形成する段階とを含む、半導体メモリ素子の金属配線形成方法が提供される。
本発明によれば、層間絶縁膜内に形成されたドレインコンタクトプラグを突出させた後、その上部に窒化膜を蒸着し、前記窒化膜をエッチング停止層としてトレンチエッチング工程を行うことにより、ソースコンタクトプラグと金属配線との間に形成された層間絶縁膜の損失を防止して、金属配線とソースコンタクトプラグとの間に短絡が発生することを防止することができる。これにより、半導体メモリ素子の誤動作を防止することができる。
以下、添付図面を参照して本発明の好適な実施例を説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に知らせるために提供されるものである。
図６（ａ）〜図８（ｂ）と図９（ａ）〜図１０（ｃ）は本発明の好適な実施例に係る半導体メモリ素子の金属配線形成方法を説明するために示した断面図である。ここでは、一例としてＮＡＮＤフラッシュメモリ素子を示した。図６（ａ）〜図８（ｂ）はＹ軸（ビットライン方向）の方向に切り取った断面図、図９（ａ）〜図１０（ｃ）はＸ軸（ワードライン方向）の方向に切り取った断面図である。
図６（ａ）及び図９（ａ）を参照すると、ゲート電極１１６とソース及びドレイン領域（図示せず）の形成された半導体基板１１０を提供する。ここで、ゲート電極１１６は、説明の便宜上、トンネル酸化膜１１１、フローティングゲート１１２、誘電体膜１１３、コントロールゲート１１４及び導電層１１５を含む。ここで、導電層１１５はタングステンシリサイド層で形成することができる。
その後、ゲート電極１１６の両側壁にスペーサ１１７を形成する。次に、スペーサ１１７を含む全体構造上の段差に沿って絶縁膜１１８を形成する。この際、絶縁膜１１８は、エッチング停止層として機能するために、エッチング工程の際に第１層間絶縁膜１１９とのエッチング選択比が高い窒化膜で形成することが好ましい。
その次に、絶縁膜１１８上に第１層間絶縁膜１１９を形成する。この際、第１層間絶縁膜１１９は、ギャップフィリング特性に優れたＨＤＰ(High Density Plasma)酸化膜で形成することが好ましい。ここで、第１層間絶縁膜１１９は、５０００Å〜１００００Åの厚さに形成する。一方、第１層間絶縁膜１１９は、ＨＤＰ酸化膜以外に、ＢＰＳＧ(Boron Phosphorus Silicate Glass)膜、ＵＳＧ(Undoped Silicate Glass)膜、ＴＥＯＳ(Tetra Ethyle Ortho Silicate)膜およびＳＯＧ(Spin On Glass)膜のいずれか一つで形成し、あるいはこれらが積層された構造で形成することができる。
その後、ＣＭＰ(Chemical Mechanical Polishing)工程を用いた平坦化工程を行って第１層間絶縁膜１１９を平坦化する。
次に、第１層間絶縁膜１１９上にソースコンタクトマスク（図示せず）を形成した後、このソースコンタクトマスクを用いたエッチング工程を行ってソースコンタクトホール（図示せず）を形成する。
その後、ストリップ工程を行ってソースコンタクトマスクを除去する一方、洗浄工程を行って残留不純物を除去する。
その次、ソースコンタクトホールがギャップフィリングされるように、ソースコンタクトプラグ１２０を形成する。ソースコンタクトプラグ１２０は、ソースコンタクトホールがギャップフィリングされるように、全体構造上にポリシリコン膜を蒸着した後、ＣＭＰ工程またはエッチバック(etch back)工程を用いた平坦化工程を行うことにより形成される。
その後、ソースコンタクトプラグ１２０の形成された全体構造上に第２層間絶縁膜１２１を形成する。この際、第２層間絶縁膜１２１は、ＰＥ−ＴＥＯＳ(Plasma Enhanced TEOS)膜またはＨＤＰ(High Density Plasma)酸化膜を用いて１５００Å〜３５００Åの厚さに形成する。
次いで、第２層間絶縁膜１２１上にドレインコンタクトマスク（図示せず）を形成する。
その次に、ドレインコンタクトマスクを用いたエッチング工程を行って第２層間絶縁膜１２１及び第１層間絶縁膜１１９をエッチングし、ドレイン領域が露出するようにドレインコンタクトホール（図示せず）を形成する。
その後、ドレインコンタクトホールがギャップフィリングされるように、ドレインコンタクトプラグ用導電層（図示せず）を蒸着する。ここで、ドレインコンタクトプラグ用導電層としては、ポリシリコン膜を用いることが好ましい。この他にタングステン、銅またはアルミニウムのような導電層で形成することもできる。
その次、ＣＭＰ工程またはエッチバック工程を用いた平坦化工程を行ってドレインコンタクトプラグ用導電層を平坦化する。この際、平坦化工程は、第２層間絶縁膜１２１とドレインコンタクトプラグ用導電層、すなわちポリシリコン間のエッチング選択比が１：１となるように行う。これにより、ドレインコンタクトホールが埋め立てられたドレインコンタクトプラグ１２２が形成される。
その後、ドレインコンタクトプラグ１２２の上部の一部を突出させるためにドライエッチングまたはウェットエッチング工程を行って第２層間絶縁膜１２１（本願請求項に記載の第１層間絶縁膜に相当）をリセスさせる。この際、ドレインコンタクトプラグ１２２の突出の度合いは、３００Å〜１０００Åにすることが好ましい。また、前記エッチング工程は、第２層間絶縁膜１２１のエッチング速度がドレインコンタクトプラグ１２２のエッチング速度より速い（少なくとも３倍以上）レシピー(recipe)条件で行うことが好ましい。一例として、ウェットエッチングを行う場合には、ＢＯＥ(Buffer Oxide Etchant)またはＤＨＦ(Diluted HF)溶液を使用する。たとえば、第２層間絶縁膜１２１がＰＥ−ＴＥＯＳ膜で形成される場合、ＢＯＥ溶液は１００：１〜９：１の割合でＨ２Ｏによって希釈されたＨＦとＮＨ４Ｆとの混合溶液を使用し、あるいは１００：１〜５０：１の割合でＨ２Ｏによって希釈されたＨＦ溶液を使用する。
一方、ドレインコンタクトプラグ１２２を突出させる理由は、ドレインコンタクトプラグ１２２の突出高さだけ図８（ｂ）においてソースコンタクトプラグ１２０と金属配線１２７の絶縁マージンを確保することができるためである。すなわち、ドレインコンタクトプラグ１２２の突出高さだけソースコンタクトプラグ１２０と金属配線１２７との間に残留する第２層間絶縁膜１２４の厚さが決定されるためである。
図６（ｂ）及び図９（ｂ）を参照すると、一部が突出したドレインコンタクトプラグ１２２を含む全体構造上部の段差に沿って窒化膜１２３を蒸着する。この際、窒化膜１２３は、ＬＰ(Low Pressure)−窒化膜またはＰＥ(Plasma Enhanced)−窒化膜で３００Å〜５００Åの厚さに蒸着される。
図６（ｃ）及び図９（ｃ）を参照すると、窒化膜１２３上に第３層間絶縁膜１２４（本願請求項に記載の第２層間絶縁膜に相当）を蒸着する。この際、第３層間絶縁膜１２４は、ＰＥ−ＴＥＯＳ膜で１０００Å〜３０００Åの厚さに蒸着される。ここで、ＰＥ−ＴＥＯＳ膜を使用する理由は、他の膜に比べて平坦化特性が良いためである。
その後、第３層間絶縁膜１２４上にトレンチマスク１２５を形成する。この際、トレンチマスク１２５はフォトリソグラフィ工程で形成する。すなわち、第３層間絶縁膜１２４上にフォトレジストを塗布した後、フォトマスクを用いた露光および現像工程によって形成する。
一方、図示してはいないが、トレンチマスク１２５を形成する前に、第３層間絶縁膜１２４上には反射防止膜ＢＡＲＣが形成されてもよい。
図７（ａ）及び図１０（ａ）を参照すると、トレンチマスク１２５を用いたエッチング工程を行ってトレンチ１２６を形成する。この際、エッチング工程は、１次的に反射防止膜と第３層間絶縁膜１２４の一部をエッチングした後、窒化膜１２３とのエッチング選択比が高いレシピー条件で残留した第３層間絶縁膜1２４をエッチングし、ドレインコンタクトプラグ１２２の突出部位に形成された窒化膜１２３が露出するようにトレンチ１２６を形成する。例えば、エッチング選択比の高いガスとしては、Ｃ４Ｆ８／ＣＨ２Ｆ２／Ａｒの混合ガスまたはＣ４Ｆ６／Ａｒ／Ｏ２の混合ガスが用いられる。また、エッチング工程は、第３層間絶縁膜１２４がドレインコンタクトプラグ１２２の突出部に形成された窒化膜１２３を基準として３００Å〜１０００Å程度が残留するように行うことが好ましい。
一方、図７（ａ）と図１０（ａ）において、トレンチ１２６が形成された後、第３層間絶縁膜１２４の厚さが異なるように示されているが、これは切断位置に応じて第３層間絶縁膜1２４の厚さが異なるためである。図１０（ａ）に示すようにＹ軸の方向に切り取った断面図では、図７（ａ）に示すようにＸ軸び方向に切り取った断面図に比べて第３層間絶縁膜１２４が厚く残留することになる。
図７（ｂ）及び図１０（ｂ）を参照すると、ストリップ工程を行ってトレンチマスク１２５を除去する。
その後、ＤＨＦまたはＢＯＥ溶液を用いた洗浄工程を行い、窒化膜１２２と第３層間絶縁膜１２４の上部表面に残留する不純物を除去することもできる。
その次、エッチング工程を行い、トレンチ１２６を介して露出する窒化膜１２３を除去する。この際、エッチング工程は、ドライエッチングまたはウェットエッチング工程である。例えば、ドライエッチングはＣＦ４、ＣＨＦ３、Ｏ２及びＡｒガスなどが混合された混合ガスを用いて行い、ウェットエッチングはＨ３ＰＯ４溶液を用いて４０Å／ｍｉｎ〜６０Å／ｍｉｎ程度のエッチング速度で行う。また、エッチング工程は、ドレインコンタクトプラグ１２２の周辺部に蒸着された第３層間絶縁膜１２４が窒化膜１２３の上部から２００Å〜３００Åの厚さにリセスされるように行うことが好ましい。このようなエッチング工程によってドレインコンタクトプラグ１２２の突出部の上部が露出する。
図８（ａ）を参照すると、窒化膜１２３をエッチング停止層として用いたエッチング工程を行い、窒化膜１２３上に存在する第３層間絶縁膜１２４を除去することもできる。この際、第３層間絶縁膜１２４を除去するためのエッチング工程は選択事項であって、このような事項は金属配線の高さに応じて適切に変更できる。例えば、金属配線の高さを増加させるためには、第３層間絶縁膜１２４を除去することが好ましい。
図８（ｂ）及び図１０（ｃ）を参照すると、トレンチ（図７（ｂ）の「１２６」参照）がギャップフィリングされるように全体構造上に導電層を蒸着する。ここで、導電層はポリシリコン膜、銅、タングステン及びアルミニウムのいずれか一つで形成することができる。
その後、ＣＭＰ工程またはエッチバック工程を用いた平坦化工程を行い、トレンチが埋め立てられるように、ドレインコンタクトプラグ１２２に電気的に接続される金属配線１２７を形成する。
前述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該分野で通常の知識を有する者であれば、本発明の技術的思想範囲内で様々な実施が可能であることを理解できるであろう。
１０、１１０ 半導体基板
１１、１１１ トンネル酸化膜
１２、１１２ フローティングゲート
１３、１１３ 誘電体膜
１４、１１４ コントロールゲート
１５、１１５ 導電層
１６、１１６ ゲート電極
１７、１１７ スペーサ
１８、１１８ 絶縁膜
１９、１１９ 第１層間絶縁膜
２０ ソースコンタクトホール
２１、１２０ ソースコンタクトプラグ
２２、１２１ 第２層間絶縁膜
２３、１２２ ドレインコンタクトプラグ
２４、１２３ 窒化膜
２５、１２５ 第３層間絶縁膜
２６、１２５ トレンチマスク
２７、１２６ トレンチ
２８、１２７ 金属配線
１１、１１１ トンネル酸化膜
１２、１１２ フローティングゲート
１３、１１３ 誘電体膜
１４、１１４ コントロールゲート
１５、１１５ 導電層
１６、１１６ ゲート電極
１７、１１７ スペーサ
１８、１１８ 絶縁膜
１９、１１９ 第１層間絶縁膜
２０ ソースコンタクトホール
２１、１２０ ソースコンタクトプラグ
２２、１２１ 第２層間絶縁膜
２３、１２２ ドレインコンタクトプラグ
２４、１２３ 窒化膜
２５、１２５ 第３層間絶縁膜
２６、１２５ トレンチマスク
２７、１２６ トレンチ
２８、１２７ 金属配線
Claims (10)
- （ａ）ソースコンタクトプラグの形成された半導体基板を提供する段階と、
（ｂ）前記半導体基板上に第１層間絶縁膜を形成する段階と、
（ｃ）ドレインコンタクトマスクを用いたエッチング工程によって前記第１層間絶縁膜をパターニングし、前記半導体基板内に形成されたドレイン領域を露出させるドレインコンタクトホールを形成する段階と、
（ｄ）前記ドレインコンタクトホールが埋め立てられるようにドレインコンタクトプラグを形成する段階と、
（ｅ）第１エッチング工程によって前記第１層間絶縁膜をリセスさせて前記ドレインコンタクトプラグを突出させる段階と、
（ｆ）前記ドレインコンタクトプラグを含む全体構造上の段差に沿って窒化膜を蒸着する段階と、
（ｇ）前記窒化物上に第２層間絶縁膜を形成する段階と、
（ｈ）前記ドレインコンタクトプラグの突出部位に形成された前記窒化膜が露出するように前記第２層間絶縁膜をパターニングしてトレンチを形成する段階と、
（ｉ）第２エッチング工程によって前記トレンチを介して露出する前記窒化膜を除去して前記ドレインコンタクトプラグを露出させる段階と、
（ｊ）前記トレンチが埋め立てられるように金属配線を形成する段階とを含むことを特徴とする半導体メモリ素子の金属配線形成方法。 - 前記第１エッチング工程は、前記第１層間絶縁膜が前記ドレインコンタクトプラグより少なくとも３倍程度速いエッチング速度でエッチングされるように、条件を設定することを特徴とする請求項１記載の半導体メモリ素子の金属配線形成方法。
- 前記第１エッチング工程はＢＯＥまたはＤＨＦ溶液を用いて行うことを特徴とする請求項１または２記載の半導体メモリ素子の金属配線形成方法。
- 前記ＢＯＥ溶液は、前記第１層間絶縁膜がＰＥ−ＴＥＯＳ膜で形成される場合、１００：１〜９：１の割合でＨ２Ｏによって希釈されたＨＦとＮＨ４Ｆの混合溶液を使用することを特徴とする請求項３記載の半導体メモリ素子の金属配線形成方法。
- 前記ＤＨＦ溶液は、前記第１層間絶縁膜がＰＥ−ＴＥＯＳ膜で形成される場合、１００：１〜５０：１の割合でＨ２Ｏによって希釈されたＨＦ溶液を使用することを特徴とする請求項３記載の半導体メモリ素子の金属配線形成方法。
- 前記（ｅ）段階で、前記ドレインコンタクトプラグは３００Å〜１０００Å程度に突出することを特徴とする請求項１記載の半導体メモリ素子の金属配線形成方法。
- 前記第２エッチング工程はドライエッチングまたはウェットエッチング方式で行うことを特徴とする請求項１記載の半導体メモリ素子の金属配線形成方法。
- 前記ドライエッチング方式は、ＣＦ４、ＣＨＦ３、Ｏ２及びＡｒガスを含む混合ガスを用いて行うことを特徴とする請求項７記載の半導体メモリ素子の金属配線形成方法。
- 前記ウェットエッチング方式は、Ｈ３ＰＯ４溶液を用いて４０Å／ｍｉｎ〜６０Å／ｍｉｎ程度のエッチング速度で行うことを特徴とする請求項７記載の半導体メモリ素子の金属配線形成方法。
- 前記エッチング工程は、前記ドレインコンタクトプラグの周辺部に蒸着された前記第２層間絶縁膜が前記窒化膜の上部から２００Å〜３００Åの厚さにリセスされるように行うことを特徴とする請求項１または７記載の半導体メモリ素子の金属配線形成方法。
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