KR100910221B1 - 반도체 소자의 스토리지노드 콘택 형성 방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 소자의 스토리지노드 콘택 형성 방법에 관해 개시한 것으로서, 비트라인 및 상기 비트라인을 덮는 절연 스페이서를 각각 구비된 반도체기판을 제공하는 단계와, 기판 전면에 절연막 및 베리어막을 차례로 형성하는 단계와, 베리어막 위에 스토리지노드 콘택영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 베리어막 및 절연막을 선택 식각하여 기판의 일부를 노출시키는 스토리지노드 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 잔류된 베리어막을 마스크로 하고 상기 절연막을 습식 식각하여 스토리지노드 콘택의 바닥면 면적을 확보하는 단계를 포함한다.

Description

반도체 소자의 스토리지노드 콘택 형성 방법{method for manufacturing storage node contact in semiconductor device}
도 1a 내지 도 1b는 종래 기술에 따른 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2b는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도.
도 3a 내지 도 3c는 본 발명의 제 1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도.
도 4a 내지 도 4c는 본 발명의 제 2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 구체적으로는 고집적 반도체 소자의 스토리지노드 콘택 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 스토리지노드 콘택 크기는 점점 작아지고 있는 추세이다. 또한, 안정적인 반도체 소자의 동작특성을 확보하기 위해서는 셀 트랜지스터의 커런트 드라이브(current drive) 능력을 최대한 높여야 하며, 이를 위해서는 스토리지노드 콘택 자체의 저항을 최대한 줄여야 한다. 상기 스토리지노드 콘택의 저항을 줄이는 방안으로는, 스토리지노드 플러그 간의 접촉면적을 증가시키는 방법이 있지만, 이러한 방법은 반도체 소자가 고집적화될수록 스토리지노드 콘택 자체의 크기는 점점 작아지고, 이에 따라 스토리지노드 플러그 간의 접촉 면적은 감소되므로 적당치 않다.
또한, 스토리지노드 콘택 형성 시, 셀프어라인 방식을 이용하기 때문에 조금만 미스어라인되어도 하부의 도전 플러그와의 접촉 면적은 줄어들 수 밖에 없는 실정이다.
도 1a 내지 도 1 은 종래 기술에 따른 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 스토리지노드 콘택 형성 방법은, 도 1a에 도시된 바와 같이, 반도체기판(1) 상에 제 1절연막(2)을 형성한 다음, 상기 제 1절연막(2)을 식각하여 콘택(3)을 형성한다. 이때, 상기 기판(1)에는, 도면에는 도시되지 않았지만, 게이트 전극 및 소오스/드레인의 불순물영역을 포함한 트랜지스터가 제조되어 있다.
이어, 상기 콘택(3)을 포함한 기판 전면에 다결정 실리콘막을 형성한 다음, 상기 다결정 실리콘막을 에치백하여 콘택(3)을 매립시키는 도전 플러그(4)를 형성한다. 그런 다음, 상기 제 1절연막(2)을 포함한 기판 상에 제 2절연막(5), 비트라인(6) 및 측벽 스페이서 형성용 실리콘 질화막(7)을 차례로 형성한다. 이 후, 상기 실리콘 질화막(7) 상에 제 3절연막(8)을 형성하고 평탄화시킨 다음, 감광막 패턴(20)을 이용하여 상기 제 3절연막, 실리콘 질화막, 비트라인 및 제 2절연막을 셀프 어라인( self align) 방식으로 건식 식각하여 도전 플러그(4)를 노출시키는 스토리지노드 콘택(SC1)을 형성한다.
이어, 도 1b에 도시된 바와 같이, 감광막 패턴을 제거한다.
그런 다음, 도 1c에 도시된 바와 같이, 상기 제 3절연막 및 제 2절연막의 일부를 습식 식각한다. 이때, 상기 습식 식각 공정에서 제 2절연막의 일부가 식각됨으로서, 스토리지노드 콘택(SC1) 크기가 증가된다.
도 2a 내지 도 2b는 종래 기술에 따른 문제점을 설명하기 위한 공정단면도이다.
종래의 기술에서는 감광막 패턴이 비트라인에 대해 정확히 어라인되지 않아 미스어라인된 경우, 도 2a에 도시된 바와 같이, 스토리지노드 콘택이 도전 플러그와 접촉되는 접촉 면적이 작아지게 된다.
따라서, 도 2b에 도시된 바와 같이, 상기 스토리지노드 콘택의 바닥면 면적을 확보하기 위해 제 3절연막 및 제 2절연막을 과도하게 습식 식각 공정을 진행하게 된다. 그러나, 상기 과도 습식 식각 공정을 통해 스토리지노드 콘택의 바닥면 면적은 어느 정도 확보되는 반면에, 상기 스토리지노드 콘택의 상부도 함께 식각됨으로서, 이웃한 스토리지노드 콘택 간의 분리막인 제 3절연막의 간격이 매우 작아져 스토리지노드 콘택 간의 전기적 쇼트(short)를 유발시키는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 스토리 지노드 콘택의 바닥면 면적을 확보하면서 동시에 이웃한 스토리지노드 콘택 간의 분리막인 제 3절연막이 과도 식각되는 것을 방지할 수 있는 반도체 소자의 스토리지노드 콘택 형성 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 스토리지노드 콘택 형성 방법은 비트라인 및 상기 비트라인을 덮는 절연 스페이서를 각각 구비된 반도체기판을 제공하는 단계와, 기판 전면에 절연막 및 베리어막을 차례로 형성하는 단계와, 베리어막 위에 스토리지노드 콘택영역을 노출시키는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 베리어막 및 절연막을 선택 식각하여 기판의 일부를 노출시키는 스토리지노드 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 잔류된 베리어막을 마스크로 하고 상기 절연막을 습식 식각하여 스토리지노드 콘택의 바닥면 면적을 확보하는 단계를 포함한 것을 특징으로 한다.
상기 절연막은 BPSG, HDP, TEOS 및 USG막 중 어느 하나를 이용하며, 1000∼10000Å 두께로 형성한다.
상기 베리어막은 실리콘 질화막을 이용하며, 상기 실리콘 질화막은 PECVD 및 LPCVD 중 어느 하나의 공정에 의해 형성한다. 또한, 상기 실리콘 질화막은 100∼2000Å 두께로 형성한다.
상기 습식 식각 공정은 BOE 및 HF 중 어느 하나를 이용한다.
본 발명에 따른 반도체 소자의 스토리지노드 콘택 형성 방법은 비트라인 및 비트라인을 덮는 절연 스페이서를 각각 구비된 반도체기판을 제공하는 단계와, 기 판에 절연막을 형성하는 단계와, 절연막 위에 스토리지노드 콘택영역을 덮는 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하고 상기 절연막을 식각하여 콘택을 형성하는 단계와, 감광막 패턴을 제거하는 단계와, 콘택을 매립시키는 베리어막을 형성하는 단계와, 베리어막을 마스크로 하고 상기 절연막을 습식 식각하여 기판의 일부분을 노출시키는 스토리지노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 절연막은 BPSG, HDP, TEOS 및 USG막 중 어느 하나를 이용하며, 1000∼10000Å 두께로 형성한다.
상기 베리어막은 PECVD 및 LPCVD 중 어느 하나의 공정에 의해 형성된 실리콘 질화막을 이용하며, 1000∼5000Å 두께로 형성한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 제 1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도이다.
본 발명의 제 1실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법은, 도 3a에 도시된 바와 같이, 먼저 반도체기판(100) 상에 제 1절연막(102)을 형성한 다음, 상기 제 1절연막(102)을 식각하여 불순물영역(미도시)을 노출시키는 다수의 콘택홀(103)을 형성한다. 이때, 상기 반도체기판(100)에는, 도면에는 도시되지 않았지만, 게이트 전극 및 소오스/드레인의 불순물영역이 구비된 트랜지스터가 제조되어 있다. 이어, 상기 콘택홀(103)을 포함한 기판 전면에 다결정 실리콘막(미도시)을 형성한 후, 상기 다결정 실리콘막을 에치백 또는 화학적 기계적 연마하여 상기 콘택홀(103)을 각각 매립시키는 도전플러그(104)들을 형성한다.
그런 다음, 상기 도전 플러그(104)를 포함한 기판 전면에 제 2절연막(105)을 형성하고, 상기 도전플러그(104)들 사이의 제 1절연막(102) 부분 상부에 대응하는 제 2절연막(105) 부분 상에 비트라인(106)을 형성한다. 그리고, 상기 비트라인(106)을 덮도록 절연 스페이서(107)를 각각 형성한다.
이 후, 상기 비트라인 및 절연 스페이서가 형성된 반도체 기판의 결과물 상에 제 3절연막(108)을 증착하고 나서, 상기 절연 스페이서(107) 표면이 노출되는 시점까지 상기 제3절연막을 에치백 또는 화학적 기계적 연마하여 평탄화시킨다. 이때, 상기 제 3절연막(108)은 BPSG(BoroPhosphorSilicate Glass), HDP(High Density Plasma), TEOS(TetraEthylOrtho Silicate) 및 USG(Undoped Silicon Glass)막 중 어느 하나를 이용하며, 1000∼10000Å 두께로 형성한다.
이어, 상기 평탄화된 제 3절연막(108) 위에 실리콘 질화막(109)을 형성한다. 이때, 상기 실리콘 질화막(109)은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure Chemical Vapor Deposition) 공정을 이용하며, 100∼2000Å 두께로 형성한다. 또한, 상기 실리콘 질화막(109)은 이 후의 제 2및 제 3절연막의 습식 식각 공정에서 식각 베리어막의 역할을 한다.
그런 다음, 도 3b에 도시된 바와 같이, 상기 실리콘 질화막(109) 위에 스토리지노드 콘택영역(미도시)을 노출시키는 감광막 패턴(120)을 형성한 다음, 상기 감광막 패턴(120)을 마스크로 하고 상기 도전 플러그(104)가 노출되는 시점까지 상기 실리콘 질화막(109), 제 3절연막(108) 및 제 2절연막(105)을 셀프 어라인 방식으로 건식 식각하여 상기 도전 플러그(104)의 일부를 노출시키는 스토리지노드 콘택(SC2)을 형성한다. 이때, 상기 건식 식각 공정에서, 감광막 패턴(120)이 비트라인(106)에 대해 정확히 어라인되지 않아 미스어라인이 발생된 경우, 스토리지노드 콘택(SC2)이 도전 플러그(104)와 접촉되는 접촉 면적이 작아지게 된다.
따라서, 상기 스토리지노드 콘택(SC2)의 바닥면 면적을 확보하기 위해, 먼저, 상기 감광막 패턴을 제거하고 나서, 도 3c에 도시된 바와 같이, 잔류된 실리콘 질화막(109a)을 식각 베리어로 하고 상기 제 3 및 제 2절연막(108, 105)을 습식 식각한다. 이때, 상기 습식 식각 공정에서, 습식액으로 BOE(Buffer Oxide Etchant) 또는 HF용액을 이용한다. 또한, 상기 식각 베리어인 실리콘 질화막(109a)은 제 3절연막(108)이 과도 습식 식각되더라도 이웃한 스토리지노드 콘택(SC2) 간의 전기적 쇼트를 방지하는 역할을 한다.
도 4a 내지 도 4c는 본 발명의 제 2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법을 설명하기 위한 공정단면도이다.
본 발명의 제 2실시예에 따른 반도체 소자의 스토리지노드 콘택 형성 방법은, 도 4a에 도시된 바와 같이, 반도체기판(200) 상에 제 2절연막(205), 비트라인(206) 및 상기 비트라인(206)을 덮는 절연 스페이서(207) 형성 공정까지는 본 발명의 제 1실시예와 동일하게 진행된다. 도 4a에서, 미설명된 도면부호 202는 제 1절연막을, 도면부호 203은 제 1콘택을, 도면부호 204는 도전 플러그를 각각 나타낸 것이다.
이어, 상기 비트라인(206) 및 절연 스페이서(207)가 형성된 반도체 기판의 결과물 상에 상기 비트라인(206) 및 절연 스페이서(207)을 덮도록 제 3절연막(208)을 증착하고 평탄화시킨 다음, 제 1실시예와는 반대로, 스토리지노드 콘택영역을 덮는 감광막 패턴(210)을 형성한다. 이때, 제 3절연막(208)은 BPSG, HDP, TEOS 및 USG막 중 어느 하나를 이용하며, 1000∼10000Å 두께로 형성한다. 또한, 제 3절연막(208)의 평탄화 공정은 상기 절연 스페이서(207) 위로 500∼5000Å 두께 잔류되는 시점까지 상기 제 3절연막에 에치백 또는 화학적 기계적 연마 공정을 진행한다. 한편, 상기 감광막 패턴(210)은 네거티브(negative) 타입을 이용한다.
그런 다음, 감광막 패턴(210)을 마스크로 하고 상기 절연 스페이서(207) 표면이 노출되는 시점까지 상기 제 3절연막(208)을 건식 식각하여 제 2콘택홀(209)를 형성한다. 이때, 제 2콘택홀(209)은 상기 건식 식각 공정에서 감광막 패턴(210)이 비트라인(206)에 대해 정확히 어라인되지 않아 미스어라인이 발생된 경우, 스토리지노드 콘택이 도전 플러그(204)와 접촉되는 접촉 면적이 작아지게 된다.
따라서, 상기 스토리지노드 콘택의 바닥면 면적을 확보하기 위해, 도 4b에 도시된 바와 같이, 상기 감광막 패턴을 제거하고 나서, 상기 제 2콘택홀(209)을 포함한 제 3절연막(208) 상에 실리콘 질화막(미도시)을 증착하고 에치백 또는 화학적 기계적 연마하여 평탄화한다. 이때, 상기 실리콘 질화막은 PECVD 또는 LPCVD 공정을 이용하며, 1000∼5000Å 두께로 형성한다.
그런 다음, 100∼2000Å 두께 잔류되는 시점까지 상기 실리콘 질화막을 에치백 또는 화학적 기계적 연마하여 제 2콘택홀(209)을 매립시키는 베리어막(212)을 형성한다.
이 후, 도 4c에 도시된 바와 같이, 상기 베리어막(212)을 마스크로 하고 상기 제 3절연막(208) 및 제 2절연막(205)을 습식 식각하여 도전 플러그(204)의 일부를 노출시키는 스토리지노드 콘택(SC3)을 형성한다. 이때, 상기 습식 식각 공정에서, 습식액으로 BOE 또는 HF용액을 이용한다. 한편, 상기 베리어막(212)은 제 3절연막(208)이 과도 습식 식각되더라도 이웃한 스토리지노드 콘택(SC3) 간의 전기적 쇼트를 방지하는 역할을 한다.
이상에서와 같이, 본 발명은 베리어막을 이용하여 절연막을 습식 식각하여 스토리지노드 콘택을 식각함으로써, 감광막 패턴이 비트라인에 대해 정확히 어라인되지 않아 미스어라인이 발생된 경우에도 스토리지노드 콘택의 바닥면 접촉면적을 확보할 수 있다. 또한, 절연막이 과도 습식 식각되더라도 이웃한 스토리지노드 콘택 간의 전기적 쇼트 발생을 방지할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (11)

  1. 반도체기판 상에 제 1절연막을 형성하는 단계와,
    상기 제 1절연막을 식각하여 다수의 콘택홀을 형성하고, 상기 콘택홀을 각각 매립시키는 도전플러그들을 형성하는 단계와,
    상기 도전 플러그 및 제 1절연막 상에 제 2절연막을 형성하는 단계와,
    상기 도전 플러그들 사이의 제 1절연막 부분 상부에 대응하는 제 2절연막 부분 상에 비트라인을 형성하고, 상기 비트라인을 덮는 절연 스페이서를 각각 형성하는 단계와,
    상기 비트라인 및 절연 스페이서가 각각 형성된 반도체기판의 결과물 상에 제 3절연막을 형성하는 단계와,
    상기 제 3절연막을 상기 절연 스페이서 표면이 노출되는 시점까지 평탄화시키는 단계와,
    상기 평탄화된 제 3절연막 상에 베리어막을 형성하는 단계와,
    상기 베리어막 상에 스토리지 노드 콘택영역을 노출시키는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 하고 상기 베리어막, 제 3절연막 및 제 2절연막을 선택 식각하여 상기 도전 플러그의 일부를 노출시키는 스토리지노드 콘택을 형성하는 단계와,
    상기 감광막 패턴을 제거하는 단계와,
    상기 잔류된 베리어막을 마스크로 하고 상기 제 3 및 제 2절연막을 습식 식각하여 상기 스토리지노드 콘택의 바닥면 면적을 확보하는 단계를 포함한 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  2. 제 1항에 있어서, 상기 제 3절연막은 BPSG, HDP, TEOS 및 USG막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  3. 제 1항에 있어서, 상기 제 3절연막은 1000∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  4. 제 1항에 있어서, 상기 베리어막은 PECVD 및 LPCVD 중 어느 하나의 공정에 의해 형성된 실리콘 질화막을 이용하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  5. 제 1항에 있어서, 상기 베리어막은 100∼2000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  6. 제 1항에 있어서, 상기 습식 식각 공정은 BOE 및 HF 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  7. 반도체기판 상에 제 1절연막을 형성하는 단계와,
    상기 제 1절연막을 식각하여 다수의 제 1콘택홀을 형성하고, 상기 제 1콘택홀을 각각 매립시키는 도전플러그들을 형성하는 단계와,
    상기 도전 플러그 및 제 1절연막 상에 제 2절연막을 형성하는 단계와,
    상기 도전 플러그들 사이의 제 1절연막 부분 상부에 대응하는 제 2절연막 부분 상에 비트라인을 형성하고, 상기 비트라인을 덮는 절연 스페이서를 각각 형성하는 단계와,
    상기 비트라인 및 절연 스페이서를 덮도록 제 3절연막을 형성하는 단계와,
    상기 제 3절연막 위에 스토리지노드 콘택영역을 덮는 감광막 패턴을 형성하는 단계와,
    상기 감광막 패턴을 마스크로 하고 상기 절연 스페이서 표면이 노출되는 시점까지 상기 제 3절연막을 식각하여 제 2콘택홀을 형성하는 단계와,
    상기 감광막 패턴을 제거하는 단계와,
    상기 제 2콘택홀을 매립시키는 베리어막을 형성하는 단계와,
    상기 베리어막을 마스크로 하고 상기 제 3 및 제 2절연막을 습식 식각하여 상기 도전 플러그의 일부분을 노출시키는 스토리지노드 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  8. 제 7항에 있어서, 상기 제 3절연막은 BPSG, HDP, TEOS 및 USG막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  9. 제 7항에 있어서, 상기 제 3절연막은 1000∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  10. 제 7항에 있어서, 상기 베리어막은 PECVD 및 LPCVD 중 어느 하나의 공정에 의해 형성된 실리콘 질화막을 이용하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
  11. 제 7항에 있어서, 상기 베리어막은 1000∼5000Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지노드 콘택 형성 방법.
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