JP2008166750A - ランディングプラグコンタクトを備える半導体素子の製造方法 - Google Patents
ランディングプラグコンタクトを備える半導体素子の製造方法 Download PDFInfo
- Publication number
- JP2008166750A JP2008166750A JP2007314656A JP2007314656A JP2008166750A JP 2008166750 A JP2008166750 A JP 2008166750A JP 2007314656 A JP2007314656 A JP 2007314656A JP 2007314656 A JP2007314656 A JP 2007314656A JP 2008166750 A JP2008166750 A JP 2008166750A
- Authority
- JP
- Japan
- Prior art keywords
- hard mask
- etching
- interlayer insulating
- manufacturing
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 45
- 238000005530 etching Methods 0.000 claims abstract description 129
- 239000011229 interlayer Substances 0.000 claims abstract description 92
- 230000004888 barrier function Effects 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims description 21
- 238000005498 polishing Methods 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 16
- 239000000126 substance Substances 0.000 claims description 16
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 238000001039 wet etching Methods 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 238000011066 ex-situ storage Methods 0.000 claims description 3
- 239000012530 fluid Substances 0.000 claims description 3
- 239000011368 organic material Substances 0.000 claims description 3
- 238000003860 storage Methods 0.000 claims description 3
- 238000009413 insulation Methods 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 10
- 239000010410 layer Substances 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 238000005452 bending Methods 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 4
- 239000005368 silicate glass Substances 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】オートアライメントコンタクトを利用したコンタクト形成の際、高い縦横比によるエッチングターゲットの増加を防止でき、オートアライメントコンタクトエッチングに用いるハードマスクによる段差を克服し、後続のパターニングを容易に行い、かつ、処理を単純化させることができる半導体素子の製造方法を提供すること。
【解決手段】パターン２２〜２４が形成された半導体基板２１上にエッチングバリア膜２５を形成するステップ、エッチングバリア膜上に層間絶縁膜２６Ｂを形成するステップ、層間絶縁膜を平坦化するステップ、層間絶縁膜をリセスさせるステップ、層間絶縁膜上にハードマスクパターン２００Ｂを形成するステップ、層間絶縁膜をエッチングしてコンタクトホール２０１を形成するステップ、コンタクトホールの底のエッチングバリア膜をエッチングするステップ、及び、コンタクトホール内にプラグコンタクトを形成するステップを含む。
【選択図】図２Ｇ
【解決手段】パターン２２〜２４が形成された半導体基板２１上にエッチングバリア膜２５を形成するステップ、エッチングバリア膜上に層間絶縁膜２６Ｂを形成するステップ、層間絶縁膜を平坦化するステップ、層間絶縁膜をリセスさせるステップ、層間絶縁膜上にハードマスクパターン２００Ｂを形成するステップ、層間絶縁膜をエッチングしてコンタクトホール２０１を形成するステップ、コンタクトホールの底のエッチングバリア膜をエッチングするステップ、及び、コンタクトホール内にプラグコンタクトを形成するステップを含む。
【選択図】図２Ｇ
Description
本発明は、半導体素子の製造方法に関し、特に、ランディングプラグコンタクトを備える半導体素子の製造方法に関する。
半導体素子の製造工程において、集積度の向上のために、ランディングプラグコンタクト（Ｌａｎｄｉｎｇ Ｐｌｕｇ Ｃｏｎｔａｃｔ）技術が採用されている。ランディングプラグコンタクトには、主にホール型（Ｈｏｌｅ ｔｙｐｅ）とバー型（Ｂａｒ ｔｙｐｅ）の２種類の形がある。特に、バー型のランディングプラグコンタクトは、０．１６μｍ以下の高集積半導体素子にて採択され、６０ｎｍ級の高集積半導体素子まで使用されている。
バー型ランディングプラグコンタクト（Ｂａｒ ｔｙｐｅ ＬＰＣ）は、後続の化学的機械的研磨ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を利用した分離（Ｉｓｏｌａｔｉｏｎ）工程を必要とするため、オートアライメントコンタクトＳＡＣ（Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）に必要なゲートハードマスクの厚さは、相対的に極めて厚くなる。
６０ｎｍ級の半導体素子を画定するために必要なゲートハードマスクの厚さは、２２００Å以上が要求される。
したがって、６０ｎｍ級以下のより高集積度の素子を製造するためには、ゲートハードマスクの厚さが増加することで縦横比が更に増加し、このような高い縦横比を有するコンタクトの画定（Ｃｏｎｔａｃｔ Ｄｅｆｉｎｅ）能力が必要となり、安定したＤＲＡＭ製造工程の確保が困難な実情である。更に、これらコンタクトは、多量のポリマー（Ｈｉｇｈ Ｐｏｌｙｍｅｒ）が発生するエッチング条件であるオートアライメントコンタクトＳＡＣで形成されるため、エッチングターゲットの増加は工程の難易度を更に増加させる。
前述した問題点は、オートアライメントコンタクトを利用するビットラインコンタクト又はストレージノードコンタクトでも発生する。
本発明は、上記した従来の技術の問題を解決するためになされたものであって、その目的は、オートアライメントコンタクトを利用したコンタクト形成の際、高い縦横比によるエッチングターゲットの増加を防止できる半導体素子の製造方法を提供することにある。
本発明の他の目的は、オートアライメントコンタクトエッチングの際に用いるハードマスクによる段差を克服し、後続のパターニングを容易に行うことができ、かつ、処理を単純化させることができる半導体素子の製造方法を提供することにある。
そこで、上記の目的を達成するために、本発明に係る半導体素子の製造方法は、複数のパターンが形成された半導体基板上にエッチングバリア膜を形成するステップと、該エッチングバリア膜上に層間絶縁膜を形成するステップと、該層間絶縁膜を平坦化するステップと、平坦化された該層間絶縁膜を一部リセスさせるステップと、平坦化され且つリセスされた前記層間絶縁膜上にハードマスクパターンを形成するステップと、リセスされた前記層間絶縁膜をエッチングしてコンタクトホールを形成するステップと、該コンタクトホールの底のエッチングバリア膜をエッチングするステップと、前記コンタクトホール内にプラグコンタクトを形成するステップとを含むことを特徴としている。
前記ハードマスクパターンを形成する前記ステップは、平坦化され且つリセスされた前記層間絶縁膜上に第１ハードマスクを形成するステップと、該第１ハードマスク上に流動性のある第２ハードマスクを形成するステップと、前記第２ハードマスク上に感光膜パターンを形成するステップと、前記第２ハードマスクをエッチングするステップと、前記第１ハードマスクをエッチングするステップとを含むことができる。また、前記第１ハードマスクは、前記層間絶縁膜に対して高いエッチング選択比を有する物質で形成され、前記第２ハードマスクは、シリコンが含有された有機物で形成されることができる。また、前記第１ハードマスクは、アモルファスカーボン又はスピンオンカーボンで形成されることができる。また、前記第２ハードマスクは、シリコンが含有された感光膜であることができる。
本発明によれば、ランディングプラグコンタクトエッチングに必要な層間絶縁膜の厚さを減少させることができ、このような厚さの減少は、縦横比の減少を実現してエッチングターゲットを減少させることができ、また、ノットオープン（ｎｏｔ ｏｐｅｎ）などの素子の不良を防止することができる。
また、本発明は、エッチングターゲットの減少によりオートアライメントコンタクトエッチングの際に発生するゲートハードマスクの損失量を減少させることができ、ゲートハードマスクの高さを更に減少させて、ゲートパターンの高さを減少させることができるという効果を奏する。
なお、本発明は、アモルファスカーボンハードマスクを用いるとき、パターンのために形成するＳｉＯＮ、ＰＥ−ＴＥＯＳなどの追加の絶縁層蒸着を形成する工程を省略して、全体として工程を単純化させることができるという効果を奏する。
以下、添付された図面を参照して本発明の好ましい実施形態を更に詳細に説明する。
（第１の実施形態）
図１Ａ〜図１Ｇは、本発明の第１の実施形態に係る半導体素子の製造方法を、工程の順序に従って示す断面図である。
図１Ａ〜図１Ｇは、本発明の第１の実施形態に係る半導体素子の製造方法を、工程の順序に従って示す断面図である。
図１Ａに示すように、半導体基板１１上に複数のゲートパターンを形成する。このとき、ゲートパターンは、ゲート酸化膜１２、ゲート電極１３、及びゲートハードマスク１４を順次積層した後、ライン型にパターニングしたものである。ここで、ゲート電極１３は、ポリシリコン、又はポリシリコン及びタングステンの積層であり得、ゲートハードマスク１４は、窒化膜である。
次いで、ゲートパターンが形成された半導体基板１１の全面にエッチングバリア膜１５を形成する。このとき、エッチングバリア膜１５は、窒化膜であり、後続のオートアライメントコンタクトＳＡＣエッチングを利用したランディングプラグコンタクトエッチングの際、エッチングバリアの役割を果たす。したがって、エッチングバリア膜１５として用いられる窒化膜は、「ＬＰＣ Ｎｉｔｒｉｄｅ」と呼ぶことができる。
続いて、エッチングバリア膜１５上にゲートパターン間をギャップフィル（充填）する研磨された層間絶縁膜ＩＬＤ（Ｉｎｔｅｒ Ｌａｙｅｒ Ｄｉｅｌｅｃｔｒｉｃｓ）１６を形成する。当該研磨された層間絶縁膜１６は、エッチングバリア膜１５上に絶縁膜を形成し、この絶縁膜に対して、ゲートパターン上で停止することをターゲットに化学的機械的研磨ＣＭＰを行って形成される。この処理を「ＩＬＤ ＣＭＰ」という。窒化膜であるエッチングバリア膜１５の表面で研磨が停止することが望ましいが、エッチングバリア膜１５が研磨された場合には、ゲートハードマスク１４で研磨が停止する。
望ましくは、研磨された層間絶縁膜１６を、酸化膜系の物質で形成する。この酸化膜系の物質は、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、又はＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）からなる群の中から選択される物質である。
図１Ｂに示すように、研磨された層間絶縁膜１６を一部リセスさせて、即ち層間絶縁膜１６に凹部を形成してゲートパターンの上及び側壁の一部を突出させる。このとき、研磨された層間絶縁膜１６の一部をリセスさせるためのエッチングは、ウェットエッチング又はドライエッチングであることができ、ウェットエッチングの場合、エクスシチュー（ｅｘ−ｓｉｔｕ）又はインシチュー（ｉｎ−ｓｉｔｕ）で、稀釈したフッ酸溶液ＤＨＦ（Ｄｉｌｕｔｅ ＨＦ：ＨＦ及びＨ２Ｏを混合した溶液）又はＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ：ＨＦ及びＮＨ４Ｆを混合した溶液）を用いて行う。そして、ドライエッチングには、研磨された層間絶縁膜１６が酸化膜であるため、酸化膜をエッチングできるガス、例えば、ＣＦ４／Ｏ２の混合ガスを用いる。
研磨された層間絶縁膜１６は、図面符号「１６Ａ」のように、ゲートパターン間において、エッチングバリア膜１５の表面から一定の高さ（図面符号「Ｈ１」）を有して残留する（以下、残留する層間絶縁膜１６を残留層間絶縁膜１６Ａと記す）。このとき、残留層間絶縁膜１６Ａの上部表面は、少なくともゲート電極１３とゲートハードマスク１４との接触面（境界面）よりも高い位置にある。
すなわち、残留層間絶縁膜１６Ａの厚さＨ１は、後続のランディングプラグを形成するための化学的機械的研磨ＣＭＰ後に残留する厚さよりも更に厚い厚さで残留させなければならない。その理由は、ランディングプラグを形成するための化学的機械的研磨ＣＭＰ後、隣接するランディングプラグどうしのショートが発生しないようにするためである。
前述のような残留層間絶縁膜１６のリセス処理により、後続のオートアライメントコンタクトエッチング時にエッチングされるべき残留層間絶縁膜１６Ａのエッチングターゲット（エッチングにより除去する量）を減少させることができる。これにより、ゲートハードマスク１４の厚さを増加させなくてもよいという更なる効果を得る。詳しく説明すると、ランディングプラグコンタクト形成の際、ゲートハードマスクの損失量に鑑みて、ランディングプラグコンタクト形成前にゲートハードマスクを予め十分に厚く蒸着する。従って、層間絶縁膜のエッチングターゲットを減少させれば、ゲートハードマスクの厚さを増加させる必要がなくなるのである。
図１Ｃに示すように、残留層間絶縁膜１６Ａにより発生したゲートパターン間のギャップが完全にギャップフィルされるようハードマスク１７を形成する。このとき、ハードマスク１７を、窒化膜及び酸化膜に対する十分な選択比を有する物質で形成する。望ましくは、ハードマスク１７を、アモルファスカーボン又は、シリコン（Ｓｉ）が含有された感光膜ＰＲで形成する。例えば、ハードマスク１７をアモルファスカーボンで形成する場合、アモルファスカーボン上にエッチング選択比を有するＳｉＯＮ膜を更に形成することが好ましい。また、ＳｉＯＮ膜の代りに、アモルファスカーボン上に酸化膜系の物質、例えば、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜を更に形成することもできる。
上記したハードマスク１７は、後続のランディングプラグコンタクトエッチングの際に用いられるハードマスクである。したがって、ハードマスク１７を、「ＬＰＣ Ｈａｒｄ Ｍａｓｋ」と呼ぶことができる。
一方、ハードマスク１７上に表面屈曲が存在する場合、均一性のために、平面ＯＢＡＲＣ膜（Ｏｒｇａｎｉｃ Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ ｌａｙｅｒ）を更に塗布することができる。
図１Ｄに示すように、ハードマスク１７上に感光膜を塗布した後、フォトマスクを用いた露光及び現像処理を行って感光膜パターン１８を形成する。この感光膜パターン１８は、ランディングプラグコンタクトマスク（ＬＰＣ Ｍａｓｋ）と呼ばれ、バー型又はホール型のコンタクトホールを画定するマスクである。このうち、バー型コンタクトマスクを用いることが好ましい。
次いで、感光膜パターン１８を利用したランディングプラグコンタクトエッチングを行う。このとき、ランディングプラグコンタクトエッチングには、前述したように、オートアライメントコンタクトエッチング法を採用する。
ランディングプラグコンタクトエッチングでは、まず、ハードマスク１７をエッチングする。このとき、ハードマスク１７のエッチングを、窒化膜及び酸化膜に対して十分な選択比を有するエッチング条件で行い、ゲートパターン間に存在するハードマスク１７がエッチングされるようにする。
したがって、感光膜パターン１８の形が転写されたハードマスクパターン１７Ａが形成され、感光膜パターン１８は、ハードマスク１７のエッチング時に一部を消耗し、図面符号「１８Ａ」のような厚さで残留し得る。
図１Ｅに示すように、ゲートパターン間に存在するハードマスク１７をエッチングした後に露出する残留層間絶縁膜１６Ａをエッチングする。このとき、残留層間絶縁膜１６Ａの厚さは、図１Ｂにおいて行われるリセス処理により１時的にその厚さが減少するので、それだけエッチングターゲットが減少し、容易に除去することができる。特に、リセスにより、１時的に厚さを減少させた状態で残留層間絶縁膜１６Ａをエッチングすることから、コンタクトホールが開放されない不良、即ち「ノットオープン（ｎｏｔ ｏｐｅｎ）」不良が発生しない。図面符号「１６Ｂ」は、層間絶縁膜パターンを示す。
残留層間絶縁膜１６Ａのエッチング中に、感光膜パターン１８Ａは全て除去されて残留せず、これにより、ハードマスクパターン１７Ａが残留層間絶縁膜１６Ａのエッチングにおけるエッチングバリア層の役割を果たす。そして、残留層間絶縁膜１６Ａのエッチングは、エッチングバリア膜１５にて停止する。
このような一連のエッチングによって、コンタクトホール１００が形成される。
図１Ｆに示すように、残っているハードマスクパターン１７Ａを除去する。このとき、ハードマスクパターン１７Ａは、感光膜に類似した性質のアモルファスカーボンであるため、酸素を用いた除去処理によって容易に除去される。
次いで、エッチングバリア膜１５を選択的にエッチングしてゲートパターン間の半導体基板１１の表面を露出させる。これにより、ランディングプラグコンタクトが形成されるコンタクトホール１００の底面、すなわち、半導体基板１１の表面が露出する。一方、エッチングバリア膜１５のエッチングには、エッチバックを利用する。図面符号「１５Ａ」は、残留エッチングバリア膜を表す。
図１Ｇに示すように、ゲートパターン間をギャップフィルするように導電膜を蒸着した後、エッチバック又は化学的機械的研磨ＣＭＰを行ってランディングプラグコンタクト１９を形成する。このとき、ランディングプラグコンタクト１９には、ポリシリコン膜を用い、エッチバック又は化学的機械的研磨の際、ゲートハードマスク１４及び層間絶縁膜パターン１６Ｂの一部を除去する。ここで、ゲートハードマスク１４は、ランディングプラグコンタクトエッチングが行われた後であるため、エッチバック又は化学的機械的研磨の際に消耗しても構わない。図面符号「１０１」は、エッチバック又は化学的機械的研磨が行われる前の層間絶縁膜パターン１６Ｂ及びゲートパターンの形状を表す。図面符号「１６Ｃ」、「１４Ａ」、及び「１５Ｂ」は、それぞれエッチングされた層間絶縁膜パターン、エッチングされたゲートハードマスク、及びエッチングされたエッチングバリア膜を表す。
上述した第１の実施形態は、ランディングプラグコンタクトエッチングに必要な層間絶縁膜の厚さを減少させることができ、このような厚さの減少は、縦横比の減少を実現してエッチングターゲットを減少させ、かつ、ノットオープン（ｎｏｔ ｏｐｅｎ）などの素子の不良を防止することができる。
そして、第１の実施形態は、層間絶縁膜のエッチングターゲットの減少のため、オートアライメントコンタクトエッチング時に発生するゲートハードマスクの損失量を減少させ、ゲートハードマスクの高さを更に減少させてゲートパターンの高さを減少させることができるという効果を奏する。
（第２の実施形態）
図２Ａ〜図２Ｉは、本発明の第２の実施形態に係る半導体素子の製造方法を、工程の順序に従って示す断面図である。
図２Ａ〜図２Ｉは、本発明の第２の実施形態に係る半導体素子の製造方法を、工程の順序に従って示す断面図である。
図２Ａに示すように、半導体基板２１上に複数のゲートパターンを形成する。このとき、ゲートパターンは、ゲート酸化膜２２、ゲート電極２３、及びゲートハードマスク２４を順次積層した後、ライン型にパターニングしたものである。ここで、ゲート電極２３は、ポリシリコン、ポリシリコン及びタングステン、又はポリシリコン及びタングステンシリサイドの積層であり得るし、ゲートハードマスク２４は、窒化膜であって、「ゲートハードマスク窒化膜」とも呼ばれる。
次に、ゲートパターンが形成された半導体基板２１の全面にエッチングバリア膜２５を形成する。このとき、エッチングバリア膜２５は、窒化膜であり、後続のオートアライメントコンタクトＳＡＣのエッチングを利用したランディングプラグコンタクトエッチングの際、エッチングバリアの役割を果たす。したがって、エッチングバリア膜２５として用いられる窒化膜は、「ＬＰＣ Ｎｉｔｒｉｄｅ」といえる。
次いで、エッチングバリア膜２５上にゲートパターン間をギャップフィルする研磨された層間絶縁膜ＩＬＤ２６を形成する。当該研磨された層間絶縁膜２６は、絶縁膜をエッチングバリア膜２５上に形成し、この絶縁膜に対して、ゲートパターン上で停止することをターゲットに化学的機械的研磨ＣＭＰを行って形成される。この処理を、「ＩＬＤ ＣＭＰ」法という。窒化膜であるエッチングバリア膜２５の表面で研磨が停止することが望ましいが、エッチングバリア膜２５が研磨される場合には、ゲートハードマスク２４で研磨が停止されるようにする。
望ましくは、研磨された層間絶縁膜２６を、酸化膜系の物質で形成する。この酸化物系の物質は、例えば、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、又はＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）からなる群の中から選択される物質である。
上記のような「ＩＬＤ ＣＭＰ」法は、窒化膜であるエッチングバリア膜２５及びゲートハードマスク２４と、酸化膜である研磨された層間絶縁膜２６との間に選択比を有するスラリーを採用して窒化膜物質が全面に露出し得るように行われる。
図２Ｂに示すように、研磨された層間絶縁膜２６を一部リセスさせてゲートパターンの上部及び側壁の一部を突出させる。このとき、研磨された層間絶縁膜２６の一部をリセスさせるためのエッチングは、ウェットエッチング又はドライエッチングで行うことができ、ウェットエッチングの場合、エクスシチュー又はインシチューで稀釈されたフッ酸溶液ＤＨＦ（Ｄｉｌｕｔｅ ＨＦ：ＨＦ及びＨ２Ｏが混合された溶液）又はＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ：ＨＦ及びＮＨ４Ｆが混合された溶液）を用いて行う。一方、ウェットエッチングを採用する場合には、ゲートパターンが損傷する恐れがあるが、本実施形態のでは、酸化膜をウェットエッチングする際に、エッチングされない窒化膜で形成されたエッチングバリア膜２５が存在するため、ゲートパターンの損傷はない。そして、ドライエッチングには、研磨された層間絶縁膜２６が酸化膜であるため、高選択比で酸化膜をエッチングできるガス、例えば、ＣＦ４／Ｏ２の混合ガスを用いる。
研磨された層間絶縁膜２６は、図面符号「２６Ａ」のように、ゲートパターン間において、エッチングバリア膜２５の表面から一定の高さ（図面符号「Ｈ２」）を有して残留する（以下、残留する層間絶縁膜２６を残留層間絶縁膜２６Ａと記す）。このとき、残留層間絶縁膜２６Ａの上部表面は、少なくともゲート電極２３とゲートハードマスク２４との接触面（境界面）よりも高い位置にある。
すなわち、残留層間絶縁膜２６Ａの厚さＨ２は、後続のランディングプラグコンタクトを形成するための化学的機械的研磨ＣＭＰ又はエッチバックの後に残留する厚さよりも更に厚い厚さで残留させなければならない。その理由は、ランディングプラグコンタクトを形成するための化学的機械的研磨ＣＭＰ又はエッチバック後、隣接したランディングプラグコンタクトどうしのショートが発生しないようにするためである。
前述のような残留層間絶縁膜２６Ａのリセス処理により、後続のオートアライメントコンタクトエッチング時にエッチングされるべき残留層間絶縁膜２６Ａのエッチングターゲット（エッチングにより除去する量）を減少させることができる。これにより、ゲートハードマスク２４の厚さを増加させなくてもよいという更なる効果を得る。詳しく説明すると、ランディングプラグコンタクトの形成の際、ゲートハードマスクの損失量に鑑みて、ランディングプラグコンタクトの形成前にゲートハードマスクを予め十分に厚く蒸着することにより厚さの増加が発生したが、層間絶縁膜のエッチングターゲットを減少させると、ゲートハードマスクの厚さを増加させる必要がなくなるのである。
図２Ｃに示すように、残留層間絶縁膜２６Ａにより発生したゲートパターン間のギャップが完全にギャップフィルされるように、第１ハードマスク２７Ａを形成する。このとき、第１ハードマスク２７Ａには、窒化膜物質であるゲートハードマスク２４及びエッチングバリア膜２５と、酸化膜物質である残留層間絶縁膜２６Ａとに対して高いエッチング選択比を有する物質を用いる。望ましくは、第１ハードマスク２７Ａに、アモルファスカーボン又はスピンオンカーボンＳＯＣを用いる。このように、第１ハードマスク２７Ａは、カーボンが含有された物質を用い、カーボンを含有することによって酸化膜及び窒化膜に対して十分な選択比を有することになり、ハードマスクの役割を果たすことができる。
次いで、第１ハードマスク２７Ａ上に第２ハードマスク２７Ｂを形成する。このとき、第２ハードマスク２７Ｂには、シリコン（Ｓｉ）が含有された有機物、例えば、シリコンが含有された感光膜を用いる。シリコンが含有された感光膜は、反射防止膜及びハードマスクの役割を十分に果たし、シリコンが含有されることにより、通常の感光膜に比べてエッチング選択比が高くなっている。
シリコンが含有された感光膜は、流動性に優れ、第２ハードマスク２７Ｂの下の第１ハードマスク２７Ａ上で発生する表面屈曲を効果的に緩和させることができる。このとき、第２ハードマスク２７Ｂを、下の第１ハードマスク２７Ａによる段差（表面の凹凸）を緩和させ得るように、２００Å〜１５００Åの範囲の厚さでコーティングする。したがって、第２ハードマスク２７Ｂとしてシリコンが含有された感光膜をコーティングすることによって、第１ハードマスク２７Ａとしてアモルファスカーボンを用いるときに必要であったＳｉＯＮ、ＴＥＯＳなどを更に形成する必要がなく、工程が単純になる。
第２ハードマスク２７Ｂとして用いられたシリコンが含有された感光膜のコーティングは、一般的なリソグラフィ工程のトラック装備を利用して可能であり、これにより、後続の有機反射防止膜（Ｏｒｇａｎｉｃ Ｂｏｔｔｏｍ ＡＲＣ）及びマスク処理を一括して行うことができる。
結果的に、第１ハードマスク２７Ａ及び第２ハードマスク２７Ｂからなるハードマスク２００は、表面屈曲のない平坦な表面を有する。そして、ハードマスク２００は、後続のランディングプラグコンタクトのエッチングの際に用いるハードマスクである。したがって、ハードマスク２００を「ＬＰＣ Ｈａｒｄ Ｍａｓｋ」と呼ぶことができる。
図２Ｄに示すように、ハードマスク２００上に感光膜を塗布した後、フォトマスクを用いた露光及び現像処理を行って感光膜パターン２８を形成する。この感光膜パターン２８を、ランディングプラグコンタクトマスク（ＬＰＣ Ｍａｓｋ）という。そして、ハードマスク２００の表面が平坦な状態であるため、感光膜パターン２８を形成するための露光処理が容易である。一方、感光膜パターン２８の形成前に、ハードマスク２００上で表面屈曲が存在する場合、均一性のために、平面ＯＢＡＲＣ膜（Ｏｒｇａｎｉｃ Ｂｏｔｔｏｍ Ａｎｔｉ Ｒｅｆｌｅｃｔｉｖｅ Ｃｏａｔｉｎｇ ｌａｙｅｒ）を更に塗布することができる。
図２Ｅ及び図２Ｆに示すように、感光膜パターン２８を利用してハードマスク２００をエッチングする。このとき、窒化膜及び酸化膜に対して十分なエッチング選択比を有する条件でエッチングを行って、ゲートパターン間に存在するハードマスク２００までエッチングされるようにする。
したがって、感光膜パターン２８の形が転写されたハードマスクパターン２００Ｂ（図２Ｆ参照）が形成される。更に詳しく説明すると、感光膜パターン２８は、ハードマスク２００のうち、第２ハードマスク２７Ｂをエッチングするときに一部が消耗される。図面符号「２８Ａ」は残留感光膜パターンを、図面符号「２７Ｂ１」はエッチングされた第２ハードマスクを、また、図面符号「２００Ａ」はエッチングされたハードマスクを表す。残留感光膜パターン２８Ａは、第１ハードマスク２７Ａをエッチングするときに全て消耗されて残留しない。併せて、エッチングされた第２ハードマスク２７Ｂ１は、第１ハードマスク２７Ａをエッチングするときにエッチングバリア層として用いられ、一部が消耗する。図面符号「２７Ｂ２」は、残留する第２ハードマスク（以下、残留第２ハードマスクと記す）を表し、図面符号「２７Ａ１」は、残留する第１ハードマスク（以下、残留第１ハードマスクと記す）を表す。
図２Ｇに示すように、ハードマスク２００のエッチングによりハードマスクパターン２００Ｂを形成した後、残留層間絶縁膜２６Ａをエッチングする。すなわち、ゲートパターン間に存在する残留層間絶縁膜２６Ａをエッチングする。このとき、残留層間絶縁膜２６Ａの高さが図２Ｂにおいて行われるリセス処理により、その厚さが減少したため、それだけエッチングターゲットが減少し、容易に除去することができる。特に、リセスにより、最初の層間絶縁膜２６の厚さよりも厚さを減少させた状態の残留層間絶縁膜２６Ａをエッチングすることから、コンタクトホールが開放されない「ノットオープン（ｎｏｔ ｏｐｅｎ）」といった不良が発生しない。図面符号「２６Ｂ」は、ゲートパターン間に存在する残留層間絶縁膜２６Ａがエッチングによって除去された後に残留している残留層間絶縁膜パターン２６Ａを表す。
残留層間絶縁膜２６Ａのエッチング中に残留第２ハードマスク２７Ｂ２が全て消耗しても（点線表示は消耗したことを表す）、残留第１ハードマスク２７Ａ１がエッチングバリア層の役割を果たす。そして、ゲートパターン間に存在する残留層間絶縁膜２６Ａのエッチングは、エッチングバリア膜２５で停止する。
前述したような一連のエッチングによって、コンタクトホール２０１が形成される。
図２Ｈに示すように、残っているハードマスクパターン２００Ｂ、望ましくは、残留第１ハードマスク２７Ａ１を除去する。このとき、残留第１ハードマスク２７Ａ１が、感光膜と類似した性質のアモルファスカーボンであることから、残留第１ハードマスク２７Ａ１は、酸素を用いた除去処理により容易に除去される。ここで、残留第２ハードマスク２７Ｂ２が残留しても、残留第２ハードマスク２７Ｂ２が感光膜であるため、酸素により容易に除去される。
次いで、エッチングバリア膜２５を選択的にエッチングしてゲートパターン間の半導体基板２１の表面を露出させる。これにより、ランディングプラグコンタクトが形成されるコンタクトホール２０１の底面、すなわち、半導体基板２１の表面が露出する。一方、エッチングバリア膜２５のエッチングには、エッチバックを用いる。図面符号「２５Ａ」は、残留エッチングバリア膜を表す。
図２Ｉに示すように、ゲートパターン間をギャップフィルするように導電膜を蒸着した後、エッチバック又は化学的機械的研磨ＣＭＰを行ってランディングプラグコンタクト２９を形成する。このとき、ランディングプラグコンタクト２９には、ポリシリコン膜を用い、エッチバック又は化学的機械的研磨の際、ゲートハードマスク２４及び層間絶縁膜パターン２６Ｂの一部を除去する。ここで、ゲートハードマスク２４は、ランディングプラグコンタクトエッチングが行われた後であるため、エッチバック又は化学的機械的研磨の際に消耗しても構わない。図面符号「２０２」は、エッチバック又は化学的機械的研磨が行われる前の層間絶縁膜パターン２６Ｂ及びゲートパターンの形状を表す。図面符号「２６Ｃ」、「２４Ａ」、及び「２５Ｂ」は、それぞれエッチングされた層間絶縁膜パターン、エッチングされたゲートハードマスク、及びエッチングされたエッチングバリア膜を表す。
上述した第２の実施形態は、ランディングプラグコンタクトエッチングに必要な層間絶縁膜の厚さを減少させることができ、このような厚さの減少は、縦横比の減少を実現してエッチングターゲットを減少させ、また、ノットオープン（ｎｏｔ ｏｐｅｎ）などの素子の不良を防止することができる。
そして、第２の実施形態は、層間絶縁膜のエッチングターゲットの減少のため、オートアライメントコンタクトエッチング時に発生するゲートハードマスクの損失量を減少させ、ゲートハードマスクの高さを更に減少させてゲートパターンの高さを減少させることができるという効果を奏する。
更に、第２の実施形態は、アモルファスカーボンハードマスクを用いるとき、パターンのために形成するＳｉＯＮ、ＰＥ−ＴＥＯＳなどの追加の絶縁層を形成する工程が必要な第１の実施形態とは異なり、これらの絶縁層を形成する工程を省略することによって工程を単純化させることができるという効果を奏する。また、第２の実施形態は、流動性の良いシリコンを含有した感光膜を第２ハードマスクとして用いることにより、層間絶縁膜のリセスによる表面の屈曲（段差）を緩和させることができるハードマスク構造を形成し得る。一方、第１の実施形態では、段差被覆性に優れたアモルファスカーボンをハードマスクとして用いることによって、層間絶縁膜のリセスによる段差がそのまま転写された場合、後続のリソグラフィ工程が容易ではないが、第２の実施形態は、流動性の良い第２ハードマスクを採用することによって、リセスによる段差を緩和させることができる。
上述した本発明は、ランディングプラグコンタクト形成工程と類似する工程として知られているビットラインコンタクト又はストレージノードコンタクト形成工程でも同様に採用が可能である。
上述した本発明は、ランディングプラグコンタクトエッチングに必要な層間絶縁膜の厚さを減少させることができ、このような厚さの減少は、縦横比の減少を実現してエッチングターゲットを減少させ、また、ノットオープン（ｎｏｔ ｏｐｅｎ）などの素子の不良を防止することができる。
また、本発明は、エッチングターゲットの減少によりオートアライメントコンタクトエッチングの際に発生するゲートハードマスクの損失量を減少させることができ、ゲートハードマスクの高さを更に減少させて、ゲートパターンの高さを減少させることができるという効果を奏する。
なお、本発明は、アモルファスカーボンハードマスクを用いるとき、パターンのために形成するＳｉＯＮ、ＰＥ−ＴＥＯＳなどの追加の絶縁層蒸着を形成する工程を省略して、全体として工程を単純化させることができるという効果を奏する。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
１１ 半導体基板
１２ ゲート酸化膜
１３ ゲート電極
１４、１４Ａ ゲートハードマスク
１５、１５Ａ、１５Ｂ エッチングバリア膜
１６、１６Ａ、１６Ｂ、１６Ｃ 層間絶縁膜
１７、１７Ａ ハードマスク
１８ 感光膜パターン
１９ ランディングプラグコンタクト
２１ 半導体基板
２２ ゲート酸化膜
２３ ゲート電極
２４、２４Ａ ゲートハードマスク
２５、２５Ａ、２５Ｂ エッチングバリア膜
２６、２６Ａ、２６Ｂ、２６Ｃ 層間絶縁膜
２７Ａ、２７Ａ１ 第１ハードマスク
２７Ｂ、２７Ｂ１、２７Ｂ２ 第２ハードマスク
２８、２８Ａ 感光膜パターン
２９ ランディングプラグコンタクト
２００ ハードマスク
１２ ゲート酸化膜
１３ ゲート電極
１４、１４Ａ ゲートハードマスク
１５、１５Ａ、１５Ｂ エッチングバリア膜
１６、１６Ａ、１６Ｂ、１６Ｃ 層間絶縁膜
１７、１７Ａ ハードマスク
１８ 感光膜パターン
１９ ランディングプラグコンタクト
２１ 半導体基板
２２ ゲート酸化膜
２３ ゲート電極
２４、２４Ａ ゲートハードマスク
２５、２５Ａ、２５Ｂ エッチングバリア膜
２６、２６Ａ、２６Ｂ、２６Ｃ 層間絶縁膜
２７Ａ、２７Ａ１ 第１ハードマスク
２７Ｂ、２７Ｂ１、２７Ｂ２ 第２ハードマスク
２８、２８Ａ 感光膜パターン
２９ ランディングプラグコンタクト
２００ ハードマスク
Claims (17)
- 複数のパターンが形成された半導体基板上にエッチングバリア膜を形成するステップと、
該エッチングバリア膜上に層間絶縁膜を形成するステップと、
該層間絶縁膜を平坦化するステップと、
平坦化された該層間絶縁膜を一部リセスさせるステップと、
平坦化され且つリセスされた前記層間絶縁膜上にハードマスクパターンを形成するステップと、
リセスされた前記層間絶縁膜をエッチングしてコンタクトホールを形成するステップと、
該コンタクトホールの底のエッチングバリア膜をエッチングするステップと、
前記コンタクトホール内にプラグコンタクトを形成するステップと
を含むことを特徴とする半導体素子の製造方法。 - 前記ハードマスクパターンが、少なくとも流動性のある物質を含み、
リセスされた前記層間絶縁膜をエッチングしてコンタクトホールを形成する前記ステップが、オートアライメントコンタクトエッチングで行われることを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記ハードマスクパターンを形成する前記ステップが、
平坦化され且つリセスされた前記層間絶縁膜上に第１ハードマスクを形成するステップと、
該第１ハードマスク上に流動性のある第２ハードマスクを形成するステップと、
該第２ハードマスク上に感光膜パターンを形成するステップと、
前記第２ハードマスクをエッチングするステップと、
前記第１ハードマスクをエッチングするステップと
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記第１ハードマスクが、前記層間絶縁膜に対して高いエッチング選択比を有する物質で形成され、
前記第２ハードマスクが、シリコンが含有された有機物で形成されることを特徴とする請求項３に記載の半導体素子の製造方法。 - 前記第１ハードマスクが、アモルファスカーボン又はスピンオンカーボンで形成されることを特徴とする請求項４に記載の半導体素子の製造方法。
- 前記第２ハードマスクが、シリコンが含有された感光膜であることを特徴とする請求項４に記載の半導体素子の製造方法。
- 前記第２ハードマスクが、２００Å〜１５００Åの範囲の厚さに形成されることを特徴とする請求項６に記載の半導体素子の製造方法。
- リセスされた前記層間絶縁膜の上面が、
少なくともゲート電極とゲートハードマスクとの接触面よりも、半導体基板から高く位置することを特徴とする請求項１に記載の半導体素子の製造方法。 - リセスされた前記層間絶縁膜の厚さが、
前記プラグコンタクトを形成するときに残留する前記層間絶縁膜の厚さよりも更に厚く形成されることを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記層間絶縁膜をリセスさせる前記ステップが、
ウェットエッチング又はドライエッチングで行われることを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記コンタクトホールの底のエッチングバリア膜をエッチングする前記ステップの前に、
前記コンタクトホールを形成した後に残留するハードマスクパターンを除去するステップを更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記プラグコンタクトを形成する前記ステップが、
前記コンタクトホールを満たすまで全面に導電膜を形成するステップと、
該導電膜を選択的に除去して互いに分離される複数の前記ランディングプラグコンタクトを形成するステップと
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。 - 前記導電膜が、ポリシリコンで形成されることを特徴とする請求項１２に記載の半導体素子の製造方法。
- 前記導電膜の選択的な除去が、エッチバック又は化学的機械的研磨により行われることを特徴とする請求項１２に記載の半導体素子の製造方法。
- 前記プラグコンタクトが、
ランディングプラグコンタクト、ビットラインコンタクト、及びストレージノードコンタクトの中から選択されるいずれか１つのコンタクトであることを特徴とする請求項１２に記載の半導体素子の製造方法。 - 前記エッチングバリア膜が窒化膜で形成され、
前記層間絶縁膜が酸化膜で形成され、
前記半導体基板上に形成された前記パターンが、ゲートハードマスク窒化膜を備えるゲートパターンであることを特徴とする請求項１〜１５のいずれか１項に記載の半導体素子の製造方法。 - 前記層間絶縁膜をリセスさせる前記ステップが、
稀釈されたフッ酸溶液又はＢＯＥ溶液を用いて、インシチュー又はエクシチューで行われることを特徴とする請求項１６に記載の半導体素子の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060134258A KR100832016B1 (ko) | 2006-12-27 | 2006-12-27 | 랜딩플러그콘택을 구비한 반도체소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008166750A true JP2008166750A (ja) | 2008-07-17 |
Family
ID=39584614
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007314656A Pending JP2008166750A (ja) | 2006-12-27 | 2007-12-05 | ランディングプラグコンタクトを備える半導体素子の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US20080160759A1 (ja) |
| JP (1) | JP2008166750A (ja) |
| KR (1) | KR100832016B1 (ja) |
| CN (1) | CN101211823A (ja) |
| TW (1) | TW200828502A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015189784A (ja) * | 2014-03-27 | 2015-11-02 | 日立化成株式会社 | 研磨剤、研磨剤用貯蔵液及び研磨方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7563702B2 (en) * | 2006-04-28 | 2009-07-21 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
| KR101185988B1 (ko) * | 2009-12-30 | 2012-09-25 | 에스케이하이닉스 주식회사 | 반도체 메모리소자의 랜딩플러그컨택 형성방법 |
| US10600687B2 (en) * | 2017-04-19 | 2020-03-24 | Tokyo Electron Limited | Process integration techniques using a carbon layer to form self-aligned structures |
| US11404317B2 (en) * | 2019-09-24 | 2022-08-02 | International Business Machines Corporation | Method for fabricating a semiconductor device including self-aligned top via formation at line ends |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186392A (ja) * | 1997-07-23 | 1999-07-09 | Sgs Thomson Microelettronica Spa | 半導体電子デバイスが集積化された積層体のプレーナ法 |
| JP2005129938A (ja) * | 2003-10-23 | 2005-05-19 | Hynix Semiconductor Inc | 微細なパターンを有する半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4891303A (en) * | 1988-05-26 | 1990-01-02 | Texas Instruments Incorporated | Trilayer microlithographic process using a silicon-based resist as the middle layer |
| KR100317327B1 (ko) * | 1999-03-13 | 2001-12-22 | 김영환 | 반도체 소자의 제조방법 |
| KR20030096660A (ko) | 2002-06-17 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체소자 제조방법 |
| KR100495909B1 (ko) * | 2002-12-30 | 2005-06-17 | 주식회사 하이닉스반도체 | 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법 |
| KR100670706B1 (ko) * | 2004-06-08 | 2007-01-17 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택 플러그 형성 방법 |
| KR100611776B1 (ko) * | 2004-10-06 | 2006-08-10 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
-
2006
- 2006-12-27 KR KR1020060134258A patent/KR100832016B1/ko not_active IP Right Cessation
-
2007
- 2007-06-29 US US11/824,218 patent/US20080160759A1/en not_active Abandoned
- 2007-07-04 TW TW096124239A patent/TW200828502A/zh unknown
- 2007-10-24 CN CNA2007101820385A patent/CN101211823A/zh active Pending
- 2007-12-05 JP JP2007314656A patent/JP2008166750A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186392A (ja) * | 1997-07-23 | 1999-07-09 | Sgs Thomson Microelettronica Spa | 半導体電子デバイスが集積化された積層体のプレーナ法 |
| JP2005129938A (ja) * | 2003-10-23 | 2005-05-19 | Hynix Semiconductor Inc | 微細なパターンを有する半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015189784A (ja) * | 2014-03-27 | 2015-11-02 | 日立化成株式会社 | 研磨剤、研磨剤用貯蔵液及び研磨方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080160759A1 (en) | 2008-07-03 |
| TW200828502A (en) | 2008-07-01 |
| CN101211823A (zh) | 2008-07-02 |
| KR100832016B1 (ko) | 2008-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4711658B2 (ja) | 微細なパターンを有する半導体装置の製造方法 | |
| KR100652791B1 (ko) | 반도체소자 제조 방법 | |
| JP2008166750A (ja) | ランディングプラグコンタクトを備える半導体素子の製造方法 | |
| KR100672780B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| US20080081463A1 (en) | Method for fabricating storage node contact in semiconductor device | |
| KR100685677B1 (ko) | 반도체 소자 제조 방법 | |
| KR20080045960A (ko) | 반도체 소자의 랜딩플러그 형성방법 | |
| KR20050116600A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR100908828B1 (ko) | 랜딩플러그콘택을 구비하는 반도체소자의 제조 방법 | |
| KR101062833B1 (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR100721548B1 (ko) | 반도체 소자의 캐패시터 스토리지 노드 형성방법 | |
| KR100807114B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100537187B1 (ko) | 반도체소자 제조 방법 | |
| KR100524806B1 (ko) | 반도체 소자의 스토리지노드콘택 형성 방법 | |
| KR100876759B1 (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| KR20070063672A (ko) | 반도체소자의 스토리지노드콘택 형성 방법 | |
| KR20070002325A (ko) | 반도체 소자 제조방법 | |
| KR100688057B1 (ko) | 반도체 소자의 컨택홀 형성방법 | |
| KR20060023004A (ko) | 반도체소자의 콘택 플러그 형성 방법 | |
| KR20070062026A (ko) | 반도체 소자의 컨택홀 형성방법 | |
| KR100745070B1 (ko) | 반도체 소자의 랜딩 플러그 형성방법 | |
| KR20050116483A (ko) | 반도체소자의 콘택홀 형성 방법 | |
| KR20060010894A (ko) | 반도체 소자의 콘택 플러그 형성 방법 | |
| KR20050063410A (ko) | 반도체소자 제조방법 | |
| KR20070074174A (ko) | 반도체 소자의 미세패턴 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101027 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20101027 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130326 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130820 |