JP2005026653A - 半導体素子の製造方法 - Google Patents

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Abstract

【課題】ランディングプラグを形成するための研磨工程時に研磨工程の安定性を確保することが可能な半導体素子の製造方法を提供する。
【解決手段】アクティブ領域とフィールド領域に定義される半導体基板を提供する段階と、前記半導体基板のアクティブ領域及びフィールド領域に多数のワードランを形成する段階と、前記ワードラインの間を絶縁するために全体構造上に絶縁膜を蒸着する段階と、前記アクティブ領域のワードラインがオープンされるように前記絶縁膜をパターニングしてランディングプラグコンタクトを形成する段階と、前記ランディングプラグコンタクトを埋め込むようにポリシリコン膜を蒸着する段階と、第１ドーピング物質の添加されたスラリーを用いた第１研磨工程を行い、前記ポリシリコン膜のみ平坦化して前記絶縁膜を露出させる段階と、第２ドーピング物質の添加されたスリラーを用いた第２研磨工程を行い、全体構造上部を平坦化してランディングプラグを形成する段階とを含む。
【選択図】図７

Description

本発明は、半導体素子の製造方法に係り、特に、ランディングプラグ(Landing Plug：以下、「ＬＰ」という)を形成するための研磨工程時に研磨工程の安定性を確保することが可能な半導体素子の製造方法に関する。
一般に、半導体製造工程の際にワードラインとワードラインの間を電気的に分離させるために研磨工程を行っている。ところが、この工程後もＬＰ用ポリシリコン膜とワードラインの間の絶縁のために蒸着された絶縁膜の間のエッチング率(etching rate)の差によって絶縁膜がオーバーディッシュ(over dishing)される。これにより、オーバーディッシュされる絶縁膜の上部表面に、研磨工程中に発生するスラリー性残留物が残存する。このように、研磨工程時に発生する残留物の殆どは導電性をもつ金属物質からなっており、後続の洗浄工程によっても除去することが難しくてそのまま残在する。このような残留物がワードラインの間の電気的な分離に多くの悪影響を及ぼしているのが実情である。
最近、研磨工程時に発生する絶縁膜のオーバーディッシングを防止するために研磨工程時に研磨量を減少させている。ところが、この場合には相対的にワードラインの間の電気的な分離に多くの問題が発生する。これは、ＬＰを形成するためのランディングプラグコンタクト(Landing Plug Contact：以下、「ＬＰＣ」という)の形成時に、オープンされる地域のワードラインが、オープンされてない地域に比べて相対的に多くの攻撃を受けてワードライン上部のプロファイルがラウンド状に変形されるためである。これにより、ＬＰの上部面積が広くなってワードライン間の電気的な分離マージン(margin)がさらに劣悪になる。これを克服するために研磨工程時にさらに研磨量を増加させると、ワードラインの残留窒化膜が減少し、これによりストレージノード(storage node)とビットラインセルフアラインコンタクト(Self Align Contact：以下、「ＳＡＣ」という)の形成工程時に影響を及ぼし、ひいてはこれらとワードラインのタングステンシリサイドの間に短絡が発生することもある。
したがって、本発明の目的は、ランディングプラグを形成するための研磨工程時に研磨工程の安定性を確保することにある。
また、本発明の他の目的は、ワードライン間の電気的な分離を安定的に確保することにある。
また、本発明のさらに他の目的は、ストレージノードとビットラインセルフアラインコンタクトの形成工程時に自由度を高めることにより、ストレージノード又はビットラインセルフアラインコンタクトとワードラインの間に発生する可能性のある短絡を防止することにある。
上記目的を達成するための本発明の一側面によれば、アクティブ領域とフィールド領域に定義される半導体基板を提供する段階と、前記半導体基板のアクティブ領域及びフィールド領域に多数のワードラインを形成する段階と、前記ワードライン間を絶縁するために全体構造上に絶縁膜を蒸着する段階と、前記アクティブ領域のワードラインがオープンされるように前記絶縁膜をパターニングしてＳＡＣを形成する段階と、前記ＳＡＣを埋め込むようにポリシリコン膜を蒸着する段階と、第１ドーピング物質の添加されたスラリーを用いた第１研磨工程を行い、前記ポリシリコン膜のみ平坦化して前記絶縁膜を露出させる段階と、第２ドーピング物質の添加されたスリラーを用いた第２研磨工程を行い、全体構造上部を平坦化してＬＰを形成する段階とを含む半導体素子の製造方法が提供される。
本発明では、研磨工程の際にドーピング物質の添加されたスラリーを用いて平坦化工程を行うことにより、均一な研磨が可能であって、隣接したワードラインの間を安定的に分離させることができる。
また、本発明では、ＬＰを形成するための研磨工程を安定的に確保することにより、ストレージノードとビットラインセルフアラインコンタクトの形成工程時に自由度を高めて、ストレージノード又はビットラインセルフアラインコンタクトとワードラインの間に発生するおそれのある短絡を防止することができる。
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ここで、本発明は、下記の実施例に限定されるものではなく、様々な変形実施が可能である。これらの実施例は本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
図１ないし図７は本発明の好適な実施例に係る半導体素子の製造方法を説明するために段階に示した断面図である。図面上において、同一の符号は同一の機能を行う同一の構成要素を示す。
図１を参照すると、アクティブ領域とフィールド領域に定義され、ＤＨＦ(Diluted HF)、ＳＣ−１(ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ溶液)及びＢＯＥ(buffer Oxide Etchant)の少なくとも一つを用いた洗浄工程によって洗浄された半導体基板102を提供する。半導体基板102のフィールド領域にフィールド酸化膜104を形成する。この際、フィールド酸化膜104はＳＴＩ(Shallow Trench Isolation)工程を用いてトレンチ構造で形成し、或いはＬＯＣＯＳ(Local Oxidation of Silicon)工程を用いて形成することもできる。
図２を参照すると、アクティブ領域とフィールド領域、すなわちフィールド酸化膜104を含む半導体基板102上に多数のゲート電極（以下、「ワードライン112」という）を形成する。ワードライン112はゲート酸化膜106、ゲート層108及びハードマスク層110からなる。ゲート層108は少なくとも一つのポリシリコン膜又はドーフトポリシリコン膜で形成し、或いはポリシリコン膜とこのポリシリコン膜の間に少なくとも一つの誘電体膜が介在された構造で形成することができる。ハードマスク層110は窒化膜で形成する。
次に、アクティブ領域及びフィールド領域のワードライン112の両側に露出される半導体基板102に、低濃度接合領域と高濃度接合領域からなるソース及びドレイン接合領域（図示せず）を形成する。低濃度接合領域はＬＤＤ(Lightly Drain Doped)イオン注入工程によって形成する。高濃度接合領域はワードライン112の両側壁にスペーサー114を形成した後、このスペーサー114をマスクとした用いた高濃度イオン注入工程によって形成する。一方、スペーサー114は窒化膜で形成し、或いは酸化膜及び窒化膜の積層構造で形成する。
図３を参照すると、全体構造上に絶縁膜116を蒸着する。絶縁膜116はアクティブ領域及びフィールド領域で隣接したワードライン112の間を電気的に分離させる機能を行う。絶縁膜116はＳＯＣ(Spin On Glass)、ＵＳＧ(Un-doped Silicate Glass)、ＢＰＳＧ(Boron-Phosphorus Silicate Glass)、ＰＳＧ(Phosphorus Silicate Glass)、ＰＥＴＥＯＳ(Plasma Enhanced Tetra Ethyl Ortho Silicate Glass)、及びＩＰＯ(Inter Poly Oxide)の少なくとも一つを用いて形成する。また、絶縁膜116は隣接したワードライン112間の空間をギャップフィリング(gap filling)するように蒸着される。
図４を参照すると、全体構造上にフォトレジスト膜を塗布した後、フォトマスクを用いた露光及び現像工程を順次行い、局部的にオープンされるフォトレジストパターン（図示せず）を形成する。前記フォトレジストパターンはアクティブ領域がオープンされるように形成することが好ましい。その後、前記フォトレジストパターンをエッチングマスクとして用いたエッチング工程を行って絶縁膜116をエッチングする。これにより、ＬＰＣ118が形成される。この際、ＬＰＣ118を形成するためのエッチング工程は、エッチング比の低いドライエッチング工程を行うが、プラズマドライエッチング工程を行うことが好ましい。
図５を参照すると、図４においてエッチングマスクとして用いたフォトレジストパターンは、ストリップ工程によって除去される。その後、ＬＰＣ118が埋め込まれるように全体構造上にＬＰ用ポリシリコン膜120を蒸着する。この際、ＬＰ用ポリシリコン膜120はＬＰＣ118領域に形成されたワードライン112間の空間がギャップフィリングされるように蒸着することが好ましい。
図６を参照すると、全体構造上部に対してＣＭＰ(Chemical Mechanical Polishing)方式の研磨工程（以下、「第１研磨工程」という）を行ってＬＰ用ポリシリコン膜120を平坦化する。この際、第１研磨工程はＬＰ用ポリシリコン膜120のみを平坦化するために第１ドーピング物質、例えばボロンＢ(boron)が添加されたシリカベーススラリー(silica base slurry)を使用する。ここで、ボロンの濃度は２ｗｔ％〜５ｗｔ％とすることが好ましい。例えば、第１研磨工程はＣＭＰ装備のＭ／Ｒ／Ｉ(Main brain/Retain ring/Inner tube)に印加される圧力を２〜８ｐｓｉ(pound/in2) とし、ＣＭＰ装備のＰ／Ｈ(Pad/Head)の回転力を３０〜１５０ｒｐｍにして行うことができる。
図７を参照すると、全体構造上部に対して第２研磨工程を行う。この際、第２研磨工程は絶縁膜116、ＬＰ用ポリシリコン膜120及びハードマスク層110を同時に平坦化するために第２ドーピング物質、例えばリン(phosphorus)Ｐが添加されたスラリーを使用する。ここで、リンの濃度は２ｗｔ％〜５ｗｔ％にすることが好ましい。例えば、第２研磨工程はＣＭＰ装備のＭ／Ｒ／Ｉに印加される圧力を２〜８ｐｓｉ(pound/in2) とし、ＣＭＰ装備のＰ／Ｈ(Pad/Head)の回転力を３０〜１５０ｒｐｍにして行うことができる。これにより、第２研磨工程によってＬＰＣ118領域のワードライン112の間にはＬＰ122が形成される。
上述した本発明の技術的思想は、好適な実施例で具体的に記述されたが、これらの実施例は本発明を説明するためのもので、制限するものではない。また、当技術分野で通常の知識を有する者であれば、本発明の技術的思想を逸脱することなく様々な実施が可能であることを理解することができるであろう。
本発明に係る半導体素子の製造方法を説明する断面図である。 本発明に係る半導体素子の製造方法を説明する断面図である。 本発明に係る半導体素子の製造方法を説明する断面図である。 本発明に係る半導体素子の製造方法を説明する断面図である。 本発明に係る半導体素子の製造方法を説明する断面図である。 本発明に係る半導体素子の製造方法を説明する断面図である。 本発明に係る半導体素子の製造方法を説明する断面図である。
符号の説明
102 …半導体基板
104 …フィールド酸化膜
106 …ゲート酸化膜
108 …ゲート層
110 …ハードマスク層
112 …ワードライン
114 …スペーサー
116 …絶縁膜
118 …ＬＰＣ
120 …ＬＰ用ポリシリコン膜
122 …ＬＰ

Claims (5)

  1. （ａ）アクティブ領域とフィールド領域に定義される半導体基板を提供する段階と、
    （ｂ）前記半導体基板のアクティブ領域及びフィールド領域に多数のワードラインを形成する段階と、
    （ｃ）前記ワードラインの間を絶縁するために全体構造上に絶縁膜を蒸着する段階と、
    （ｄ）前記アクティブ領域のワードラインがオープンされるように前記絶縁膜をパターニングしてランディングプラグコンタクトを形成する段階と、
    （ｅ）前記ランディングプラグコンタクトを埋め込むようにポリシリコン膜を蒸着する段階と、
    （ｆ）第１ドーピング物質の添加されたスラリーを用いた第１研磨工程を行い、前記ポリシリコン膜のみ平坦化して前記絶縁膜を露出させる段階と、
    （ｇ）第２ドーピング物質の添加されたスリラーを用いた第２研磨工程を行い、全体構造上部を平坦化してランディングプラグを形成する段階とを含む半導体素子の製造方法。
  2. 前記第１ドーピング物質がボロン（Ｂ）である請求項１記載の半導体素子の製造方法。
  3. 前記ボロン（Ｂ）の濃度が２ｗｔ％〜５ｗｔ％である請求項２記載の半導体素子の製造方法。
  4. 前記第２ドーピング物質がリン（Ｐ）である請求項１記載の半導体素子の製造方法。
  5. 前記リン（Ｐ）の濃度が２ｗｔ％〜５ｗｔ％である請求項４記載の半導体素子の製造方法。
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