JP2002076297A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2002076297A
JP2002076297A JP2000256964A JP2000256964A JP2002076297A JP 2002076297 A JP2002076297 A JP 2002076297A JP 2000256964 A JP2000256964 A JP 2000256964A JP 2000256964 A JP2000256964 A JP 2000256964A JP 2002076297 A JP2002076297 A JP 2002076297A
Authority
JP
Japan
Prior art keywords
opening
semiconductor device
film
capacitor
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000256964A
Other languages
English (en)
Inventor
Yuichi Yokoyama
雄一 横山
Toshiharu Yasumura
俊治 安村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2000256964A priority Critical patent/JP2002076297A/ja
Priority to US09/938,833 priority patent/US6583461B2/en
Priority to KR1020010051778A priority patent/KR20020018025A/ko
Priority to TW090121043A priority patent/TW515088B/zh
Publication of JP2002076297A publication Critical patent/JP2002076297A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/86—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions
    • H01L28/87—Electrodes with an enlarged surface, e.g. formed by texturisation having horizontal extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 従来の構造を大幅に変更することなくキャパ
シタ容量を増大させ、かつ、キャパシタ電極と半導体基
板との間の抵抗値を下げ、電気的に信頼性の高い半導体
装置を得る。 【解決手段】 各絶縁層に形成され互いに連通するとと
もに、少なくともその連結部において開口径が異なる開
口部を有し、この開口部の表面を延在し沿うようにして
形成されたキャパシタ電極を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に、キャパシタ電極が形成され
る開口部の表面積を増加させることによって、より大き
な容量を持つキャパシタを備えた半導体装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭなどのキャパシタを有した半導
体装置では、素子の微細化にともない、キャパシタ容量
の低下が問題となる。近年、この問題点を解決するため
に、さまざまなキャパシタ構造が提案されている。その
うちの一つとして、円筒型キャパシタがある。図２９
（ａ），（ｂ）は、この円筒型キャパシタを有した従来
の半導体装置の一部を示す断面図およびその平面図であ
る。
【０００３】図２９を参照して、まず、半導体基板１０
１上には図示しないゲート絶縁膜を介してゲート配線１
０３が形成されている。ゲート配線１０３の表面および
側面には、それぞれ、シリコン酸化膜１０５、窒化膜サ
イドウォール１０７が形成され、さらに酸化膜１０５上
にエッチングストッパ膜としての窒化膜１０９が形成さ
れている。ゲート配線１０３上には、これらの絶縁膜を
介して、半導体基板１０１に達する開口部１１３を有し
た絶縁膜１１１が形成されている。この開口部１１３内
には導電層１１５、１１６が埋め込まれ、半導体基板１
０１と電気的に接続されている。
【０００４】絶縁膜１１１上にはビット配線１２５を含
む層間絶縁膜１２１が形成されている。層間絶縁膜１２
１には開口部１１３と連通する開口部１２３が形成され
るとともに、この開口部１２３内を埋め込むようにビッ
ト配線１２５が形成され、導電層１１５を介して半導体
基板１０１に接続されている。また、ビット配線１２５
間を貫通し、開口部１１３と連通するように開口部１３
５が形成され、この開口部１３５内には導電層１３７が
埋め込まれ、導電層１１６を介して半導体基板１に接続
されている。
【０００５】層間絶縁膜１２１上には開口部１３５に連
通する円筒型の開口部１４３を有した層間絶縁膜１３９
が形成されている。開口部１４３内には、この円筒型開
口部内の内壁を沿うようにして、キャパシタ下部電極１
５２、キャパシタ誘電体膜１５４およびキャパシタ上部
電極１５６からなる円筒型キャパシタ１５９が形成され
ている。このキャパシタ１５９は導電層１３７、導電層
１１６を介して半導体基板１０１に電気的に接続され
る。
【０００６】次に、この半導体装置の製造方法につい
て、図３０から図３８に示す製造工程断面図を用いて説
明する。まず、図３０を参照して、半導体基板１０１上
に酸化膜１０５をハードマスクとしてゲート配線１０３
を形成し、さらに、これらの側面に窒化膜からなるサイ
ドウォール膜１０７を形成する。さらにゲート配線１０
３上に窒化膜からなるエッチングストッパ膜１０９およ
び酸化膜からなる絶縁膜１１１を順次形成する。この絶
縁膜１１１上に所望のパターンを有したレジスト膜１１
３を形成する。
【０００７】次に、図３１を参照して、レジスト膜１１
３をマスクとして絶縁膜１１１およびエッチングストッ
パ膜１０９をエッチングし、半導体基板１０１を露出さ
せ、開口部１１３を形成する。この際、露出した半導体
基板１の表面上には、エッチングによる変質層が形成さ
れているため、ドライエッチングにより、これを除去し
ておく。
【０００８】次に、図３２を参照して、開口部１１３内
に導電層１１５をエッチバック法あるいはＣＭＰ法（Ch
emical Machanical Polishing)を用いて形成する。次
に、図３３を参照して、絶縁膜１１１上に酸化膜からな
る絶縁膜１１８を形成し、この上に所望のパターンを有
したレジスト膜１７３を形成する。その後、レジスト膜
１７３をマスクとして絶縁膜１１８をエッチングし、導
電層１１５に達する開口部１２３を形成する。このと
き、開口部１２３内の露出した導電層１１５の表面に
は、ドライエッチングによる変質層が形成されているた
め、ドライエッチングにより、除去しておく。
【０００９】次に、図３４を参照して、絶縁膜１１８上
にビット配線１２５を開口部１２３内を埋め込むように
して形成する。次に、図３５を参照して、ビット配線１
２５上に酸化膜からなる絶縁膜１２０を形成し、さらに
この上に所望のパターンを有するレジスト膜１８３を形
成する。その後、レジスト膜１８３をマスクに絶縁膜１
２０および絶縁膜１１８からなる層間絶縁膜１２１をエ
ッチングし、導電層１１６に達する開口部１３５を形成
する。このとき、導電層１１６の表面には、エッチング
による変質層が形成されているため、これをドライエッ
チングにより除去しておく。次に、図３６を参照して、
開口部１３５内に導電層１３７をエッチバック法または
ＣＭＰ法を用いて形成する。
【００１０】次に、図３７を参照して、層間絶縁膜１２
１上に層間絶縁膜１３９を形成し、さらに、この層間絶
縁膜１３９上に所望のパターンを有するレジスト膜１７
７を形成する。その後、レジスト膜１７７をマスクに層
間絶縁膜１３９をエッチングし、導電層１３７に達する
円筒型の開口部１４３を形成する。このとき、導電層１
３７の表面には、エッチングによる変質層が形成されて
いるため、これをドライエッチングにより除去してお
く。
【００１１】次に、図３８を参照して、層間絶縁膜１３
９上および円筒型開口部１４３の内壁を沿うようにポリ
シリコン膜１５１、酸窒化膜１５３およびポリシリコン
膜１５５を形成する。最後に、再び、図２９を参照し
て、絶縁膜１３９上のポリシリコン膜１５１、酸窒化膜
１５３およびポリシリコン膜１５５をエッチバック法又
はＣＭＰ法を用いて除去することにより、キャパシタ下
部電極１５２、キャパシタ誘電体膜１５４およびキャパ
シタ上部電極１５６からなるキャパシタ電極１５９を形
成し、半導体装置が完成する。
【００１２】
【発明が解決しようとする課題】しかしながら、以上の
ような従来技術にあっては、さらに微細化が進行した場
合、必要な容量を確保するためには円筒型の開口部を深
くしなければならず、開口部の形成が非常に困難になっ
てくる。また、開口部をエッチング形成した際に生ずる
変質層は完全に除去することが難しく、残さとなって接
触抵抗を増大させ応答速度の低下などの原因となってい
た。
【００１３】本願発明は、上記のような問題点を解消す
るためになされたもので、第１の目的は、従来の構造を
大幅に変更することなくキャパシタ電極の面積を増大さ
せ、十分なキャパシタ容量を確保し得る半導体装置を提
供するものである。
【００１４】また、第２の目的は、キャパシタ電極と半
導体基板との間の抵抗値を下げ、電気的に信頼性の高い
半導体装置を提供するものである。
【００１５】さらに、また、第３の目的は、上記の半導
体装置を得るための製造方法を提供するものである。
【００１６】
【課題を解決するための手段】半導体基板と半導体基板
上に形成された多層絶縁層と各絶縁層に互いに連通して
形成されるとともに、少なくとも、その各連結部におい
て開口径が異なる開口部と半導体基板に接する最下層絶
縁層の開口部の一部又は略全部に形成され、半導体基板
に電気的に接続された導電層と各絶縁層に形成された開
口部の表面および導電層上に延在して形成されたキャパ
シタ下部電極と、下部電極上にキャパシタ絶縁膜を介し
て形成されたキャパシタ上部電極とを備えるようにした
ものである。
【００１７】また、半導体基板と半導体基板上に形成さ
れ、第１の配線を含むとともに半導体基板に達する第１
の開口部を有する第１の絶縁層と第１の絶縁層上に形成
され、第２の配線を含むとともに、第１の開口部に連通
する第２の開口部を有する第２の絶縁層と第２の絶縁層
上に形成され、第２の開口部に連通する第３の開口部を
有する第３の絶縁層と第１の開口部、第２の開口部およ
び第３の開口部の表面上に形成されたキャパシタ下部電
極とキャパシタ下部電極上にキャパシタ誘電体膜を介し
て形成されたキャパシタ上部電極とを備え、各開口部は
少なくともその連結部において、互いに開口径が異なる
ようにしたものである。
【００１８】また、下部電極は第１の開口部内の一部又
は略全部に形成された導電層を介して半導体基板に電気
的に接続されるようにしたものである。
【００１９】また、第１の開口部は第１の絶縁層と第１
の配線の表面に形成されたエッチングストッパ膜とから
なるようにしたものである。
【００２０】また、第２の開口部は第２の絶縁層と第２
の配線の表面に形成されたエッチングストッパ膜とから
なるようにしたものである。
【００２１】また、半導体基板上に、第１の配線を含
み、半導体基板に達する第１の開口部を有する第１の絶
縁層を形成する工程と第１の開口部内に半導体基板と電
気的に接続された第１の導電層を形成する工程と第１の
絶縁層上に第２の配線を含む第２の絶縁層を形成する工
程と第２の絶縁層に、第１の開口部に連通するととも
に、少なくともその連結部において第１の開口部と異な
る開口径を有する第２の開口部を形成する工程と第２の
開口部内に、第１の導電層と電気的に接続された第２の
導電層を形成する工程と第２の絶縁層上に第３の絶縁層
を形成する工程と第３の絶縁層に、第２の開口部に連通
するとともに、少なくともその連結部において第２の開
口部と異なる開口径を有する第３の開口部を形成する工
程と第３の開口部を通じて少なくとも第２の導電層を除
去する工程と第１の開口部、第２の開口部および第３の
開口部の表面上に半導体基板と電気的に接続されたキャ
パシタ下部電極を形成する工程とキャパシタ下部電極上
にキャパシタ誘電体膜を介してキャパシタ上部電極を形
成する工程とを備えるようにしたものである。
【００２２】また、第２の導電層を形成する工程は第２
の導電層が第２の絶縁層上に延在するように形成する工
程を含むようにしたものである。
【００２３】また、第２の導電層を除去する工程は第１
の導電層を途中まで除去する工程を含み、さらに、キャ
パシタ下部電極は第１の導電層を介して半導体基板に電
気的に接続されるようにしたものである。
【００２４】また、第１の開口部は第１の配線の表面に
形成されたエッチングストッパー膜を用いて自己整合的
に形成されるようにしたものである。
【００２５】また、第２の開口部は第２の配線の表面に
形成されたエッチングストッパー膜を用いて自己整合的
に形成されるようにしたものである。
【００２６】
【発明の実施の形態】実施の形態１．図１（ａ）、
（ｂ）は、それぞれ、本願発明の実施の形態１に係る半
導体装置の一部を示す構造断面図およびその平面図であ
る。以下、この図を用いて本実施の形態１を説明する。
なお、以下に説明する各実施の形態で用いられる説明図
において、同一又は相当部分には同一の符号を付してそ
の説明を省略することがある。
【００２７】まず、図１（ａ）を参照して、半導体基板
１上に図示しないゲート絶縁膜を介して第１の配線とし
てゲート配線３が形成されている。ゲート配線３の表面
および側面には、それぞれ、シリコン酸化膜５、窒化膜
サイドウォール膜７が形成され、さらに酸化膜５上にエ
ッチングストッパ膜９が形成されている。ゲート配線上
には、これらの絶縁膜を介して、半導体基板１に達する
開口部１３を有した第１の絶縁層として絶縁膜１１が形
成されている。
【００２８】この第１の開口部１３内には導電層１５お
よび１６が形成されている。導電層１５は開口部１３内
を埋め尽くすように形成され、その上のビット配線２５
と半導体基板１とを電気的に接続する。一方、導電層１
６は開口部１３の途中まで埋め込まれ、その上のキャパ
シタ５９と半導体基板１とを電気的に接続する。
【００２９】絶縁膜１１上には第２の配線であるビット
配線２５を含む第２の絶縁層として層間絶縁膜２１が形
成されている。ビット配線２５は層間絶縁膜２１内に形
成されるとともに、導電層１５に達する開口部２３を埋
め込むようにして形成され、導電膜１５を介して半導体
基板１に電気的に接続されている。ビット配線２５の上
面にはエッチングストッパ膜２７および３１が形成さ
れ、さらにその側面にもエッチングストッパ膜としての
窒化膜サイドウォール膜２９が形成されている。
【００３０】また、層間絶縁膜２１にはビット配線２５
間を貫通し第１の開口部１３に連通する第２の開口部３
５が開口されている。この第２の開口部３５は、開口部
１３と少なくともその連結部において開口径が異なるよ
うに形成される。図１では、連結部における第２の開口
部３５の開口径は第１の開口部１３のそれよりも小さな
場合が示されている。
【００３１】層間絶縁膜２１上には第３の絶縁層として
層間絶縁膜３９が形成されている。この層間絶縁膜３９
には第２の開口部３５に連通する第３の開口部４３が円
筒型状に形成されている。この円筒型開口部４３は開口
部３５と少なくともその連結部において開口径が異なる
ように形成される。図では、開口部４３の開口径が開口
部３５の開口径よりも小さな場合が示されている。
【００３２】第１の開口部１３、第２の開口部３５およ
び第３の開口部４３ないし導電膜１６上には、これらの
表面上を延在し沿うようにして、キャパシタ下部電極５
２、キャパシタ誘電体膜５４およびキャパシタ上部電極
５６が順次積層されたキャパシタ５９が形成されてい
る。以上のように、本実施の形態１に係る半導体装置は
構成される。
【００３３】次に、この半導体装置の製造方法につい
て、図２から図１５に示す製造工程断面図を用いて説明
する。まず、図２を参照して、シリコンからなる半導体
基板１上にポリシリコン等からなるゲート配線３を酸化
膜５をハードマスクとして形成する。その後、ゲート配
線３および酸化膜５の側面に膜厚３０ｎｍの窒化膜サイ
ドウォール膜７を形成する。
【００３４】次に、半導体基板１上に膜厚１５ｎｍの窒
化膜からなるエッチングストッパ膜９およびＣＶＤ法に
より膜厚５００ｎｍのＢＰＴＥＯＳ（Boro-Phospho-Tet
ra-Ethyl-Ortho-Silicate）酸化膜よりなる絶縁膜１１
を順次形成し、この上に所定のパターンを有したレジス
ト膜７１を形成する。
【００３５】次に、図３を参照して、レジスト膜７１を
マスクとして、下地のエッチングストッパ膜９との選択
比が４０以上となるように、Ｃ4Ｆ8／ＣＨ2Ｆ2／ＣＯ／
Ａｒの混合ガスを用いたドライエッチング法にて、絶縁
膜１１をエッチングする。その後、さらに、半導体基板
１との選択比が５程度となるドライエッチング条件に
て、半導体基板１が露出するまでエッチングストッパ膜
９をエッチングすることにより第１の開口部１３を形成
する。
【００３６】このとき、露出した半導体基板１の表面に
はドライエッチング時に生じた変質層が形成されるた
め、これをＣＦ4／Ｏ2／Ａｒの混合ガスを用いた、酸化
膜のドライエッチング条件にて、半導体基板を１０ｎｍ
程度エッチングすることによって除去する。なお、開口
部形成後、レジスト膜７１は除去する。
【００３７】次に、図４を参照して、絶縁膜１１上に、
開口部１３内を埋め込むようにして、ＣＶＤ法により、
リンがドープされたアモルファスシリコン膜を形成す
る。その後、エッチバック法又はＣＭＰ法を用いて、ア
モルファスシリコン膜を第１の開口部１３内に埋め込む
ことにより、導電層１５、１６を形成する。
【００３８】次に、図５を参照して、絶縁膜１１上に、
ＣＶＤ法により膜厚１００〜３００ｎｍのＴＥＯＳ又は
ＢＰＴＥＯＳよりなる絶縁膜１８を形成する。その後、
この絶縁膜１８上に所定のパターンを有したレジスト膜
７３を形成し、これをマスクに絶縁膜１８をエッチング
し導電層１５に達する開口部２３を形成する。
【００３９】次に、図６を参照して、絶縁膜１８上に開
口部２３内を埋め込むようにして、タングステン膜から
なるビット配線２５およびこの表面上に膜厚５０ｎｍか
ら２００ｎｍ程度の窒化膜からなるエッチングストッパ
膜２７を形成する。なお、ビット配線２５は上記タング
ステン膜の替わりに、ポリシリコンなどの導電膜を用い
て形成してもよい。
【００４０】次に、図７を参照して、絶縁膜１８上にビ
ット配線２５およびエッチングストッパ膜２７を覆うよ
うにして膜厚５０ｎｍの窒化膜を全面に形成した後、Ｃ
Ｆ4／ＣＨＦ3／Ｏ2／Ａｒの混合ガスを用いた異方性ド
ライエッチングを施すことにより側壁に窒化膜サイドウ
ォール膜２９を形成する。その後、ビット配線２５上に
これらの膜を介して膜厚１００ｎｍのエッチングストッ
パ膜３０を全面に形成する。
【００４１】次に、図８を参照して、絶縁膜１８上にビ
ット配線２５を覆うようにしてＣＶＤ法によりＢＰＴＥ
ＯＳ酸化膜よりなる絶縁膜２０を形成し、この上に所定
のパターンを有したレジスト膜７５を形成する。その
後、このレジスト膜７５をマスクに、まず、エッチング
ストッパ膜３０との選択比が４０程度となるように、Ｃ
4Ｆ8／ＣＨ2Ｆ2／ＣＯ／Ａｒの混合ガスを用いた異方性
ドライエッチングにて自己整合的に絶縁膜２０をエッチ
ングする。その後、引き続き、レジスト膜７５をマスク
として、Ｃ4Ｆ8／ＣＨ2Ｆ2／ＣＯ／Ａｒの混合ガスを用
い、ビット配線２５の肩部の窒化膜の膜減りを極力抑え
られるような条件にて、エッチングストッパ膜３０を絶
縁膜１８の表面が露出するまでエッチングし、開口部３
２を形成する。
【００４２】次に、図９を参照して、上記エッチングに
引き続き、Ｃ4Ｆ8／ＣＨ2Ｆ2／ＣＯ／Ａｒの混合ガスを
用いた異方性ドライエッチングにて、レジスト膜７５お
よびエッチングストッパ膜３０ないし窒化膜サイドウォ
ール２９をマスクとして自己整合的に絶縁膜１８を導電
膜１５の表面が露出するまでエッチングし開口部３４を
形成する。これにより、層間絶縁膜２１に、開口部３２
および開口部３４からなる第２の開口部３５が形成され
る。
【００４３】なお、このとき、導電層１５の表面にはエ
ッチング時に生じた変質層が形成されるが、本実施の形
態では、後述する理由により、あえてこの工程で除去す
る必要はない。また、開口部３５は少なくとも開口部１
３との連結部において、その開口径が異なるように形成
される。図９では、開口部３５の開口径が開口部１３の
開口径よりも小さな場合が示されている。
【００４４】次に、図１０を参照して、絶縁膜２０上に
ＣＶＤ法によりリンがドープされたアモルファスシリコ
ン膜を開口部３５内を埋め込むようにして形成する。そ
の後、エッチバック法又はＣＭＰ法によりアモルファス
シリコン膜を開口部３５内に埋め込み第２の導電層３７
を形成する。
【００４５】次に、図１１を参照して、絶縁膜２０上に
ＣＶＤ法により膜厚１．５μｍのＢＰＴＥＯＳ酸化膜よ
りなる絶縁膜３９を形成し、その上に所定のパターンを
有したレジスト膜７７を形成する。その後、このレジス
ト膜７７をマスクとして、Ｃ 4Ｆ8／ＣＨ2Ｆ2／ＣＯ／Ａ
ｒの混合ガスを用いたドライエッチングにて、導電層３
７に達する第３の開口部として円筒形の開口部４３を形
成する。
【００４６】このとき、導電層３７の表面には、ドライ
エッチングによる変質層が形成されているが、この工程
で除去する必要はない。なお、開口部４３は開口部３５
との連結部において少なくとも開口径が異なるように形
成される。図では、開口部４３の開口径が開口部３５の
開口径よりも小さな場合が示されている。
【００４７】次に、図１２を参照して、７０℃程度に加
温したアンモニア過水やアンモニア水溶液のようなエッ
チング溶液、又は、等方性のドライエッチング法を用い
て、絶縁膜３９の開口部４３を通じて、導電層３７およ
び導電層１５をエッチング除去する。このとき、半導体
基板１の表面が露出して半導体基板１がエッチング溶液
によりエッチングされないように導電層１６を一定量残
存させることが望ましい。半導体基板１がエッチングさ
れると、該半導体基板と後述するキャパシタ下部電極と
の電気的安定性が得られなくなる恐れがあるからであ
る。したがって、導電層１６を制度良く一定量残存させ
るためには、エッチング液の温度、濃度等を適宜調整
し、エッチングレートやその均一性を安定させることが
肝要である。
【００４８】また、このエッチングによって、導電層３
７及び導電層１５が除去されてしまうため、開口部３４
が形成された際に導電層１５表面に生じた変質層、およ
び開口部４３が形成された際に導電層３７表面に生じた
変質層は、上記の工程において除去する必要はなかった
のである。逆に、導電層１５は、少なくともこの表面に
生じた変質層が除去される程度までエッチングされてい
ればよい。ただし、導電層１５のエッチング量が多くな
るほど、開口部１３内の表面積が増加するので、後述す
るキャパシタ面積が増大することは言うまでもない。
【００４９】次に、図１３を参照して、導電層１６の表
面および開口部１３、開口部３５、開口部４３の表面な
いし絶縁膜３９上を延在し沿うようにして、ポリシリコ
ン膜５１、酸化窒化膜５３およびポリシリコン膜５５を
順次形成する。最後に、再び、図１を参照して、絶縁膜
３９上にあるポリシリコン膜５１、酸化窒化膜５３およ
びポリシリコン膜５５をＣＭＰ法により除去することに
より、キャパシタ下部電極５２、キャパシタ誘電体膜５
４およびキャパシタ上部電極５６からなるキャパシタ５
９を形成し、半導体装置が完成される。
【００５０】なお、キャパシタ５９を形成する他の方法
として、以下のような方法を用いてもよい。すなわち、
図１４を参照して、ポリシリコン膜５５上に開口部１
３、３５、４３内を埋め込むようにして所定のパタ−ン
を有したレジスト膜７９を形成する。次に、図１５を参
照して、レジスト膜７９をマスクとして、ポリシリコン
膜５１、酸化窒化膜５３およびポリシリコン膜５５を順
次エッチングした後、レジスト膜７９を除去することに
より、キャパシタ下部電極５２、キャパシタ誘電体膜５
４およびキャパシタ上部電極５６からなるキャパシタ５
９を形成する。
【００５１】以上のように、本実施の形態１によれば、
従来のキャパシタが形成されていた円筒型開口部の下方
に連通し、少なくともその連結部において互いに開口径
が異なる開口部を有するとともに、これらの開口部の表
面を沿うようにしてキャパシタ電極が形成されるので、
キャパシタ電極の表面積が増大し大きなキャパシタ容量
を有する半導体装置を得ることができる。また、開口部
のエッチング形成時に生じる変質層によるコンタクト不
良が改善され、信頼性が高く、歩留まりのよい半導体装
置の製造方法を得ることができる。
【００５２】実施の形態２．次に、本願発明の第２の実
施の形態について説明する。図１６（ａ）、（ｂ）は、
それぞれ、本実施の形態２に係る半導体装置の一部を示
す断面図およびその平面図である。本実施の形態にかか
る半導体装置は、実施の形態１の半導体装置において、
第３の絶縁層である絶縁膜３９に形成された開口部の開
口形状が異なる点を除いてすべて同じ構造を有してい
る。
【００５３】すなわち、第３の絶縁層である開口部４３
は、互いに連通し異なる開口径を有する円筒型開口部４
４と開口部４６とから構成される。なお、開口部４３と
開口部３５との連結部、すなわち開口部４６と開口部３
５との連結部において、両者の開口径が異なるように形
成されるのは実施の形態１の場合と同様である。図で
は、開口部４６の開口径が開口部３５の開口径よりも大
きな場合が示されている。
【００５４】次に、この半導体装置の製造方法について
図１７〜図２１に示す製造工程断面図を用いて説明す
る。まず、実施の形態１の図２ないし図９に示す工程に
従って開口部３５までを形成する。次に、図１７を参照
して、絶縁膜２０上に開口部３５を埋め込むようにし
て、リンがドープされたアモルファスシリコン膜３６を
形成した後、この上に所定のパターンを有したレジスト
膜８１を形成する。
【００５５】次に、図１８を参照して、レジスト膜８１
をマスクとして、シリコン膜３６をエッチングすること
により、開口部３５に埋め込まれるとともに絶縁膜２０
上に延在した導電層３７を形成する。次に、図１９を参
照して、絶縁膜２０上に導電層３７を覆うようにしてＣ
ＶＤ法を用いて膜厚１．５μｍの第３の絶縁層としてＢ
ＰＴＥＯＳ酸化膜よりなる絶縁膜３９を形成し、その上
に所定のパターンを有したレジスト膜７７を形成する。
その後、レジスト膜７７をマスクとして、絶縁膜３９を
エッチングし、導電層３７に達する円筒型開口部４４を
形成する。なお、この工程において、導電層３７の表面
にはエッチングによる変質層が形成されているが、除去
する必要がないのは実施の形態１の場合と同様である。
【００５６】次に、図２０を参照して、７０℃程度に加
温したアンモニア過水やアンモニア水溶液、又は、エッ
チングガスによる等方性エッチング法を用いて、絶縁膜
３９の開口部４４を通じて導電層３７および導電層１５
を除去する。このとき、半導体基板１の表面が露出して
エッチングされないように導電層１６を一定量残存させ
ることが望ましい。導電層１５は、実施の形態１の場合
と同様に、少なくとも導電層１５の表面に生じていた変
質層が除去される程度までエッチングされていればよ
い。なお、開口部４６は、導電層３７の除去と同時に形
成される。
【００５７】次に、図２１を参照して、導電層１６およ
び開口部１３、開口部３５、開口部４３の表面ないし絶
縁膜３９上を延在するように、ポリシリコン膜５１、酸
化窒化膜５３およびポリシリコン膜５５を順次形成す
る。最後に、再び、図１６を参照して、絶縁膜３９上に
あるこれらの膜をＣＭＰ法又はエッチバック法により除
去することにより、キャパシタ下部電極５２、キャパシ
タ誘電体膜５４およびキャパシタ上部電極５６からなる
キャパシタ５９を形成し、半導体装置が完成される。な
お、このとき、実施の形態１の図１４および図１５に示
す場合と同様に、開口部内を埋め込むように形成された
レジスト膜をマスクに不要な膜をエッチングしキャパシ
タを形成してもよい。
【００５８】このように、本実施の形態２によれば、第
３の絶縁層に形成される開口部の表面積がさらに増大す
るので、より大きな容量を確保し得る半導体装置を得る
ことができる。
【００５９】実施の形態３．次に、本願発明の実施の形
態３に係る半導体装置について説明する。図２２
（ａ）、（ｂ）は、それぞれ、本実施の形態３に係る半
導体装置の一部を示す断面図およびその平面図である。
本実施の形態３に係る半導体装置は、第２の絶縁層であ
る絶縁膜２１に形成された開口部３５が開口径が均一な
柱状をなしている点を除いて、実施の形態１と全て同じ
構造を有している。
【００６０】以下、この半導体装置の製造方法につい
て、図２３〜図２８を用いて説明する。まず、実施の形
態１の図２〜図５と同様の工程に従って、絶縁膜１８に
導電層１５に達する開口部２３を形成する。その後、開
口部２３を埋め込むようにしてビット配線２５を形成す
る。次に、図２３を参照して、絶縁膜１８上にビット配
線２５を覆うようにして絶縁膜２０を形成し、さらにこ
の上に所定のパターンを有したレジスト膜８３を形成す
る。
【００６１】次に、図２４を参照して、レジスト膜８３
をマスクに絶縁膜２０および絶縁膜１８を順次エッチン
グし、ビット配線２５間を貫通し、開口部１３に連通す
る円柱状の第２の開口部３５を形成する。このとき、実
施の形態１では、開口部３５を自己整合的に形成させる
ため、ビット配線２５の表面ないし側面にエッチングス
トッパ膜が形成されていたが、本実施の形態では、その
ようなエッチングストッパ膜を形成する必要がない。
【００６２】なお、開口部３５はその開口径が開口部１
３との連結部において開口部１３の開口径と異なるよう
に形成されることは、実施の形態１および２の場合と同
様である。図では、開口部３５の開口径が開口部１３の
開口径よりも小さな場合が示されている。
【００６３】次に、図２５を参照して、開口部３５内
に、リンがドープされたアモルファスシリコンからなる
第２の導電層３７を埋め込み形成する。次に、図２６を
参照して、絶縁膜２０上に絶縁膜３９およびこの上に所
定のパターンを有したレジスト膜７７を順次形成した
後、このレジスト膜７７をマスクに絶縁膜３９をエッチ
ングし、導電層３７に達する円筒型の開口部４３を形成
する。
【００６４】次に、図２７を参照して、７０℃程度に加
温したアンモニア過水やアンモニア水溶液のようなエッ
チング溶液、又は、等方性ドライエッチング法を用い
て、絶縁膜３９の開口部４３を通じて導電層３７および
導電層１５をエッチング除去する。このとき、半導体基
板１の表面が露出してエッチングされないように導電層
１６を一定量残存させる。
【００６５】次に、図２８を参照して、導電層１６およ
び開口部１３、開口部３５、開口部４３の表面ないし絶
縁膜３９上を延在し沿うようにして、ポリシリコン膜、
酸化窒化膜、およびポリシリコン膜を順次形成する。最
後に、再び、図２２を参照して、絶縁膜３９上にあるこ
れらの膜をＣＭＰ又はエッチバック法により除去し、キ
ャパシタ下部電極５２、キャパシタ誘電体膜５４および
キャパシタ上部電極５６からなるキャパシタ５９を形成
する。以上のようにして、本実施の形態３に係る半導体
装置が完成される。
【００６６】以上のように、本実施の形態３によれば、
エッチングストッパ膜を用いない通常のプロセスで形成
されるので、工程数が削減でき、スループットが向上す
る。
【００６７】なお、開口部の形状は、少なくとも各開口
部の連結部において、異なる開口径を有しておればよ
く、上記実施の形態における形状に限らず、どのような
形状を有していてもよい。また、以上の実施の形態で
は、キャパシタ下部電極には特に処理を施していない
が、表面に凹凸を形成する処理を施してもよい。この場
合には、さらに表面積が増大し大きな容量を得ることが
できる。
【００６８】
【発明の効果】この発明は、以上のように構成されてい
るので、以下に示すような効果を奏する。請求項１に係
る明によれば、各絶縁層に形成された開口部が少なくと
もその各連結部において、互いに開口径が異なるように
形成されるので、開口部の表面積が増大し大きなキャパ
シタ容量を有する半導体装置を得ることができる。
【００６９】また、請求項２に係る発明によれば、配線
を含む絶縁層に形成された開口部が少なくともその連結
部において、互いに開口径が異なるように形成されるの
で、開口部の表面積が増大し大きなキャパシタ容量を有
する半導体装置を得ることができる。
【００７０】また、請求項３に係る発明によれば、キャ
パシタ下部電極と半導体基板との電気的接続が安定した
半導体装置を得ることができる。
【００７１】また、請求項４に係る発明によれば、第１
の開口部の表面積が増大するので、キャパシタ容量がさ
らに大きな半導体装置を得ることができる。
【００７２】また、請求項５に係る発明によれば、第２
の開口部の表面積が増大するので、いっそうキャパシタ
容量が大きな半導体装置を得ることができる。
【００７３】また、請求項６に係る発明によれば、キャ
パシタ容量が増大するとともに、一旦形成された導電層
を、その後、これを除去して開口部を形成しているの
で、導電層間に形成されていた変質層による接触不良が
なく、信頼性の高い半導体装置の製造方法を得ることが
できる。
【００７４】また、請求項７に係る発明によれば、さら
にキャパシタ容量が増大する半導体装置の製造方法を得
ることができる。
【００７５】また、請求項８に係る発明によれば、キャ
パシタ下部電極が導電層を介して半導体基板と接続され
るので、電気的に安定な半導体装置を製造することがで
きる。
【００７６】また、請求項９に係る発明によれば、開口
部の表面積がさらに大きくなるので、より大きなキャパ
シタ容量を有する半導体装置を製造することができる。
【００７７】また、請求項１０に係る発明によれば、開
口部の表面積がいっそう大きくなるので、さらに大きな
キャパシタ容量を有する半導体装置を製造することがで
きる。
【図面の簡単な説明】
【図１】 本願発明の実施の形態１に係る半導体装置の
断面図である。
【図２】 本願発明の実施の形態１に係る半導体装置の
製造工程断面図である。
【図３】 本願発明の実施の形態１に係る半導体装置の
製造工程断面図である。
【図４】 本願発明の実施の形態１に係る半導体装置の
製造工程断面図である。
【図５】 本願発明の実施の形態１に係る半導体装置の
製造工程断面図である。
【図６】 本願発明の実施の形態１に係る半導体装置の
製造工程断面図である。
【図７】 本願発明の実施の形態１に係る半導体記憶装
置の製造方法を示す工程断面図である。
【図８】 本願発明の実施の形態１に係る半導体装置の
製造工程断面図である。
【図９】 本願発明の実施の形態１に係る半導体装置の
製造工程断面図である。
【図１０】 本願発明の実施の形態１に係る半導体装置
の製造工程断面図である。
【図１１】 本願発明の実施の形態１に係る半導体装置
の製造工程断面図である。
【図１２】 本願発明の実施の形態１に係る半導体装置
の製造工程断面図である。
【図１３】 本願発明の実施の形態１に係る半導体装置
の製造工程断面図である。
【図１４】 本願発明の実施の形態１に係る半導体装置
の製造工程断面図である。
【図１５】 本願発明の実施の形態１に係る半導体装置
の製造工程断面図である。
【図１６】 本願発明の実施の形態２に係る半導体装置
の断面図である。
【図１７】 本願発明の実施の形態２に係る半導体装置
の製造工程断面図である。
【図１８】 本願発明の実施の形態２に係る半導体装置
の製造工程断面図である。
【図１９】 本願発明の実施の形態２に係る半導体装置
の製造工程断面図である。
【図２０】 本願発明の実施の形態２に係る半導体装置
の製造工程断面図である。
【図２１】 本願発明の実施の形態２に係る半導体装置
の製造工程断面図である。
【図２２】 本願発明の実施の形態３に係る半導体装置
の断面図である。
【図２３】 本願発明の実施の形態３に係る半導体装置
の製造工程断面図である。
【図２４】 本願発明の実施の形態３に係る半導体装置
の製造工程断面図である。
【図２５】 本願発明の実施の形態３に係る半導体装置
の製造工程断面図である。
【図２６】 本願発明の実施の形態３に係る半導体装置
の製造工程断面図である。
【図２７】 本願発明の実施の形態３に係る半導体装置
の製造工程断面図である。
【図２８】 本願発明の実施の形態３に係る半導体装置
の製造工程断面図である。
【図２９】 従来の半導体装置の断面図である。
【図３０】 従来の半導体装置の製造工程断面図であ
る。
【図３１】 従来の半導体装置の製造工程断面図であ
る。
【図３２】 従来の半導体装置の製造工程断面図であ
る。
【図３３】 従来の半導体装置の製造工程断面図であ
る。
【図３４】 従来の半導体装置の製造工程断面図であ
る。
【図３５】 従来の半導体装置の製造工程断面図であ
る。
【図３６】 従来の半導体装置の製造工程断面図であ
る。
【図３７】 従来の半導体装置の製造工程断面図であ
る。
【図３８】 従来の半導体装置の製造工程断面図であ
る。
【符号の説明】
１．半導体基板 ３．ゲート配線 ７．窒化膜サイドウォール ９．エッチングストッパ膜 １１．絶縁膜 １３．第１の開口部 １５、１６．導電層 ２１．層間絶縁膜 ２５．ビット配線 ２７．エッチングストッパ膜 ２９．窒化膜サイドウォール ３１．エッチングストッパ膜 ３５．第２の開口部 ３９．層間絶縁膜 ４３．第３の開口部 ５２．キャパシタ下部電極 ５４．キャパシタ誘電体膜 ５６．キャパシタ上部電極 ５９．キャパシタ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 キャパシタを有する半導体装置であっ
    て、 半導体基板と、 前記半導体基板上に形成された多層絶縁層と、 前記各絶縁層に互いに連通して形成されるとともに、少
    なくとも、その各連結部において開口径が異なる開口部
    と、 前記半導体基板に接する最下層絶縁層の開口部の一部又
    は略全部に形成され、前記半導体基板に電気的に接続さ
    れた導電層と、 前記各絶縁層に形成された開口部の表面および前記導電
    層上に延在して形成されたキャパシタ下部電極と、 前記下部電極上にキャパシタ絶縁膜を介して形成された
    キャパシタ上部電極とを備えた半導体装置。
  2. 【請求項２】 キャパシタを有する半導体装置であっ
    て、 半導体基板と、 前記半導体基板上に形成され、第１の配線を含むととも
    に前記半導体基板に達する第１の開口部を有する第１の
    絶縁層と、 前記第１の絶縁層上に形成され、第２の配線を含むとと
    もに前記第１の開口部に連通する第２の開口部を有する
    第２の絶縁層と、 前記第２の絶縁層上に形成され、前記第２の開口部に連
    通する第３の開口部を有する第３の絶縁層と、 前記第１の開口部、第２の開口部および第３の開口部の
    表面上に形成されたキャパシタ下部電極と、 前記キャパシタ下部電極上にキャパシタ誘電体膜を介し
    て形成されたキャパシタ上部電極とを備え、 前記各開口部は少なくともその連結部において、互いに
    開口径が異なることを特徴とする半導体装置。
  3. 【請求項３】 下部電極は第１の開口部内の一部又は略
    全部に形成された導電層を介して半導体基板に電気的に
    接続されたことを特徴とする請求項２記載の半導体装
    置。
  4. 【請求項４】 第１の開口部は第１の絶縁層と第１の配
    線の表面に形成されたエッチングストッパ膜とからなる
    ことを特徴とする請求項２記載の半導体装置。
  5. 【請求項５】 さらに、第２の開口部は第２の絶縁層と
    第２の配線の表面に形成されたエッチングストッパ膜と
    からなることを特徴とする請求項４記載の半導体装置。
  6. 【請求項６】 キャパシタを有する半導体装置の製造方
    法であって、 半導体基板上に、第１の配線を含み、前記半導体基板に
    達する第１の開口部を有する第１の絶縁層を形成する工
    程と、 前記第１の開口部内に前記半導体基板と電気的に接続さ
    れた第１の導電層を形成する工程と、 前記第１の絶縁層上に第２の配線を含む第２の絶縁層を
    形成する工程と、 前記第２の絶縁層に、前記第１の開口部に連通するとと
    もに、少なくともその連結部において前記第１の開口部
    と異なる開口径を有する第２の開口部を形成する工程
    と、 前記第２の開口部内に、前記第１の導電層と電気的に接
    続された第２の導電層を形成する工程と、 前記第２の絶縁層上に第３の絶縁層を形成する工程と、 前記第３の絶縁層に、前記第２の開口部に連通するとと
    もに、少なくともその連結部において前記第２の開口部
    と異なる開口径を有する第３の開口部を形成する工程
    と、 前記第３の開口部を通じて少なくとも前記第２の導電層
    を除去する工程と、 前記第１の開口部、前記第２の開口部および前記第３の
    開口部の表面上に前記半導体基板と電気的に接続された
    キャパシタ下部電極を形成する工程と、 前記キャパシタ下部電極上にキャパシタ誘電体膜を介し
    てキャパシタ上部電極を形成する工程と、 を備えたキャパシタ電極の形成方法。
  7. 【請求項７】 第２の導電層を形成する工程は前記第２
    の導電層が第２の絶縁層上に延在するように形成する工
    程を含むことを特徴とする請求項６記載の半導体装置の
    製造方法。
  8. 【請求項８】 第２の導電層を除去する工程は第１の導
    電層を途中まで除去する工程を含み、 さらに、キャパシタ下部電極は前記第１の導電層を介し
    て半導体基板に電気的に接続されることを特徴とする請
    求項６又は７記載の半導体装置の製造方法。
  9. 【請求項９】 第１の開口部は第１の配線の表面に形成
    されたエッチングストッパー膜を用いて自己整合的に形
    成されたことを特徴とする請求項６又は７記載の半導体
    装置の製造方法。
  10. 【請求項１０】 第２の開口部は第２の配線の表面に形
    成されたエッチングストッパー膜を用いて自己整合的に
    形成されたことを特徴とする請求項９記載の半導体装置
    の製造方法。
JP2000256964A 2000-08-28 2000-08-28 半導体装置およびその製造方法 Pending JP2002076297A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2000256964A JP2002076297A (ja) 2000-08-28 2000-08-28 半導体装置およびその製造方法
US09/938,833 US6583461B2 (en) 2000-08-28 2001-08-27 Semiconductor device and method of manufacturing the same
KR1020010051778A KR20020018025A (ko) 2000-08-28 2001-08-27 반도체 장치 및 그 제조 방법
TW090121043A TW515088B (en) 2000-08-28 2001-08-27 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000256964A JP2002076297A (ja) 2000-08-28 2000-08-28 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2002076297A true JP2002076297A (ja) 2002-03-15

Family

ID=18745497

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000256964A Pending JP2002076297A (ja) 2000-08-28 2000-08-28 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US6583461B2 (ja)
JP (1) JP2002076297A (ja)
KR (1) KR20020018025A (ja)
TW (1) TW515088B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140361A (ja) * 2002-10-18 2004-05-13 Samsung Electronics Co Ltd ダマシーン工程を利用した半導体装置及びその製造方法
JP2006503440A (ja) * 2002-10-18 2006-01-26 インフィネオン テクノロジーズ アクチエンゲゼルシャフト キャパシタを含んだ集積回路構造およびその製造方法
JP2006121038A (ja) * 2004-10-21 2006-05-11 Hynix Semiconductor Inc 半導体メモリ素子の金属配線形成方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388682B1 (ko) 2001-03-03 2003-06-25 삼성전자주식회사 반도체 메모리 장치의 스토리지 전극층 및 그 형성방법
GB2386471B (en) 2001-12-11 2004-04-07 Samsung Electronics Co Ltd A method for fabricating a one-cylinder stack capacitor
KR100434496B1 (ko) * 2001-12-11 2004-06-05 삼성전자주식회사 단일 실린더 스택형 커패시터 및 이중 몰드를 이용한 제조방법
JP2004207426A (ja) * 2002-12-25 2004-07-22 Renesas Technology Corp 半導体装置
JP2011014885A (ja) * 2009-06-01 2011-01-20 Shin-Etsu Chemical Co Ltd 多層半導体装置用アンダーフィル材のダム材組成物、及び該ダム材組成物を用いた多層半導体装置の製造方法
US8236645B1 (en) * 2011-02-07 2012-08-07 GlobalFoundries, Inc. Integrated circuits having place-efficient capacitors and methods for fabricating the same
US9825040B2 (en) * 2013-12-31 2017-11-21 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement with capacitor and method of fabricating the same
KR20200050699A (ko) 2018-11-02 2020-05-12 삼성전자주식회사 하이브리드 구조의 커패시터를 갖는 반도체 소자

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2741857B2 (ja) 1987-05-11 1998-04-22 株式会社日立製作所 半導体記憶装置
JPH10256504A (ja) 1997-03-14 1998-09-25 Fujitsu Ltd 半導体装置及びその製造方法
TW359868B (en) * 1997-08-21 1999-06-01 United Microelectronics Corp DRAM capacitors and production process therefor
US6187624B1 (en) * 1999-06-04 2001-02-13 Taiwan Semiconductor Manufacturing Company Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140361A (ja) * 2002-10-18 2004-05-13 Samsung Electronics Co Ltd ダマシーン工程を利用した半導体装置及びその製造方法
JP2006503440A (ja) * 2002-10-18 2006-01-26 インフィネオン テクノロジーズ アクチエンゲゼルシャフト キャパシタを含んだ集積回路構造およびその製造方法
US7820505B2 (en) 2002-10-18 2010-10-26 Infineon Technologies, Ag Integrated circuit arrangement with capacitor and fabrication method
JP4694120B2 (ja) * 2002-10-18 2011-06-08 三星電子株式会社 ダマシーン工程を利用した半導体装置及びその製造方法
US8124475B2 (en) 2002-10-18 2012-02-28 Infineon Technologies Ag Integrated circuit arrangement with capacitor and fabrication method
JP2006121038A (ja) * 2004-10-21 2006-05-11 Hynix Semiconductor Inc 半導体メモリ素子の金属配線形成方法

Also Published As

Publication number Publication date
KR20020018025A (ko) 2002-03-07
TW515088B (en) 2002-12-21
US20020028553A1 (en) 2002-03-07
US6583461B2 (en) 2003-06-24

Similar Documents

Publication Publication Date Title
JP4813643B2 (ja) 半導体集積回路の自己整列コンタクト構造体形成方法
JP3562895B2 (ja) ランディングパッドを有する半導体装置の製造方法
US20060124979A1 (en) Dram memory cell and method of manufacturing the same
US6268252B1 (en) Method of forming self-aligned contact pads on electrically conductive lines
US6472704B2 (en) Semiconductor device having contact hole and method of manufacturing the same
JP2924771B2 (ja) 蓄積容量部形成方法
JPH09191084A (ja) 半導体装置及びその製造方法
JP2000340772A (ja) Ｃｍｐ阻止膜を使用する集積回路素子のキャパシタ製造方法
JP2002100685A (ja) 半導体装置およびその製造方法
KR0138317B1 (ko) 반도체장치 커패시터 제조방법
JP2002009149A (ja) 半導体装置およびその製造方法
US20080003800A1 (en) Method for fabricating semiconductor device
JP2002076297A (ja) 半導体装置およびその製造方法
JP2003031694A (ja) シリンダ型キャパシタを含む半導体素子及びその製造方法
US6281073B1 (en) Method for fabricating dynamic random access memory cell
US6200849B1 (en) Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers
US6967150B2 (en) Method of forming self-aligned contact in fabricating semiconductor device
JPH09232427A (ja) 半導体装置の製造方法
JPH077088A (ja) 半導体装置のキャパシタおよびその製造方法
KR100510998B1 (ko) 스토리지 노드 콘택 형성 방법
KR20040001960A (ko) 반도체장치의 캐패시터 제조방법
KR100524928B1 (ko) 다마신 공정을 이용한 금속배선 형성방법
KR100791326B1 (ko) 반도체 소자의 컨택홀 형성 방법
JP2001244429A (ja) 半導体装置およびその製造方法
KR20040051087A (ko) 커패시터 오버 비트라인 구조의 반도체 소자의 스토리지노드 콘택 형성 방법

Legal Events

Date Code Title Description
RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060123

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060228