JPH11121613A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11121613A JPH11121613A JP28217897A JP28217897A JPH11121613A JP H11121613 A JPH11121613 A JP H11121613A JP 28217897 A JP28217897 A JP 28217897A JP 28217897 A JP28217897 A JP 28217897A JP H11121613 A JPH11121613 A JP H11121613A
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Abstract
(57)【要約】
【課題】配線容量を増加させず、なおかつコンタクトプ
ラグの径を小さくすることなしに、コンタクトプラグに
対し配線をセルフアラインで形成する。 【解決手段】酸化膜２にコンタクト孔３を形成したの
ち、多結晶シリコン４からなるコンタクトプラグを形成
して、次いでコンタクトプラグの一部に窒化膜５からな
るサイドウォールを形成した後、タングステン配線７を
形成する。
ラグの径を小さくすることなしに、コンタクトプラグに
対し配線をセルフアラインで形成する。 【解決手段】酸化膜２にコンタクト孔３を形成したの
ち、多結晶シリコン４からなるコンタクトプラグを形成
して、次いでコンタクトプラグの一部に窒化膜５からな
るサイドウォールを形成した後、タングステン配線７を
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。
の製造方法に関する。
【０００２】
【従来の技術】近年、半導体の微細化により、形成マー
ジンが厳しくなり配線とコンタクトプラグがショートし
ないように、例えば特開平０２−２８５６５８号公報に
示されているような技術が提案されている。従来例につ
いて図４を用いて説明する。図４は第１の従来例の製造
方法を説明するための断面図である。
ジンが厳しくなり配線とコンタクトプラグがショートし
ないように、例えば特開平０２−２８５６５８号公報に
示されているような技術が提案されている。従来例につ
いて図４を用いて説明する。図４は第１の従来例の製造
方法を説明するための断面図である。
【０００３】まず図４（ａ）に示すように、半導体基板
１上に層間絶縁膜として酸化膜２１を形成する。次に配
線用導電膜を堆積し、所定の形状にエッチングし導電膜
からなる下層配線２２を形成する。次に図４（ｂ）に示
すように、層間絶縁膜として酸化膜２４を形成し、フォ
トリソグラフィ技術により酸化膜２４と２１をエッチン
グしコンタクト孔２３を形成する。
１上に層間絶縁膜として酸化膜２１を形成する。次に配
線用導電膜を堆積し、所定の形状にエッチングし導電膜
からなる下層配線２２を形成する。次に図４（ｂ）に示
すように、層間絶縁膜として酸化膜２４を形成し、フォ
トリソグラフィ技術により酸化膜２４と２１をエッチン
グしコンタクト孔２３を形成する。
【０００４】次に図４（ｃ）に示すように、酸化膜また
は窒化膜を堆積し、エッチバックを行うことにより側壁
膜２５を形成する。次に図４（ｄ）に示すように、コン
タクト孔２３に多結晶シリコン２６を埋め込み、エッチ
バックを行い多結晶シリコン２６によるコンタクトプラ
グを形成した後、上層配線２７を形成する。
は窒化膜を堆積し、エッチバックを行うことにより側壁
膜２５を形成する。次に図４（ｄ）に示すように、コン
タクト孔２３に多結晶シリコン２６を埋め込み、エッチ
バックを行い多結晶シリコン２６によるコンタクトプラ
グを形成した後、上層配線２７を形成する。
【０００５】次に第２の従来例について図５を用いて説
明する。まず図５（ａ）に示すように、半導体基板１上
に層間絶縁膜として酸化膜２１を形成する。次に配線用
導電膜と窒化膜２８を堆積し、所定の形状にエッチング
し導電膜からなる下層配線２２を形成する。次に図５
（ｂ）に示すように、窒化膜を堆積しエッチバックを行
い窒化膜からなる側壁膜２９を形成する。
明する。まず図５（ａ）に示すように、半導体基板１上
に層間絶縁膜として酸化膜２１を形成する。次に配線用
導電膜と窒化膜２８を堆積し、所定の形状にエッチング
し導電膜からなる下層配線２２を形成する。次に図５
（ｂ）に示すように、窒化膜を堆積しエッチバックを行
い窒化膜からなる側壁膜２９を形成する。
【０００６】次に図５（ｃ）に示すように、層間絶縁膜
として酸化膜３０を形成し、フォトリソグラフィ技術に
より窒化膜と選択比の高い酸化膜を、エッチング条件と
して例えばＣＨＦ3とＣＯガスを用いて酸化膜３０と２
１をエッチングしコンタクト孔２３を形成する。次に図
５（ｄ）に示すように、コンタクト孔２３に多結晶シリ
コン２６を埋め込み、エッチバックを行い多結晶シリコ
ン２６によるコンタクトプラグを形成した後、上層配線
２７を形成する。
として酸化膜３０を形成し、フォトリソグラフィ技術に
より窒化膜と選択比の高い酸化膜を、エッチング条件と
して例えばＣＨＦ3とＣＯガスを用いて酸化膜３０と２
１をエッチングしコンタクト孔２３を形成する。次に図
５（ｄ）に示すように、コンタクト孔２３に多結晶シリ
コン２６を埋め込み、エッチバックを行い多結晶シリコ
ン２６によるコンタクトプラグを形成した後、上層配線
２７を形成する。
【０００７】
【発明が解決しようとする課題】第１の従来例の問題点
はコンタクトプラグの径が小さくなってしまうことであ
る。その理由はコンタクト孔形成後コンタクト孔内に側
壁膜を形成しているためである。
はコンタクトプラグの径が小さくなってしまうことであ
る。その理由はコンタクト孔形成後コンタクト孔内に側
壁膜を形成しているためである。
【０００８】第２の従来例の問題点は配線容量が増加し
てしまうことである。その理由は配線を囲うように窒化
膜が形成されているためである。
てしまうことである。その理由は配線を囲うように窒化
膜が形成されているためである。
【０００９】本発明の目的は、コンタクトプラグの径を
小さくすることなく配線とショートさせず、しかも配線
容量の増加することのない半導体装置およびその製造方
法を提供することにある。
小さくすることなく配線とショートさせず、しかも配線
容量の増加することのない半導体装置およびその製造方
法を提供することにある。
【００１０】
【課題を解決するための手段】第１の発明の半導体装置
は、導体基板上に形成された第１の絶縁膜と、この第１
の絶縁膜に設けられたコンタクト孔と、このコンタクト
孔に埋め込まれた導電膜と、この導電膜の中部近傍から
上部の側面に形成された第２の絶縁膜と、この第２の絶
縁膜の側面に接して設けられた下層配線と、この下層配
線上に形成された第３の絶縁膜と、少なくとも前記導電
膜と前記第３の絶縁膜の上面に接して形成された上層配
線とを含むことを特徴とするものである。
は、導体基板上に形成された第１の絶縁膜と、この第１
の絶縁膜に設けられたコンタクト孔と、このコンタクト
孔に埋め込まれた導電膜と、この導電膜の中部近傍から
上部の側面に形成された第２の絶縁膜と、この第２の絶
縁膜の側面に接して設けられた下層配線と、この下層配
線上に形成された第３の絶縁膜と、少なくとも前記導電
膜と前記第３の絶縁膜の上面に接して形成された上層配
線とを含むことを特徴とするものである。
【００１１】第２の発明の半導体装置の製造方法は、半
導体基板上に形成された厚い第１の絶縁膜にコンタクト
孔を形成する工程と、このコンタクト孔内に第１の導電
膜を埋め込んだのち前記第１の絶縁膜をエッチバックし
第１の導電膜の上部を露出させる工程と、第１の導電膜
の露出面を含む全面に薄い第２の絶縁膜と厚い第２の導
電膜を形成したのち表面を平坦化する工程と、平坦化さ
れた前記第２の導電膜をエッチバックし所定の厚さにし
たのちパターニングし下層配線を形成する工程と、この
下層配線を含む全面に第３の絶縁膜を形成し平坦化した
のちこの第３の絶縁膜と前記第２の絶縁膜をエッチング
し前記第１の導電膜の上面を露出させる工程とを含むこ
とを特徴とするものである。
導体基板上に形成された厚い第１の絶縁膜にコンタクト
孔を形成する工程と、このコンタクト孔内に第１の導電
膜を埋め込んだのち前記第１の絶縁膜をエッチバックし
第１の導電膜の上部を露出させる工程と、第１の導電膜
の露出面を含む全面に薄い第２の絶縁膜と厚い第２の導
電膜を形成したのち表面を平坦化する工程と、平坦化さ
れた前記第２の導電膜をエッチバックし所定の厚さにし
たのちパターニングし下層配線を形成する工程と、この
下層配線を含む全面に第３の絶縁膜を形成し平坦化した
のちこの第３の絶縁膜と前記第２の絶縁膜をエッチング
し前記第１の導電膜の上面を露出させる工程とを含むこ
とを特徴とするものである。
【００１２】また、第１の絶縁膜がシリコン酸化膜、ま
たはシリコン酸化膜の間にシリコン窒化膜をはさんだ３
層構造の膜である半導体装置の製造方法である。
たはシリコン酸化膜の間にシリコン窒化膜をはさんだ３
層構造の膜である半導体装置の製造方法である。
【００１３】また、第２の絶縁膜がシリコン窒化膜また
はシリコン酸化膜である半導体装置の製造方法である。
はシリコン酸化膜である半導体装置の製造方法である。
【００１４】また、第２の絶縁膜を形成した後エッチバ
ックし、露出した第１の導電膜の側壁に第２の絶縁膜か
らなるサイドウォールを形成したのち厚い第２の導電膜
を形成する半導体装置の製造方法である。
ックし、露出した第１の導電膜の側壁に第２の絶縁膜か
らなるサイドウォールを形成したのち厚い第２の導電膜
を形成する半導体装置の製造方法である。
【００１５】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ）〜（ｄ）は本発明の第１の実施
の形態を説明するための半導体チップの断面図である。
て説明する。図１（ａ）〜（ｄ）は本発明の第１の実施
の形態を説明するための半導体チップの断面図である。
【００１６】まず図１（ａ）に示すように、半導体基板
１上に層間絶縁膜として厚さ５００〜７００ｎｍの酸化
膜２を形成し、フォトリソグラフィ技術を用い酸化膜２
をドライエッチングし、０．２〜０．４μｍ径のコンタ
クト孔３を形成する。その後コンタクト孔３にＣＶＤ法
により多結晶シリコンを埋め込み、エッチバックを行い
多結晶シリコンによるコンタクトプラグを形成する。
１上に層間絶縁膜として厚さ５００〜７００ｎｍの酸化
膜２を形成し、フォトリソグラフィ技術を用い酸化膜２
をドライエッチングし、０．２〜０．４μｍ径のコンタ
クト孔３を形成する。その後コンタクト孔３にＣＶＤ法
により多結晶シリコンを埋め込み、エッチバックを行い
多結晶シリコンによるコンタクトプラグを形成する。
【００１７】次に図１（ｂ）に示すように、酸化膜２を
４００μｍ程度エッチングして多結晶シリコン４による
プラグを露出させる。その後、ＣＶＤ法により窒化膜を
約１００ｎｍ形成した後、配線用の導電膜として、例え
ばタングステン膜を６００ｎｍ形成する。次にＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓ
ｈｉｎｇ）法を用いタングステン膜６の表面が平坦にな
るように研磨する。
４００μｍ程度エッチングして多結晶シリコン４による
プラグを露出させる。その後、ＣＶＤ法により窒化膜を
約１００ｎｍ形成した後、配線用の導電膜として、例え
ばタングステン膜を６００ｎｍ形成する。次にＣＭＰ
（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓ
ｈｉｎｇ）法を用いタングステン膜６の表面が平坦にな
るように研磨する。
【００１８】次に図１（ｃ）に示すように、窒化膜と選
択比のあるドライエッチング条件（たとえばＣｌ2を用
いた条件）を用いるＲＩＥ法によりタングステン膜を膜
厚が１００〜２００ｎｍになるまでエッチバックする。
その後フォトレジストとドライエッチングを用い所定の
配線形状にパターニングしタングステン配線７を形成す
る。
択比のあるドライエッチング条件（たとえばＣｌ2を用
いた条件）を用いるＲＩＥ法によりタングステン膜を膜
厚が１００〜２００ｎｍになるまでエッチバックする。
その後フォトレジストとドライエッチングを用い所定の
配線形状にパターニングしタングステン配線７を形成す
る。
【００１９】次に、図１（ｄ）に示すように、層間絶縁
膜としてＣＶＤ法によりＢＰＳＧ膜８を５００ｎｍ形成
し平坦化した後、ウェットエッチング法または、ＣＨＦ
3やＣＦ4ガスを用いるドライエッチング法によりエッチ
バックを行い、ＢＰＳＧ膜８と窒化膜５の一部を除去
し、多結晶シリコン４によるコンタクトプラグの一部を
露出させる。その後、アルミニウム合金などによる上層
配線９形成する。
膜としてＣＶＤ法によりＢＰＳＧ膜８を５００ｎｍ形成
し平坦化した後、ウェットエッチング法または、ＣＨＦ
3やＣＦ4ガスを用いるドライエッチング法によりエッチ
バックを行い、ＢＰＳＧ膜８と窒化膜５の一部を除去
し、多結晶シリコン４によるコンタクトプラグの一部を
露出させる。その後、アルミニウム合金などによる上層
配線９形成する。
【００２０】図２に図１で説明した第１の実施の形態の
プラグ近傍の平面図を示す。タングステン配線７の間
に、多結晶シリコン４のコンタクトプラグが形成されて
いる。タングステン配線７はコンタクトプラグの周りに
形成された窒化膜５によって絶縁されている。
プラグ近傍の平面図を示す。タングステン配線７の間
に、多結晶シリコン４のコンタクトプラグが形成されて
いる。タングステン配線７はコンタクトプラグの周りに
形成された窒化膜５によって絶縁されている。
【００２１】このように構成された第１の実施の形態に
よれば、コンタクトプラグの径を小さくすることなく、
しかも配線表面に窒化膜を形成していない為、配線容量
も増加することはない。
よれば、コンタクトプラグの径を小さくすることなく、
しかも配線表面に窒化膜を形成していない為、配線容量
も増加することはない。
【００２２】図３（ａ）〜（ｄ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図である。ま
ず図３（ａ）に示すように、半導体基板１上に層間絶縁
膜として厚さ３００ｎｍの酸化膜２Ａと厚さ１００ｎｍ
の窒化膜１０と厚さ３００ｎｍの酸化膜２Ｂを形成し、
フォトレジスト膜をマスクとし酸化膜２Ｂと窒化膜１０
と酸化膜２Ａをドライエッチングしてコンタクト孔３を
形成する。その後コンタクト孔３に多結晶シリコンを埋
め込み、エッチバックを行い多結晶シリコン４によるコ
ンタクトプラグを形成する。
の形態を説明する為の半導体チップの断面図である。ま
ず図３（ａ）に示すように、半導体基板１上に層間絶縁
膜として厚さ３００ｎｍの酸化膜２Ａと厚さ１００ｎｍ
の窒化膜１０と厚さ３００ｎｍの酸化膜２Ｂを形成し、
フォトレジスト膜をマスクとし酸化膜２Ｂと窒化膜１０
と酸化膜２Ａをドライエッチングしてコンタクト孔３を
形成する。その後コンタクト孔３に多結晶シリコンを埋
め込み、エッチバックを行い多結晶シリコン４によるコ
ンタクトプラグを形成する。
【００２３】次に図３（ｂ）に示すように、酸化膜２Ｂ
を窒化膜１０が露出するまでエッチングして、多結晶シ
リコン４によるプラグを露出させる。その後、窒化膜５
を１００ｎｍ形成する。
を窒化膜１０が露出するまでエッチングして、多結晶シ
リコン４によるプラグを露出させる。その後、窒化膜５
を１００ｎｍ形成する。
【００２４】次に図３（ｃ）に示すように、窒化膜５の
エッチバックを行い、多結晶シリコン４の側壁のみに窒
化膜５，１０からなるサイドウォール１２を形成する。
次いで全面に配線用の導電膜として、例えばタングステ
ン膜６を６００ｎｍ形成する。次にＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を
用いタングステン膜６の表面が平坦になるように研磨す
る。さらに窒化膜と多結晶シリコン膜の両方に選択比の
あるドライエッチング条件（たとえばＣｌ2とＯ2を用い
た条件）によりタングステン膜６を膜厚が１００〜２０
０ｎｍになるまでエッチバックする。
エッチバックを行い、多結晶シリコン４の側壁のみに窒
化膜５，１０からなるサイドウォール１２を形成する。
次いで全面に配線用の導電膜として、例えばタングステ
ン膜６を６００ｎｍ形成する。次にＣＭＰ（Ｃｈｅｍｉ
ｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を
用いタングステン膜６の表面が平坦になるように研磨す
る。さらに窒化膜と多結晶シリコン膜の両方に選択比の
あるドライエッチング条件（たとえばＣｌ2とＯ2を用い
た条件）によりタングステン膜６を膜厚が１００〜２０
０ｎｍになるまでエッチバックする。
【００２５】次に図３（ｄ）に示すように、フォトレジ
ストとドライエッチングを用い所定の配線形状にパター
ニングしタングステン配線７を形成する。次に、層間絶
縁膜としてＢＰＳＧ膜８を５００ｎｍ形成し平坦化した
後、ウエットエッチング法または、ドライエッチング法
によりエッチバックを行い、ＢＰＳＧ膜８の一部を除去
し、多結晶シリコン４によるコンタクトプラグの一部を
露出させる。その後、アルミニウム合金などによる上層
配線９を形成する。
ストとドライエッチングを用い所定の配線形状にパター
ニングしタングステン配線７を形成する。次に、層間絶
縁膜としてＢＰＳＧ膜８を５００ｎｍ形成し平坦化した
後、ウエットエッチング法または、ドライエッチング法
によりエッチバックを行い、ＢＰＳＧ膜８の一部を除去
し、多結晶シリコン４によるコンタクトプラグの一部を
露出させる。その後、アルミニウム合金などによる上層
配線９を形成する。
【００２６】この第２の実施の形態では第１の実施の形
態に対し、酸化膜２Ｂをエッチングする際に、窒化膜１
０をエッチングのストッパー膜として用いるため、酸化
膜２Ｂのエッチングによるばらつきが生じにくい。ま
た、窒化膜５，１０をエッチバックすることにより、ウ
ェハ全面に窒化膜が残らないため、トランジスタ特性の
劣化が起こりにくいという利点がある。
態に対し、酸化膜２Ｂをエッチングする際に、窒化膜１
０をエッチングのストッパー膜として用いるため、酸化
膜２Ｂのエッチングによるばらつきが生じにくい。ま
た、窒化膜５，１０をエッチバックすることにより、ウ
ェハ全面に窒化膜が残らないため、トランジスタ特性の
劣化が起こりにくいという利点がある。
【００２７】
【発明の効果】第１の効果は、配線容量を増加させず
に、コンタクトプラグに対してセルフアラインで配線を
形成できることである。その理由は、コンタクトプラグ
の一部に窒化膜のサイドウォールを形成し配線を覆う窒
化膜を形成していないからである。
に、コンタクトプラグに対してセルフアラインで配線を
形成できることである。その理由は、コンタクトプラグ
の一部に窒化膜のサイドウォールを形成し配線を覆う窒
化膜を形成していないからである。
【００２８】第２の効果は、コンタクトプラグの径が小
さくならないことである。その理由は、コンタクト孔内
にコンタクトプラグを先に形成して、その上部を露出さ
せその部分にサイドウォールを形成しているからであ
る。
さくならないことである。その理由は、コンタクト孔内
にコンタクトプラグを先に形成して、その上部を露出さ
せその部分にサイドウォールを形成しているからであ
る。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第１の実施の形態のコンタクトプラグ
近傍の平面図。
近傍の平面図。
【図３】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図４】第１の従来例を説明する為の半導体チップの断
面図。
面図。
【図５】第２の従来例を説明する為の半導体チップの断
面図。
面図。
１ 半導体基板 ２，２Ａ，２Ｂ 酸化膜 ３ コンタクト孔 ４ 多結晶シリコン ５ 窒化膜 ６ タングステン膜 ７ タングステン配線 ８ ＢＰＳＧ膜 ９ 上層配線 １０ 窒化膜 １２ サイドウォール ２１ 酸化膜 ２２ 下層配線 ２３ コンタクト孔 ２４ 酸化膜 ２５ 側壁膜 ２６ 多結晶シリコン ２７ 上層配線
Claims (5)
- 【請求項１】 半導体基板上に形成された第１の絶縁膜
と、この第１の絶縁膜に設けられたコンタクト孔と、こ
のコンタクト孔に埋め込まれた導電膜と、この導電膜の
中部近傍から上部の側面に形成された第２の絶縁膜と、
この第２の絶縁膜の側面に接して設けられた下層配線
と、この下層配線上に形成された第３の絶縁膜と、少な
くとも前記導電膜と前記第３の絶縁膜の上面に接して形
成された上層配線とを含むことを特徴とする半導体装
置。 - 【請求項２】 半導体基板上に形成された厚い第１の絶
縁膜にコンタクト孔を形成する工程と、このコンタクト
孔内に第１の導電膜を埋め込んだのち前記第１の絶縁膜
をエッチバックし第１の導電膜の上部を露出させる工程
と、第１の導電膜の露出面を含む全面に薄い第２の絶縁
膜と厚い第２の導電膜を形成したのち表面を平坦化する
工程と、平坦化された前記第２の導電膜をエッチバック
し所定の厚さにしたのちパターニングし下層配線を形成
する工程と、この下層配線を含む全面に第３の絶縁膜を
形成し平坦化したのちこの第３の絶縁膜と前記第２の絶
縁膜をエッチングし前記第１の導電膜の上面を露出させ
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項３】 第１の絶縁膜がシリコン酸化膜、または
シリコン酸化膜の間にシリコン窒化膜をはさんだ３層構
造の膜である請求項２記載の半導体装置の製造方法。 - 【請求項４】 第２の絶縁膜がシリコン窒化膜またはシ
リコン酸化膜である請求項２記載の半導体装置の製造方
法。 - 【請求項５】 第２の絶縁膜を形成した後エッチバック
し、露出した第１の導電膜の側壁に第２の絶縁膜からな
るサイドウォールを形成したのち厚い第２の導電膜を形
成する請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28217897A JP3235542B2 (ja) | 1997-10-15 | 1997-10-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28217897A JP3235542B2 (ja) | 1997-10-15 | 1997-10-15 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121613A true JPH11121613A (ja) | 1999-04-30 |
| JP3235542B2 JP3235542B2 (ja) | 2001-12-04 |
Family
ID=17649109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28217897A Expired - Fee Related JP3235542B2 (ja) | 1997-10-15 | 1997-10-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3235542B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121038A (ja) * | 2004-10-21 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の金属配線形成方法 |
| JP2022140399A (ja) * | 2021-03-10 | 2022-09-26 | インベンション アンド コラボレーション ラボラトリー プライベート リミテッド | 配線構造およびその製造方法 |
-
1997
- 1997-10-15 JP JP28217897A patent/JP3235542B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121038A (ja) * | 2004-10-21 | 2006-05-11 | Hynix Semiconductor Inc | 半導体メモリ素子の金属配線形成方法 |
| JP2022140399A (ja) * | 2021-03-10 | 2022-09-26 | インベンション アンド コラボレーション ラボラトリー プライベート リミテッド | 配線構造およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3235542B2 (ja) | 2001-12-04 |
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