JP2002110822A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 コンタクトホールの形状変化を防止すること
により、コンタクト不良を抑制し、高信頼性の不揮発性
半導体記憶装置及びその製造方法を提供すること。 【解決手段】 半導体基板１０上に、メモリセルトラン
ジスタ、選択トランジスタ、及び周辺トランジスタを形
成した後、全面にＢＰＳＧ膜２３、３９を形成する。そ
の後、ＢＰＳＧ膜２３、３９内に、選択トランジスタの
不純物拡散層１９及びセレクトゲートシャント部の多結
晶シリコン膜１５に達するコンタクトホール２７、２９
を形成する。そして、このコンタクトホール２７、２９
内を多結晶シリコン膜により埋め込むことで、熱処理の
際に生じるＢＰＳＧ膜２３、３９のリフローによるコン
タクトホール形状の異常の発生を防止することを特徴と
している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置及びその製造方法に関するもので、特に積層ゲ
ート構造のＭＯＳトランジスタをメモリセルトランジス
タとして用いるものに係る。

【０００２】

【従来の技術】近年の半導体装置の製造技術の向上に従
って、半導体記憶装置の微細化が進んでいるが、半導体
記憶装置の超高密度化と共に、その信頼性を維持する技
術も重要となっている。

【０００３】従来の不揮発性半導体記憶装置及びその製
造方法について、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ
（Electrically Erasable and Programmable Read Only
Memory）を例に挙げて説明する。

【０００４】図３６は、ＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭの平面図、図３７（ａ）乃至（ｅ）はＮＡＮＤ型フ
ラッシュＥＥＰＲＯＭの断面図であり、（ａ）図は図３
６におけるＡ−Ａ’線に沿った断面図、（ｂ）図はＢ−
Ｂ’線に沿った断面図、（ｃ）図は図３６には示してい
ないが、例えばカラムセレクタ等の周辺トランジスタの
Ｂ−Ｂ’線方向に沿った断面図、（ｄ）図はＣ−Ｃ’線
に沿った断面図、（ｅ）図は図３６には示していない
が、メモリセルアレイ領域端部において制御ゲート線Ｃ
Ｇ１〜８がロウデコーダに接続される領域のＢ−Ｂ’線
方向に沿った断面図である。

【０００５】図示するように、シリコン基板１００に
は、帯状に複数の素子分離領域ＳＴＩ（Shallow Trench
Isolation）が形成されている。この素子分離領域ＳＴ
Ｉは、シリコン酸化膜１１０、１２０によって埋め込ま
れたトレンチにより構成されている。そして、隣接する
上記素子分離領域ＳＴＩ間は半導体素子を形成する活性
領域ＡＡ（Active Area）となっている。この活性領域
ＡＡ上には、ゲート絶縁膜１３０を介して、多結晶シリ
コン膜１４０、１５０が設けられている。この多結晶シ
リコン膜１４０、１５０は、メモリセルトランジスタの
浮遊ゲートＦＧ及び選択トランジスタのセレクトゲート
ＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧＳ２となる。更
に、素子領域ＡＡ及び素子分離領域ＳＴＩ上には、素子
分離領域ＳＴＩに交差する方向に沿って、多結晶シリコ
ン膜１７０とタングステンシリサイド膜１８０が、浮遊
ゲート・制御ゲート間絶縁膜１６０を介して、多結晶シ
リコン膜１４０、１５０を覆うように延設されている。
この多結晶シリコン膜１７０及びタングステンシリサイ
ド膜１８０は、メモリセルトランジスタの制御ゲートＣ
Ｇ１〜８となる。そして、上記構成のゲート電極間の半
導体基板１００中に不純物拡散層１９０が選択的に形成
されることで、メモリセルアレイ領域の選択トランジス
タ、メモリセルトランジスタ、及び周辺領域のトランジ
スタが形成されている。

【０００６】更に、タングステンシリサイド膜１６０上
にはシリコン酸化膜２００、２１０が設けられ、上記浮
遊ゲートＦＧ、セレクトゲートＳＧＤ０、ＳＧＤ１、Ｓ
ＧＳ１、ＳＧＳ２、制御ゲートＣＧ１〜８、及びシリコ
ン酸化膜２００、２１０を被覆するように、シリコン窒
化膜２２０が全面に形成されている。また、隣接するゲ
ート電極間を埋め込むようにして、層間絶縁膜２３０が
形成され、この層間絶縁膜２３０及びシリコン窒化膜２
２０上には、シリコン酸化膜２４０が形成されている。
上記シリコン酸化膜２４０内には、ビット線ＢＬ、セレ
クトゲートシャント配線Ｍ０−１、制御ゲートシャント
配線Ｍ０−２、及び周辺トランジスタと接続する金属配
線Ｍ０−３が、チタン膜２５０及びタングステン膜２６
０から形成されている。

【０００７】ビット線ＢＬは、隣接するセレクトゲート
ＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０に到達する
コンタクトホール２７０内に埋め込み形成された多結晶
シリコン膜によるコンタクトプラグ２８０によって不純
物拡散層１９０に接続されている（図３７（ｂ）参
照）。このビット線ＢＬによって、隣接するセレクトゲ
ートＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０は図示
せぬカラムセレクタに接続されている。

【０００８】また、選択トランジスタのセレクトゲート
ＳＧＤ０、ＳＧＤ１、及びＳＧＳ１、ＳＧＳ２には、そ
れぞれ浮遊ゲート・制御ゲート間絶縁膜１６０、多結晶
シリコン膜１７０、タングステンシリサイド膜１８０、
及びシリコン酸化膜２００、２１０が除去された領域が
存在する（図３７（ｄ）参照）。この領域がセレクトゲ
ートシャント部となり、複数個の選択トランジスタおき
に規則的に設けられている。そして、このセレクトゲー
トシャント部に設けられたコンタクトホール２９０を介
して、セレクトゲートＳＧＤ０、ＳＧＤ１はセレクトゲ
ートシャント配線Ｍ０−１に接続され、このセレクトゲ
ートシャント配線Ｍ０−１によって、ドレイン側のセレ
クトゲートＳＧＤ０、ＳＧＤ１はロウデコーダに接続さ
れる。一方、ソース側のセレクトゲートＳＧＳ１、ＳＧ
Ｓ２も、図示せぬシャント配線によってロウデコーダに
接続されている。

【０００９】一方、メモリセルトランジスタの制御ゲー
トＣＧ１〜８には、メモリセルアレイ領域の端部におい
て、制御ゲートの一部を構成する多結晶シリコン膜１７
０に接続するコンタクトホール３１０が各制御ゲートＣ
Ｇ１〜８毎に設けられており、この領域が制御ゲートシ
ャント部となる（図３７（ｅ）参照）。そして、この制
御ゲートシャント部において制御ゲートＣＧ１〜８のそ
れぞれは各々の制御ゲートシャント配線Ｍ０−２に接続
され、この制御ゲートシャント配線Ｍ０−２によってロ
ウデコーダに接続されている。

【００１０】また、周辺トランジスタの金属配線層Ｍ０
−３も、周辺トランジスタの不純物拡散層１９０に、コ
ンタクトホール３２０を介して接続されている（図３７
（ｃ）参照）。

【００１１】上記構成のＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭの製造方法について、図３８乃至図５０を用いて説
明する。図３８乃至図５０はＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭの製造工程の断面図を順次示している。なお、
図３８（ａ）乃至図５０（ａ）はそれぞれ図３７（ａ）
に対応し、図３８（ｂ）乃至図５０（ｂ）はそれぞれ図
３７（ｂ）に対応し、図３８（ｃ）乃至図５０（ｃ）は
それぞれ図３７（ｃ）に対応し、図４４（ｄ）及び図４
６（ｄ）乃至図５０（ｄ）はそれぞれ図３７（ｄ）に対
応し、図４９（ｅ）、図５０（ｅ）はそれぞれ図３７
（ｅ）に対応する図である。

【００１２】まず図３８（ａ）乃至（ｃ）に示すよう
に、シリコン基板１００上に、ゲート絶縁膜１３０とな
るシリコン酸化膜を熱酸化法等により形成し、このゲー
ト絶縁膜１３０上に多結晶シリコン膜１４０を減圧ＣＶ
Ｄ（Chemical Vapor Deposition）法等によりに形成す
る。引き続き、多結晶シリコン膜１４０上にシリコン窒
化膜３３０及びシリコン酸化膜３４０を形成し、温度８
５０℃で水素燃焼酸化処理を３０分間行う。

【００１３】次に、光蝕刻技術とＲＩＥ（Reactive Ion
Etching）法等の異方性エッチングにより、シリコン酸
化膜３４０、シリコン窒化膜３３０、多結晶シリコン膜
１４０、シリコン酸化膜１３０及びシリコン基板１００
を順次エッチングして、図３９（ａ）乃至（ｃ）に示す
ように、素子分離領域ＳＴＩを形成するためのトレンチ
３６０を形成する。次に、温度１０００℃の酸化性雰囲
気中で熱処理を行うことで、トレンチ３６０の表面に露
出しているシリコン基板１００の表面にシリコン酸化膜
１１０を形成する。

【００１４】そして、図４０（ａ）乃至（ｃ）に示すよ
うに、全面にシリコン酸化膜１２０をＨＤＰ（High Den
sity Plasma）法等によりに形成することで、トレンチ
３６０を埋め込む。

【００１５】次にシリコン窒化膜３３０をストッパーに
用いたＣＭＰ（Chemical Mechanical Polishing）法に
より、上記シリコン酸化膜１２０、３４０を研磨して平
坦化し、素子分離領域ＳＴＩを完成する。そして、ＨＦ
溶液によりシリコン酸化膜１２０の表面をエッチング
し、次に温度１５０℃のリン酸処理を４０分間行うこと
で、図４１（ａ）乃至（ｃ）のように、シリコン窒化膜
３３０を選択的に除去する。

【００１６】その後、図４２（ａ）乃至（ｃ）のよう
に、減圧ＣＶＤ法により多結晶シリコン膜１５０を形成
し、この多結晶シリコン膜１５０が素子分離領域ＳＴＩ
上で各々分離、且つビット線ＢＬ方向に延設されるよう
にパターニングする。

【００１７】次に、図４３（ａ）乃至（ｃ）に示すよう
に、減圧ＣＶＤ法により全面に浮遊ゲート・制御ゲート
間絶縁膜１６０を形成する。引き続き、浮遊ゲート・制
御ゲート間絶縁膜１６０上に多結晶シリコン膜１７０、
タングステンシリサイド膜１８０を、それぞれ減圧ＣＶ
Ｄ法、ＰＶＤ（Physical Vapor Deposition）法により
形成する。更に、タングステンシリサイド膜１８０上に
シリコン酸化膜２００を減圧ＣＶＤ法によりに形成す
る。

【００１８】次に、図４４（ａ）乃至（ｄ）に示すよう
に、光蝕刻技術とＲＩＥ法により、シリコン酸化膜２０
０、タングステンシリサイド膜１８０、多結晶シリコン
膜１７０、及び浮遊ゲート・制御ゲート間絶縁膜１６
０、多結晶シリコン膜１５０、１４０を素子分離領域Ｓ
ＴＩに対して直交する方向に沿ってパターニングする。
なお、セレクトゲートシャント部では、シリコン酸化膜
２００、タングステンシリサイド膜１８０、多結晶シリ
コン膜１７０及び浮遊ゲート・制御ゲート間絶縁膜１６
０のエッチングも行うことで多結晶シリコン膜１５０を
露出させる。

【００１９】次に、温度８００℃の窒素雰囲気中で１２
０秒間の加熱を行い、更に温度１０００℃の酸化性雰囲
気中で加熱処理を行うことで、セレクトゲートシャント
部以外のシリコン酸化膜２００上にシリコン酸化膜２１
０を形成する。その後、イオン注入法によりソース、ド
レインとなる領域に不純物を導入することで、不純物拡
散層１９０を選択的に形成し、導入した不純物の活性化
のために、温度１０５０℃の熱処理を３０秒間行う。引
き続き、全面にシリコン窒化膜２２０を減圧ＣＶＤ法に
より形成する。

【００２０】上記工程により、多結晶シリコン膜１４
０、１５０からなる浮遊ゲートＦＧと、多結晶シリコン
膜１７０、タングステンシリサイド１８０からなる制御
ゲートＣＧ１〜８との２層ゲート構造を有するメモリセ
ルトランジスタと、同じく２層構造を有し、セレクトゲ
ートシャント部において多結晶シリコン膜１５０が露出
された選択トランジスタ、及び周辺トランジスタが完成
する。

【００２１】次に、図４５（ａ）乃至（ｃ）に示すよう
に、層間絶縁膜として、段差被覆性の高いＢＰＳＧ膜２
３０を、常圧ＣＶＤ法により全面に形成した後、ＢＰＳ
Ｇ膜２３０のリフローを行い平坦化する。

【００２２】次に、再度ＢＰＳＧ膜３９０を積み増し、
リフローさせる。そして、図４６（ａ）乃至（ｄ）に示
すように、メモリセルトランジスタのゲート電極上のシ
リコン窒化膜２２０をストッパーに用いたＣＭＰ法によ
りＢＰＳＧ膜２３０、３９０の研磨を行う。

【００２３】次に、図４７（ａ）乃至（ｄ）に示すよう
に、プラズマＣＶＤ法により、全面にシリコン酸化膜２
４０を形成する。

【００２４】そして、光蝕刻技術とＲＩＥ法にて、隣接
する選択トランジスタのセレクトゲートＳＧＤ０、ＳＧ
Ｄ１間の不純物拡散層１９０に到達するコンタクトホー
ル２７０を形成する。

【００２５】次に、図４８（ａ）乃至（ｅ）のように、
減圧ＣＶＤ法により全面に多結晶シリコン膜２８０を形
成することによりコンタクトホール２７０を埋め込む。
そして、ＣＤＥ（Chemical Dry Etching）法により多結
晶シリコン膜２８０をエッチングして、この多結晶シリ
コン膜２８０のコンタクトホール２７０内における高さ
調整を行い、コンタクトプラグを形成する。

【００２６】次に、図４９（ａ）乃至（ｅ）に示すよう
に、光蝕刻技術とＲＩＥ法にて、周辺回路のトランジス
タの不純物拡散層１９０、セレクトゲートシャント部の
多結晶シリコン膜１５０、及び制御ゲートシャント部の
多結晶シリコン膜１７０に達するコンタクトホール３２
０、２９０、３１０をそれぞれ形成する（それぞれ図４
９（ｃ）、（ｄ）、（ｅ）参照）。

【００２７】その後、図５０（ａ）乃至（ｃ）に示すよ
うに、光蝕刻技術とＲＩＥ法により、シリコン酸化膜２
４０内に、隣接する選択トランジスタのセレクトゲート
ＳＧＤ０、ＳＧＤ１間の不純物拡散層１９０と接続する
ビット線ＢＬ、セレクトゲートのシャント配線Ｍ０−
１、制御ゲートのシャント配線Ｍ０−２、及び周辺回路
のトランジスタの不純物拡散層１９０と接続する配線Ｍ
０−３のパターンを形成する。そして、コンタクトホー
ル３２０の底部の半導体基板１００中に、イオン注入法
により不純物を導入し、ＲＴＡ（Rapid Thermal Anneal
ing）法により温度９５０℃の窒素雰囲気中で加熱する
ことにより、導入した不純物を活性化する。その後、Ｐ
ＶＤ法により全面にチタン膜２５０及びタングステン膜
２６０を順次形成し、コンタクトホール２９０、３２
０、３１０を埋め込む。

【００２８】その後は、チタン膜２５０及びタングステ
ン膜３６０を、配線を形成しない領域のシリコン酸化膜
２４０が露出するまでＣＭＰ法により研磨、平坦化して
図３７（ａ）乃至（ｅ）の構造を完成する。

【００２９】上記従来の不揮発性半導体記憶装置の構成
及び製造方法により発生する問題点について図５１を用
いて説明する。図５１は、ＮＡＮＤ型フラッシュＥＥＰ
ＲＯＭのメモリセルアレイ領域におけるセレクトゲート
シャント部のビット線ＢＬ方向に沿った断面図である。

【００３０】前述したように、ビット線ＢＬや各シャン
ト配線との間のコンタクトの形成方法は、まず、隣接す
る選択トランジスタのセレクトゲートＳＧＤ０、ＳＧＤ
１間の不純物拡散層１９０とビット線ＢＬとの間を接続
するためのコンタクトホール２７０を形成し、このコン
タクトホール２７０内を多結晶シリコンによるコンタク
トプラグ２８０により埋め込む。その後、セレクトゲー
トシャント部のコンタクトホール２９０、制御ゲートシ
ャント部のコンタクトホール３１０、及び周辺トランジ
スタの不純物拡散層１９０に接続するコンタクトホール
３２０を形成する。そして、周辺トランジスタの不純物
拡散層１９０にコンタクトするコンタクトホール３２０
の底部に不純物をイオン注入して熱処理を施し、その後
で、上記各コンタクトホール２９０、３１０、３２０
を、チタン膜２５０とタングステン膜２６０により埋め
込む順序となっている。

【００３１】上記のような製造工程であると、各コンタ
クトホール２９０、３１０、３２０をチタン膜２５０と
タングステン膜２６０で埋め込む前に、コンタクトホー
ル３２０の底部にイオン注入した不純物の熱処理工程が
存在する。そのため、この熱処理によりシリコン酸化膜
２４０が収縮を起こし、それにつられてＢＰＳＧ膜２３
０がリフローし、それによりコンタクトホール２９０、
３１０、３２０の形状に異常が発生する場合がある（図
５１参照）。

【００３２】このように、コンタクトホール形状に異常
が発生すると、コンタクトホール内をチタン膜２５０及
びタングステン膜２６０により十分に埋め込むことが困
難となったり、コンタクトホール内を埋め込むことが出
来ても、その形状異常により非常に高抵抗な領域にな
る、といったコンタクト不良の問題が発生する。

【００３３】そして、この問題は特にセレクトゲートシ
ャント部等の、ゲート絶縁膜１３０上の多結晶シリコン
膜１４０、１５０にコンタクトするコンタクトホールで
顕著に現れている。

【００３４】

【発明が解決しようとする課題】上記従来の不揮発性半
導体記憶装置及びその製造方法によれば、コンタクトホ
ールの形成後に熱処理を行った際に起きるＢＰＳＧ膜上
のシリコン酸化膜の収縮によりＢＰＳＧ膜がリフロー
し、コンタクトホールの形状が変形する場合がある。そ
のため、このコンタクト部において断線など、コンタク
トの導通不良が発生するという問題があった。

【００３５】この発明は、上記事情に鑑みてなされたも
ので、その目的は、コンタクトホールの形状変化の防止
することにより、コンタクト不良を抑制し、高信頼性の
不揮発性半導体記憶装置及びその製造方法を提供するこ
とにある。

【００３６】

【課題を解決するための手段】上記目的を達成するため
に、この発明に係る不揮発性半導体記憶装置は、半導体
基板上に形成された第１絶縁膜と、前記第１絶縁膜上に
形成された第１導電膜と、前記第１導電膜上に形成され
た第２絶縁膜と、前記第２絶縁膜上に形成された第２導
電膜との積層構造を有し、前記第１、第２導電膜がそれ
ぞれ浮遊ゲート、制御ゲートとして機能するメモリセル
トランジスタと、前記第１絶縁膜、前記第１導電膜、前
記第２絶縁膜、及び前記第２導電膜の積層構造を有し、
前記第１導電膜がゲート電極として機能する周辺トラン
ジスタと、前記メモリセルトランジスタ及び周辺トラン
ジスタを被覆するようにして設けられた層間絶縁膜と、
前記層間絶縁膜を貫通して前記周辺トランジスタの前記
第１導電膜に達する第１コンタクトホールと、前記第１
コンタクトホール内に埋め込み形成され、導電性を有し
且つ前記層間絶縁膜より溶融温度が高い、補強用の第１
コンタクトプラグと具備している。

【００３７】また、前記第１シリコン酸化膜は、前記半
導体基板上に設けられ、前記多層ゲート構造の側壁部を
埋め込み、且つ前記第２導電膜の上面に達する膜厚を有
していても良いし、また、前記第１、第２コンタクトプ
ラグの材料には、不純物を添加された多結晶シリコンを
用いることが出来る。

【００３８】更に、この発明に係る不揮発性半導体記憶
装置の製造方法は、半導体基板上に第１絶縁膜を形成す
る工程と、前記第１絶縁膜上に第１導電膜を形成する工
程と、前記第１導電膜上に第２絶縁膜を形成する工程
と、前記第２絶縁膜上に第２導電膜を形成する工程と、
前記第１、第２導電膜及び前記第２絶縁膜をパターニン
グして、前記第１絶縁膜、前記第１導電膜、前記第２絶
縁膜、及び前記第２導電膜を有し、前記第１、第２導電
膜がそれぞれ浮遊ゲート及び制御ゲートとして機能する
メモリセルトランジスタの積層構造と、前記第１絶縁
膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導
電膜を有し、前記第１導電膜がゲート電極として機能す
る周辺トランジスタの積層構造を形成する工程と、前記
メモリセルトランジスタ及び前記周辺トランジスタの前
記積層構造の上面及び側壁と、前記半導体基板上に第３
絶縁膜を形成する工程と、前記第３絶縁膜上に、前記メ
モリセルトランジスタ及び前記周辺トランジスタの前記
積層構造を埋め込むように第４絶縁膜を形成する工程
と、前記第４絶縁膜をリフローして平坦化する工程と、
前記第４絶縁膜上に第５絶縁膜を形成する工程と、前記
周辺トランジスタの前記第１導電膜に達する第１コンタ
クトホールを形成する工程と、前記第１コンタクトホー
ル内を、導電性を有し且つ前記第４絶縁膜より溶融温度
が高い補強部材により埋め込み、第１コンタクトプラグ
を形成する工程とを具備し、その後の熱処理工程におけ
る、前記第４絶縁膜のリフローによる前記第１コンタク
トホール形状の変形を防止する。

【００３９】また、前記第４絶縁膜を平坦化する工程の
後、該第４絶縁膜を、前記積層構造の上面の前記第３絶
縁膜に達するまで除去する工程を更に備え、前記第５絶
縁膜を、前記第３絶縁膜及び前記第４絶縁膜上に形成し
てもよい。

【００４０】上記のような構成及び製造方法を有する不
揮発性半導体記憶装置によれば、第１、第２絶縁膜及び
第１、第２導電膜とを有する積層構造を備え、第１、第
２導電膜のそれぞれが浮遊ゲート、制御ゲートとなるメ
モリセルトランジスタと、第１導電膜がゲート電極とな
る周辺トランジスタとを有する不揮発性半導体記憶装置
において、半導体基板及び第１導電膜に達するコンタク
トホールを、コンタクトプラグで埋め込んでいる。通常
上記メモリセルトランジスタ及び周辺トランジスタを保
護するために周囲に設けられる層間絶縁膜には、ＢＰＳ
Ｇ膜などの段差被覆性に優れた材料が用いられる。この
ＢＰＳＧ膜は段差被覆性に優れる一方で、堆積後におい
ても、熱処理によりリフローしやすいという特長があ
る。すなわち、ＢＰＳＧ膜中へのコンタクトホールの形
成工程の後に熱処理工程が存在すると、その熱処理によ
りＢＰＳＧ膜がリフローし、コンタクト形状に異常が発
生する場合がある。このコンタクト形状の異常は、コン
タクト不良の原因となる。しかし、本発明ではコンタク
トホール形成後、該コンタクトホールをコンタクトプラ
グによって埋め込むことで、ＢＰＳＧ膜のリフローがコ
ンタクトホールの形状に与える影響を少なくしている。
すなわち、コンタクトホールの形状異常の発生を抑制す
ることで、コンタクト不良を防止でき、ひいては不揮発
性半導体記憶装置の信頼性を向上できる。

【００４１】また、層間絶縁膜をＢＰＳＧ膜とシリコン
酸化膜とにより構成し、ＢＰＳＧ膜をメモリセルトラン
ジスタ及び周辺トランジスタの第２導電膜上から除去し
て、側壁部にのみ存在するように設けることで、ＢＰＳ
Ｇ膜の体積を小さく抑え、上記熱処理によるＢＰＳＧ膜
のリフローを生じにくくする事が出来る。また、ＢＰＳ
Ｇ膜を第２導電膜上に存在しないようにすることは、す
なわち層間絶縁膜の膜厚を小さくすることにもなる。そ
の結果、層間絶縁膜内に形成されるコンタクトホールの
アスペクト比が小さくなり、それぞれのコンタクトホー
ル内の埋め込み性を向上でき、不揮発性半導体記憶装置
としての信頼性の更なる向上に寄与するという効果も得
られる。

【００４２】

【発明の実施の形態】以下、この発明の実施形態を図面
を参照して説明する。この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。

【００４３】この発明の一実施形態に係る不揮発性半導
体記憶装置及びその製造方法について、ＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭを例に挙げて説明する。

【００４４】図１は本実施形態が適用されるＮＡＮＤ型
フラッシュＥＥＰＲＯＭのメモリセルアレイとその周辺
回路の一部を示す回路構成図である。図示するように、
ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルアレイ
１は、２つの選択トランジスタ２−１、２−２の間に直
列に接続された例えば８個のメモリセルトランジスタ３
−１〜３−８で構成されたＮＡＮＤセル４を複数備えて
いる。各ＮＡＮＤセル４内のメモリセルトランジスタ３
−１〜３−８の制御ゲートは、行毎に制御ゲート線ＣＧ
１〜ＣＧ８に接続され、メモリセルトランジスタ３−１
〜３−８のドレイン側及びソース側に設けられた選択ト
ランジスタ２−１、２−２のセレクトゲートは行毎に、
それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に接続さ
れており、このセレクトゲート線ＳＧＤ１、ＳＧＳ１、
制御ゲート線ＣＧ１〜ＣＧ８はロウデコーダ５に接続さ
れている。ロウデコーダ５は制御ゲート線ＣＧ１〜ＣＧ
８のいずれか１つ、そしてセレクトゲート線ＳＧＤ１、
ＳＧＳ１を選択的に駆動する。また、一方の選択トラン
ジスタ２−１のドレインにはビット線ＢＬｉ（ｉ＝１、
２、…）が接続されており、これらのビット線ＢＬｉは
カラムセレクタ６に接続されている。カラムセレクタ６
は、電流通路の一端がビット線ＢＬ１、ＢＬ２、…にそ
れぞれ接続されている複数のトランジスタ７−１、７−
２、…を有する。これらのトランジスタのゲートはそれ
ぞれ、異なるカラム選択線ＣＳＬ１〜ＣＳＬ４に接続さ
れ、このカラム選択線ＣＳＬ１〜ＣＳＬ４はカラムデコ
ーダ８に接続されている。このカラムデコーダ８はカラ
ム選択線ＣＳＬ１〜ＣＳＬ４を選択的に駆動する。この
カラム選択線ＣＳＬ１〜ＣＳＬ４に接続されたトランジ
スタ７−１〜７−４が選択的に駆動されることにより、
ビット線ＢＬ１〜ＢＬ４のいずれか１つが読み出し／書
き込みノード９に接続される。この読み出し／書き込み
ノード９は、図示しない読み出し回路、及び書き込み回
路へそれぞれ接続されている。

【００４５】また、ＮＡＮＤセル４内の他方の選択トラ
ンジスタ２−２のソースは共通のローカルソース線ＳＬ
に接続されており、図示しないグローバルソース線を介
してソースデコーダへ接続されている。

【００４６】図２は、ＮＡＮＤ型フラッシュＥＥＰＲＯ
Ｍの平面図、図３（ａ）乃至（ｅ）はＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの断面図であり、（ａ）図は図２にお
けるＤ−Ｄ’線に沿った断面図、（ｂ）図はＥ−Ｅ’線
に沿った断面図、（ｃ）図は図２には示していないが、
例えばカラムセレクタ等の周辺トランジスタのＥ−Ｅ’
線方向に沿った断面図、（ｄ）図はＦ−Ｆ’線に沿った
断面図、（ｅ）図は図２には示していないが、メモリセ
ルアレイ領域端部において制御ゲート線ＣＧ１〜８がロ
ウデコーダ５に接続される領域のＥ−Ｅ’線方向に沿っ
た断面図である。

【００４７】図示するように、シリコン基板１０には、
帯状に複数の素子分離領域ＳＴＩが形成されている。こ
の素子分離領域ＳＴＩは、シリコン酸化膜１１、１２に
よって埋め込まれたトレンチにより構成されている。そ
して、隣接する上記素子分離領域ＳＴＩ間は半導体素子
を形成する活性領域ＡＡとなっている。この活性領域Ａ
Ａ上には、ゲート絶縁膜１３（第１絶縁膜）を介して、
多結晶シリコン膜１４、１５（第１導電膜）が設けられ
ている。この多結晶シリコン膜１４、１５は、メモリセ
ルトランジスタの浮遊ゲートＦＧ及び選択トランジスタ
のセレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ１、ＳＧ
Ｓ２となる。また、ゲート絶縁膜１３は、例えばシリコ
ン酸化膜やオキシナイトライド膜等である。更に、素子
領域ＡＡ及び素子分離領域ＳＴＩ上には、素子分離領域
ＳＴＩに交差する方向に沿って、多結晶シリコン膜１７
とタングステンシリサイド膜１８（第２導電膜）が、浮
遊ゲート・制御ゲート間絶縁膜１６（第２絶縁膜）を介
して、多結晶シリコン膜１４、１５を覆うように延設さ
れている。この多結晶シリコン膜１７及びタングステン
シリサイド膜１８は、メモリセルトランジスタの制御ゲ
ートＣＧ１〜８となる。また、浮遊ゲート・制御ゲート
間絶縁膜１６は、例えばシリコン酸化膜、シリコン窒化
膜、及びシリコン酸化膜の３層構造のＯＮＯ膜や、シリ
コン酸化膜の単層膜、シリコン酸化膜とシリコン窒化膜
との２層構造のＯＮ膜、ＮＯ膜であっても良い。そして
上記構成のゲート電極間の半導体基板１０中に、不純物
拡散層１９が選択的に形成されることで、メモリセルア
レイ領域の選択トランジスタ、メモリセルトランジス
タ、及び周辺領域のトランジスタが形成されている。

【００４８】更に、タングステンシリサイド膜１６上に
はシリコン酸化膜２０、２１が設けられ、上記浮遊ゲー
トＦＧ、セレクトゲートＳＧＤ０、ＳＧＤ１、ＳＧＳ
１、ＳＧＳ２、制御ゲートＣＧ１〜８、及びシリコン酸
化膜２０、２１を被覆するように、シリコン窒化膜２２
（第３絶縁膜）が全面に形成されている。また、隣接す
るゲート電極間を埋め込むようにして、層間絶縁膜２３
（第４絶縁膜）が形成され、この層間絶縁膜２３及びシ
リコン窒化膜２２上には、シリコン酸化膜２４（第５絶
縁膜）が形成されている。上記シリコン酸化膜２４内に
は、ビット線ＢＬ、セレクトゲートシャント配線Ｍ０−
１、制御ゲートシャント配線Ｍ０−２、及び周辺トラン
ジスタと接続する金属配線Ｍ０−３が、それぞれチタン
膜２５及びタングステン膜２６により形成されている。

【００４９】ビット線ＢＬは、隣接するセレクトゲート
ＳＧＤ０、ＳＧＤ１間の不純物拡散層１９に到達するコ
ンタクトホール２７（第２コンタクトホール）内に埋め
込み形成された多結晶シリコン膜によるコンタクトプラ
グ２８（第２コンタクトプラグ）によって接続されてい
る（図３（ｂ）参照）。このビット線ＢＬによって、隣
接するセレクトゲート間の不純物拡散層１９はカラムセ
レクタ６に接続されている。

【００５０】また、選択トランジスタのドレイン側のセ
レクトゲートＳＧＤ０、ＳＧＤ１、には、それぞれの多
結晶シリコン膜１４、１５が共通に接続され、且つ浮遊
ゲート・制御ゲート間絶縁膜１６、多結晶シリコン膜１
７、タングステンシリサイド膜１８、及びシリコン酸化
膜２０、２１が除去された領域が存在する（図３（ｄ）
参照）。この領域がドレイン側のセレクトゲートシャン
ト部となり、複数個の選択トランジスタおきに規則的に
設けられている。そして、このセレクトゲートシャント
部に設けられたコンタクトホール２９（第１コンタクト
ホール）内に埋め込み形成された多結晶シリコン膜によ
るコンタクトプラグ２８（第１コンタクトプラグ）によ
って、セレクトゲートＳＧＤ０、ＳＧＤ１はセレクトゲ
ートシャント配線Ｍ０−１に接続され、このセレクトゲ
ートシャント配線Ｍ０−１によって、ドレイン側のセレ
クトゲートＳＧＤ０、ＳＧＤ１はロウデコーダ５に接続
される。

【００５１】一方、ソース側のセレクトゲートＳＧＳ
１、ＳＧＳ２も、浮遊ゲート・制御ゲート間絶縁膜１
６、多結晶シリコン膜１７、タングステンシリサイド膜
１８、及びシリコン酸化膜２０、２１が除去されたセレ
クトゲートシャント部を有している。しかし、ソース側
では、隣接するセレクトゲートＳＧＳ１、ＳＧＳ２を構
成する多結晶シリコン膜１４、１５は共通接続されてお
らず、それぞれの多結晶シリコン膜１５は独立したセレ
クトゲートシャント配線（図示せず）によって接続さ
れ、ロウデコーダ５に接続される。なお、上記セレクト
ゲートシャント部の形成されるＮＡＮＤセル４はダミー
のメモリセルとなり、実際のデータの記憶用には使われ
ない。

【００５２】一方、メモリセルトランジスタの制御ゲー
トＣＧ１〜８には、メモリセルアレイ領域の端部におい
て、制御ゲートＣＧ１〜８の一部を構成する多結晶シリ
コン膜１７に接続するコンタクトホール３１が、各制御
ゲートＣＧ１〜８毎に設けられており、この領域が制御
ゲートシャント部となる（図３（ｅ）参照）。そして、
このシャント部において制御ゲートＣＧ１〜８のそれぞ
れは各々の制御ゲートシャント配線Ｍ０−２に接続さ
れ、この制御ゲートシャント配線Ｍ０−２によってロウ
デコーダ５に接続されている。

【００５３】また、周辺トランジスタの金属配線層Ｍ０
−３も、周辺トランジスタの不純物拡散層１９に、コン
タクトホール３２を介して接続されている（図３（ｃ）
参照）。

【００５４】上記構成のＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭの製造方法について、図４乃至図３４を用いて説明
する。図４乃至図３４はＮＡＮＤ型フラッシュＥＥＰＲ
ＯＭの製造工程の断面図を順次示している。なお、図４
（ａ）乃至図３４（ａ）はそれぞれ図３（ａ）に対応
し、図４（ｂ）乃至図３４（ｂ）はそれぞれ図３（ｂ）
に対応し、図４（ｃ）乃至図３４（ｃ）はそれぞれ図３
（ｃ）に対応し、図２２（ｄ）、図２３（ｄ）及び図２
８（ｄ）乃至図３４（ｄ）はそれぞれ図３（ｄ）に対応
し、図３２（ｅ）乃至図３４（ｅ）はそれぞれ図３
（ｅ）に対応する図である。

【００５５】まず図４（ａ）乃至（ｃ）に示すように、
シリコン基板１０上に、ゲート絶縁膜１３となるシリコ
ン酸化膜を熱酸化法等により８ｎｍの膜厚に形成し、こ
のゲート絶縁膜１３上に多結晶シリコン膜１４を減圧Ｃ
ＶＤ法等により６０ｎｍの膜厚に形成する。なお、この
ゲート絶縁膜１３はシリコン酸化膜のままでもよいが、
ＮＨ_３ガス等による窒化と酸化を行うことでオキシナイ
トライド膜としても良い。

【００５６】引き続き図５（ａ）乃至（ｃ）に示すよう
に、多結晶シリコン膜１４上にシリコン窒化膜３３及び
シリコン酸化膜３４を、減圧ＣＶＤ法等によりそれぞれ
７０ｎｍ、２３０ｎｍの膜厚に形成する。そして、温度
８５０℃で水素燃焼酸化処理を３０分間行う。

【００５７】次に、全面にフォトレジスト３５−１を塗
布し、光蝕刻技術により図６（ａ）乃至（ｃ）のように
パターニングする。

【００５８】次に、上記フォトレジスト３５−１をマス
クに用いてＲＩＥ法等の異方性エッチングを行い、シリ
コン酸化膜３４及びシリコン窒化膜３３を加工する。そ
して、Ｏ_２−プラズマと、硫酸、過酸化水素水の混合液
にて処理を行い、フォトレジスト３５−１を剥離する。
引き続き、上記シリコン酸化膜３４及びシリコン窒化膜
３３をマスクに用いたＲＩＥ法等により、多結晶シリコ
ン膜１４、シリコン酸化膜１３及びシリコン基板１０を
順次エッチングして、図７（ａ）乃至（ｃ）に示すよう
に、素子分離領域ＳＴＩを形成するためのトレンチ３６
を形成する。次に、温度１０００℃の酸化性雰囲気中で
熱処理を行うことで、トレンチ３６の表面に露出してい
るシリコン基板１０の表面に、膜厚６ｎｍのシリコン酸
化膜１１を形成する。このシリコン酸化膜１１は、トレ
ンチ３６の角部の形状を緩やかにすることで、この角部
へのストレス等の集中を防止するためのものである。

【００５９】そして、図８（ａ）乃至（ｃ）に示すよう
に、全面にシリコン酸化膜１２をＨＤＰ法等により４３
０ｎｍの膜厚に形成することで、トレンチ３６を埋め込
む。

【００６０】次に図９（ａ）乃至（ｃ）のように、シリ
コン窒化膜３３をストッパーに用いたＣＭＰ法により、
上記シリコン酸化膜１２、３４を研磨して平坦化し、素
子分離領域ＳＴＩを完成する。

【００６１】そして、ＨＦ溶液により、図１０（ａ）乃
至（ｃ）に示すようにシリコン酸化膜１２を表面から２
０ｎｍ程度エッチングし、次に、図１１（ａ）乃至
（ｃ）のように、温度１５０℃のリン酸処理を４０分間
行うことで、シリコン窒化膜３３を選択的に除去する。

【００６２】その後、図１２（ａ）乃至（ｃ）のよう
に、減圧ＣＶＤ法により多結晶シリコン膜１５及びシリ
コン酸化膜３７をそれぞれ１００ｎｍ、２３０ｎｍの膜
厚に順次形成する。

【００６３】次に図１３（ａ）乃至（ｃ）に示すよう
に、全面にフォトレジスト３５−２を塗布し、光蝕刻技
術にて図示するようにパターニングする。そして、この
フォトレジスト３５−２をマスクに用いたＲＩＥ法等に
よりシリコン酸化膜３７を加工する。

【００６４】その後、Ｏ_２−プラズマと、硫酸、過酸化
水素水の混合液にて処理を行い、レジスト３５−２を剥
離した後、図１４（ａ）乃至（ｃ）に示すように、全面
に減圧ＣＶＤ法等によりシリコン酸化膜３８を７０ｎｍ
の膜厚に形成する。

【００６５】そして、全面エッチバック法により、図１
５（ａ）乃至（ｃ）に示すようにシリコン酸化膜３８が
シリコン酸化膜３７の側壁にのみ残存するようにエッチ
ングする。

【００６６】そして、上記シリコン酸化膜３７、３８を
マスクに用いたＲＩＥ法により、まず多結晶シリコン膜
１５のエッチングを行い、シリコン酸化膜１２の一部を
露出させる。次に、この多結晶シリコン膜１５との選択
比の高い条件にて再度ＲＩＥによるエッチングを行い、
露出しているシリコン酸化膜１２の一部を除去して図１
６（ａ）乃至（ｃ）に示す構造を得る。

【００６７】その後、図１７（ａ）乃至（ｃ）のよう
に、シリコン酸化膜３７、３８のマスク材を、Ｏ_２−プ
ラズマと、硫酸、過酸化水素水の混合液にて除去する。

【００６８】次に、図１８（ａ）乃至（ｃ）に示すよう
に、減圧ＣＶＤ法により全面に浮遊ゲート・制御ゲート
間絶縁膜１６を１７ｎｍの膜厚に形成する。この浮遊ゲ
ート・制御ゲート間絶縁膜１６は、例えばシリコン酸化
膜（ＳｉＯ_２：５ｎｍ）、シリコン窒化膜（ＳｉＮ：７
ｎｍ）、及びシリコン酸化膜（ＳｉＯ_２：５ｎｍ）の３
層構造のＯＮＯ膜である。なお、この浮遊ゲート・制御
ゲート間絶縁膜１６は、単にシリコン酸化膜を用いても
良いし、シリコン酸化膜とシリコン窒化膜との２層構造
のＯＮ膜、ＮＯ膜であっても良い。

【００６９】なお、周辺領域のトランジスタの形成予定
領域の図示せぬ一部領域においては、浮遊ゲート・制御
ゲート間絶縁膜１６を除去してもかまわない。

【００７０】引き続き、図１９（ａ）乃至（ｃ）に示す
ように、浮遊ゲート・制御ゲート間絶縁膜１６上に多結
晶シリコン膜１７、タングステンシリサイド膜１８を、
それぞれ減圧ＣＶＤ法、ＰＶＤ法により８０ｎｍ、５０
ｎｍの膜厚に形成する。

【００７１】更に図２０（ａ）乃至（ｃ）に示すよう
に、タングステンシリサイド膜１８上にシリコン酸化膜
２０を減圧ＣＶＤ法により２３０ｎｍの膜厚に形成す
る。

【００７２】次に、図２１（ａ）乃至（ｃ）に示すよう
に、全面にフォトレジスト３５−３を塗布し、光蝕刻技
術にてメモリセルトランジスタ、選択トランジスタ、及
び周辺トランジスタのゲート電極のパターンにパターニ
ングする。そして、パターニングされたフォトレジスト
３５−３をマスクに用いたＲＩＥ法により、シリコン酸
化膜２０をパターニングする。

【００７３】そして、フォトレジスト３５−３をＯ_２−
プラズマと、硫酸、過酸化水素水の混合液にて除去した
後、上記シリコン酸化膜２０をマスクに用いて、タング
ステンシリサイド膜１８、多結晶シリコン膜１７、及び
浮遊ゲート・制御ゲート間絶縁膜１６をＲＩＥ法によ
り、素子分離領域ＳＴＩに対して直交する方向に沿って
エッチングする。なお、セレクトゲートのシャント部で
も、タングステンシリサイド膜１８、多結晶シリコン膜
１７、及び浮遊ゲート・制御ゲート間絶縁膜１６を除去
しておくことで多結晶シリコン膜１５を露出させる。

【００７４】次に、セレクトゲートのシャント部をフォ
トレジストで被覆した後、再度上記シリコン酸化膜２０
をマスクに用いたＲＩＥ法により、多結晶シリコン膜１
５、１６のエッチングを行い、図２２（ａ）乃至（ｄ）
のような構造を完成する。すなわち、多結晶シリコン膜
１４、１５からなる浮遊ゲートＦＧと、多結晶シリコン
膜１７、タングステンシリサイド１８からなる制御ゲー
トＣＧ１〜８との２層構造によるメモリセルトランジス
タのゲート電極と、同じく２層構造を有し、ＳＧシャン
ト部において多結晶シリコン膜１５が露出された選択ト
ランジスタの電極、及び周辺トランジスタのゲート電極
が構成される。

【００７５】次に、温度８００℃の窒素雰囲気中で１２
０秒間の加熱を行い、更に温度１０００℃の酸化性雰囲
気中で加熱処理を行うことで、セレクトゲートシャント
部以外のシリコン酸化膜２０上にシリコン酸化膜２１を
１０ｎｍの膜厚に形成する。その後、イオン注入法によ
りソース、ドレインとなる領域に不純物を導入すること
で、不純物拡散層１９を選択的に形成し、導入した不純
物の活性化のために、温度１０５０℃の熱処理を３０秒
間行う。引き続き、全面にシリコン窒化膜２２を減圧Ｃ
ＶＤ法により４０ｎｍの膜厚に形成することで、図２３
（ａ）乃至（ｄ）に示す構造を形成する。なお、シリコ
ン酸化膜２０、２１に代えて、この材料にはシリコン窒
化膜を用いてもかまわない。

【００７６】上記工程によりＮＡＮＤ型フラッシュＥＥ
ＰＲＯＭのメモリセルアレイ領域及び周辺領域のＭＯＳ
トランジスタが完成する。

【００７７】次に、図２４（ａ）乃至（ｃ）に示すよう
に、全面に層間絶縁膜として、段差被覆性の高いＢＰＳ
Ｇ膜２３を、常圧ＣＶＤ法により３００ｎｍの膜厚に形
成する。その後、温度８００℃、３０分間の窒素雰囲気
中での加熱処理を行うことで、ＢＰＳＧ膜２３をリフロ
ーさせて、図２５（ａ）乃至（ｃ）のように平坦化す
る。しかし、ＢＰＳＧ膜を堆積させる下地に段差が存在
し、この段差が大きい場合、段差被覆性の高いＢＰＳＧ
膜をもってしても、十分にこの段差を埋め込むことが出
来ない場合がある。

【００７８】そこで、図２６（ａ）乃至（ｃ）に示すよ
うに、再度ＢＰＳＧ膜３９を３００ｎｍの膜厚に積み増
し、図２７（ａ）乃至（ｃ）のように、ＢＰＳＧ膜３９
をリフローさせて、ＢＰＳＧ膜２３の段差を埋め込む。

【００７９】次に、図２８（ａ）乃至（ｄ）に示すよう
に、メモリセルトランジスタのゲート電極上のシリコン
窒化膜２２をストッパーに用いたＣＭＰ法によりＢＰＳ
Ｇ膜２３、３９の研磨を行う。そして、温度８００℃、
１５分の窒素雰囲気中での加熱処理を行うことで、ＢＰ
ＳＧ膜２３、３９の表面を平坦化し、引き続き、温度９
５０℃、１０秒の窒素雰囲気中での加熱処理により、Ｂ
ＰＳＧ膜２３、３９を高密度化させる。

【００８０】次に、図２９（ａ）乃至（ｃ）に示すよう
に、プラズマＣＶＤ法により、全面にシリコン酸化膜２
４を３５０ｎｍの膜厚に形成する。このシリコン酸化膜
２４は、例えばＴＥＯＳ（tetraethylorthosilicate ;
Si(OC₂H₅)₄）を用いて形成したシリコン酸化膜である。
ＢＰＳＧ膜２３上にシリコン酸化膜２４を設けているの
は、ＢＰＳＧ膜２３上に直接金属配線層を形成しようと
した場合、コンタクトホール形成時にＢＰＳＧ膜２３上
にレジストを塗布しなければならず、この際にＢＰＳＧ
膜２３とレジストとが反応して反応層が形成されるため
である。また、ＢＰＳＧ膜は軟質のため、ＣＭＰによる
平坦化を行うと表面に凹凸が生じ、金属配線層を形成す
るための下地の膜として適していないためである。

【００８１】そして、上記シリコン酸化膜２４上にフォ
トレジストを塗布し、光蝕刻技術にて、隣接する選択ト
ランジスタのセレクトゲートＳＧＤ０、ＳＧＤ１との間
の不純物拡散層１９及び、セレクトゲートシャント部に
おける多結晶シリコン膜１５（セレクトゲートＳＧＤ
０、ＳＧＤ１）とコンタクトを取るコンタクトホールの
形成パターンにパターニングする。このパターニングさ
れたフォトレジストをマスクに用いたＲＩＥ法により、
まず、シリコン酸化膜２４、ＢＰＳＧ膜２３、３９のエ
ッチングを行い、シリコン窒化膜２２に達するコンタク
トホールを形成する。そして、フォトレジストをＯ_２−
プラズマと、硫酸、過酸化水素水の混合液にて剥離した
後、シリコン酸化膜２４をマスクに用いたＲＩＥ法によ
りシリコン窒化膜２２及びゲート絶縁膜１３のエッチン
グを行い、図２９（ａ）乃至（ｄ）に示すような、シリ
コン基板１０に達するコンタクトホール２７、及び多結
晶シリコン膜１５に達するコンタクトホール２９を形成
する（図２９（ｂ）、（ｄ）参照）。そして、ＲＩＥを
行った際にコンタクトホール２７、２９の側壁に堆積し
た反応生成物を、Ｏ_２−プラズマと、硫酸、過酸化水素
水の混合液により除去する。なお、ここではコンタクト
ホール２７、２９を同時に形成する例について説明した
が、勿論別個の工程により各々のコンタクトホールを形
成してもかまわない。

【００８２】次に、図３０（ａ）乃至（ｄ）のように、
減圧ＣＶＤ法により全面に多結晶シリコン膜２８を３０
０ｎｍの膜厚に形成し、コンタクトホール２７、２９を
埋め込む。

【００８３】その後、図３１（ａ）乃至（ｄ）に示すよ
うに、ＣＤＥ法により多結晶シリコン膜２８をエッチン
グして、この多結晶シリコン膜２８のコンタクトホール
２７内における高さ調整を行い、コンタクトプラグを形
成する。

【００８４】次に、シリコン酸化膜２４上にフォトレジ
ストを塗布し、光蝕刻技術にて、周辺回路のトランジス
タの不純物拡散層１９とコンタクトを取るコンタクトホ
ールの形成パターン、及びメモリセルアレイ領域の制御
ゲートシャント部において、制御ゲートＣＧ１〜８とコ
ンタクトを取るコンタクトホールの形成パターンにパタ
ーニングする。このパターニングされたフォトレジスト
をマスクに用いたＲＩＥ法により、シリコン酸化膜２
４、ＢＰＳＧ膜２３、シリコン窒化膜２２及びゲート絶
縁膜１３のエッチングを行い、周辺トランジスタの不純
物拡散層１９に到達するコンタクトホール３２を形成す
る。更に、制御ゲートシャント部において、シリコン酸
化膜２４、シリコン窒化膜２２、シリコン酸化膜２０、
２１、及びタングステンシリサイド膜１８をエッチング
して、多結晶シリコン膜１７に到達するコンタクトホー
ル３１を形成する（図３２（ｃ）、（ｅ）参照）。その
後、Ｏ_２−プラズマと、硫酸、過酸化水素水の混合液に
よりレジストを除去して、図３２（ａ）乃至（ｅ）の構
造を得る。

【００８５】その後、シリコン酸化膜２４上にフォトレ
ジストを塗布し、光蝕刻技術とＲＩＥ法により、シリコ
ン酸化膜２４内に、隣接する選択トランジスタのセレク
トゲート間の不純物拡散層１９と接続するビット線Ｂ
Ｌ、セレクトゲートのシャント配線Ｍ０−１、制御ゲー
トのシャント配線Ｍ０−２、及び周辺回路のトランジス
タの不純物拡散層と接続する配線Ｍ０−３のパターンを
形成する。そしてフォトレジストを剥離し、エッチング
により堆積した反応生成物を除去することにより図３３
（ａ）乃至（ｅ）の構造を得る。

【００８６】更に、コンタクトホール３２の底部の半導
体基板１０中に、イオン注入法により不純物を導入し、
ＲＴＡ法により温度９５０℃の窒素雰囲気中で加熱する
ことにより、導入した不純物を活性化する。

【００８７】そして、図３４（ａ）乃至（ｅ）に示すよ
うに、ＰＶＤ法により全面にチタン膜２５及びタングス
テン膜２６を、それぞれ３００ｎｍ、４００ｎｍの膜厚
に順次形成する。

【００８８】その後は、チタン膜２５及びタングステン
膜３６を、配線を形成しない領域のシリコン酸化膜２４
が露出するまでＣＭＰ法により研磨、平坦化する。そし
て、温度４００℃の、水素を含む窒素雰囲気中で３０分
間の熱処理を行い、図３（ａ）乃至（ｅ）の構造を完成
する。

【００８９】上記のような構成及び製造方法によれば、
セレクトゲートシャント部において、多結晶シリコン膜
１５に達するコンタクトホール２９内に、多結晶シリコ
ン膜２８による埋め込みプラグを形成している。そし
て、この埋め込みプラグの形成後に、周辺トランジスタ
の不純物拡散層１９にコンタクトするコンタクトホール
３２を形成している。

【００９０】このコンタクトホール３２の底部には、接
触抵抗の低減を図るために不純物を導入する工程が必要
であり、更にその不純物を活性化させるために高温の熱
処理工程が必要となる。この高温の熱処理によりシリコ
ン酸化膜２４は収縮を起こし、それにつられてＢＰＳＧ
膜２３はリフローを起こす。

【００９１】しかし、本実施形態では、上記不純物の活
性化のために行う熱処理工程の前に、セレクトゲートシ
ャント部におけるコンタクトホール２９内を多結晶シリ
コン膜２８により埋め込んでいる。そのため、上記熱処
理工程でＢＰＳＧ膜２３のリフローは、コンタクトホー
ル２９の形状に対して殆ど影響を与えない。すなわち、
コンタクトホール２９の形状に異常が発生することを抑
制することで、コンタクト不良を防止でき、ひいては不
揮発性半導体記憶装置の信頼性を向上できる。

【００９２】また、本実施形態では、シリコン基板１０
上に設けた各トランジスタを被覆するように、層間絶縁
膜としてのＢＰＳＧ膜２３、３９を形成した後、このＢ
ＰＳＧ膜２３、３９を制御ゲートＣＧ１〜８上のシリコ
ン窒化膜２２が露出するまで研磨、除去している。この
ように、各トランジスタのゲート電極上からＢＰＳＧ膜
を除去して、ＢＰＳＧ膜の体積を可能な限り小さくする
ことによって、上記熱処理によるＢＰＳＧ膜のリフロー
を生じにくくすることが出来る。

【００９３】更に、上記のようにＢＰＳＧ膜を各トラン
ジスタのゲート電極上から除去することは、すなわち層
間絶縁膜の膜厚を小さくすることになる。その結果、各
コンタクトホール２７、２９、３１、３２のアスペクト
比が小さくなり、それぞれのコンタクトホール内の埋め
込み性を向上でき、不揮発性半導体記憶装置としての信
頼性の向上に寄与する。

【００９４】また、ＢＰＳＧ膜２３、３９を研磨する工
程は、制御ゲートＣＧ１〜８上のシリコン窒化膜２２が
露出した時点で終了させずに、シリコン窒化膜２２の一
部若しくは全てを除去してもかまわない。

【００９５】なお、上記実施形態では、ビット線ＢＬと
セレクトゲートシャント配線Ｍ０−１の２つの金属配線
層を、同じ層間絶縁膜（シリコン酸化膜２４）内に形成
する例を挙げて説明したが、勿論、それぞれの金属配線
層が同じ層間絶縁膜内に設けられる必要は無い。図３５
（ａ）、（ｂ）は、本実施形態の変形例について示しお
り、（ａ）図は図３（ｂ）に対応し、（ｂ）図は図３
（ｄ）に対応するＮＡＮＤ型フラッシュＥＥＰＲＯＭの
断面図である。

【００９６】図示するように、上記実施形態と同様に、
シリコン酸化膜２４内に設けられたビット線ＢＬ上に、
更にＢＰＳＧ膜、シリコン酸化膜による層間絶縁膜４
０、４１を形成する。そして、層間絶縁膜４１内に、チ
タン膜４２、タングステン膜４３によるセレクトゲート
シャント配線Ｍ０−１を形成し、このセレクトゲートシ
ャント配線Ｍ０−１とセレクトゲートの多結晶シリコン
膜１５とを多結晶シリコン膜２８により接続している。

【００９７】このように、金属配線層のレベルが高くな
ることでコンタクトホールのアスペクト比が大きくなる
ような場合において、本発明の効果は特に顕著に現れる
と言うことが出来る。

【００９８】更に、上記実施形態では多結晶シリコン膜
１５に接続するコンタクトホールとしてドレイン側のセ
レクトゲートシャント部を例に挙げて説明したが、勿
論、この領域におけるコンタクトホールに限られるもの
ではない。例えば、ソース側のセレクトゲートシャント
部に適用できるのは当然であり、必要であれば周辺トラ
ンジスタにも適用できる。すなわち、本発明は多結晶シ
リコン膜１５のレベルに達するコンタクトホールの全て
に適用できる。

【００９９】また、上記実施形態では、ビット線ＢＬ及
びセレクトゲートシャント配線Ｍ０−１に接続するコン
タクトホール内のみ多結晶シリコン膜２８によって埋め
込んでいる。これは、メモリセルアレイ領域内であれば
同一導電型の不純物を導入した多結晶シリコン膜を用い
ることが可能だからである。具体的には、メモリセルア
レイ領域内の各不純物拡散層１９はｎ型の導電型を有
し、セレクトゲートを構成する多結晶シリコン膜１４、
１５もｎ型の不純物が導入されている。そのため、ビッ
ト線ＢＬ及びセレクトゲートシャント配線Ｍ０−１に接
続するコンタクトホールを埋め込む材料には、Ｐ（Phos
phorus）やＡｓ（Arsenic）等のｎ型不純物を導入され
た多結晶シリコン膜を共通に用いることが出来る。しか
し、周辺トランジスタはｎ型、ｐ型が混在しており、そ
の導電性に対応してコンタクトプラグの材料を変える必
要がある。これはプロセス上の制約にはなる。そのた
め、本実施形態ではビット線ＢＬ及びセレクトゲートシ
ャント配線Ｍ０−１に接続するコンタクトホールについ
てのみ説明している。しかし、ＢＰＳＧ膜２３のリフロ
ーは、程度の差はあってもＢＰＳＧ膜２３内に設けられ
る全てのコンタクトホールの形状に影響を与えるもので
あるから、全てのコンタクトホールを多結晶シリコン膜
等によるコンタクトプラグで埋め込むことが望ましい。
勿論、コンタクトホール内を埋め込む材料は多結晶シリ
コン膜に限らず、低抵抗が実現でき、ＢＰＳＧ膜のリフ
ローに対するコンタクトホール内の強度を十分に得られ
るものであれば限定されるものではない。

【０１００】更に、上記実施形態ではＮＡＮＤ型フラッ
シュＥＥＰＲＯＭを例に挙げて説明したが、勿論ＮＡＮ
Ｄ型に限らずＮＯＲ型フラッシュＥＥＰＲＯＭにも適用
できるのは言うまでもなく、フラッシュＥＥＰＲＯＭに
限らず２層ゲート構造を有するＥＰＲＯＭなどの半導体
記憶装置に広汎に応用できる。

【０１０１】なお、本願発明は上記実施形態に限定され
るものではなく、実施段階ではその要旨を逸脱しない範
囲で種々に変形することが可能である。更に、上記実施
形態には種々の段階の発明が含まれており、開示される
複数の構成要件における適宜な組み合わせにより種々の
発明が抽出されうる。例えば、実施形態に示される全構
成要件からいくつかの構成要件が削除されても、発明が
解決しようとする課題の欄で述べた課題が解決でき、発
明の効果の欄で述べられている効果が得られる場合に
は、この構成要件が削除された構成が発明として抽出さ
れうる。

【０１０２】

【発明の効果】以上説明したように、この発明によれ
ば、コンタクトホールの形状変化を防止することによ
り、コンタクト不良を抑制し、高信頼性の不揮発性半導
体記憶装置及びその製造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の一実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの回路図。

【図２】この発明の一実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの平面図。

【図３】図２の一部断面図であり、（ａ）図はＤ−Ｄ’
線、（ｂ）図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−
Ｅ’線方向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリ
セルアレイ領域端部のＥ−Ｅ’線方向に沿った断面図。

【図４】この発明の一実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの第１の製造工程の断面図を示してお
り、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図は
Ｅ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿
った断面図。

【図５】この発明の一実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの第２の製造工程の断面図を示してお
り、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図は
Ｅ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿
った断面図。

【図６】この発明の一実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの第３の製造工程の断面図を示してお
り、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図は
Ｅ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿
った断面図。

【図７】この発明の一実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの第４の製造工程の断面図を示してお
り、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図は
Ｅ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿
った断面図。

【図８】この発明の一実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの第５の製造工程の断面図を示してお
り、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図は
Ｅ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿
った断面図。

【図９】この発明の一実施形態に係るＮＡＮＤ型フラッ
シュＥＥＰＲＯＭの第６の製造工程の断面図を示してお
り、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図は
Ｅ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に沿
った断面図。

【図１０】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第７の製造工程の断面図を示して
おり、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図
はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に
沿った断面図。

【図１１】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第８の製造工程の断面図を示して
おり、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図
はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に
沿った断面図。

【図１２】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第９の製造工程の断面図を示して
おり、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）図
はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向に
沿った断面図。

【図１３】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１０の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図１４】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１１の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図１５】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１２の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図１６】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１３の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図１７】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１４の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図１８】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１５の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図１９】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１６の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図２０】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１７の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図２１】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１８の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図２２】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第１９の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方
向、（ｄ）図はＦ−Ｆ’線に沿った断面図。

【図２３】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２０の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方
向、（ｄ）図はＦ−Ｆ’線に沿った断面図。

【図２４】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２１の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図２５】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２２の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図２６】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２３の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図２７】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２４の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図２８】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２５の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方向
に沿った断面図。

【図２９】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２６の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方
向、（ｄ）図はＦ−Ｆ’線に沿った断面図。

【図３０】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２７の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方
向、（ｄ）図はＦ−Ｆ’線に沿った断面図。

【図３１】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２８の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方
向、（ｄ）図はＦ−Ｆ’線に沿った断面図。

【図３２】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第２９の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方
向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレ
イ領域端部におけるＥ−Ｅ’線方向に沿った断面図。

【図３３】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第３０の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方
向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレ
イ領域端部におけるＥ−Ｅ’線方向に沿った断面図。

【図３４】この発明の一実施形態に係るＮＡＮＤ型フラ
ッシュＥＥＰＲＯＭの第３１の製造工程の断面図を示し
ており、図２において、（ａ）図はＤ−Ｄ’線、（ｂ）
図はＥ−Ｅ’線、（ｃ）図は周辺領域のＥ−Ｅ’線方
向、（ｄ）図はＦ−Ｆ’線、（ｅ）図はメモリセルアレ
イ領域端部におけるＥ−Ｅ’線方向に沿った断面図。

【図３５】この発明の一実施形態の変形例に係るＮＡＮ
Ｄ型フラッシュＥＥＰＲＯＭの断面図を示しており、図
２において、（ａ）図はＤ−Ｄ’線、（ｂ）図はＦ−
Ｆ’線に沿った断面図。

【図３６】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
平面図。

【図３７】図３６の一部断面図であり、（ａ）図はＡ−
Ａ’線、（ｂ）図はＢ−Ｂ’線、（ｃ）図は周辺領域の
Ｂ−Ｂ’線方向、（ｄ）図はＣ−Ｃ’線、（ｅ）図はメ
モリセルアレイ領域端部のＢ−Ｂ’線方向に沿った断面
図。

【図３８】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第１の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。

【図３９】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第２の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。

【図４０】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第３の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。

【図４１】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第４の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。

【図４２】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第５の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。

【図４３】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第６の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。

【図４４】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第７の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−
Ｃ’線に沿った断面図。

【図４５】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第８の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向に沿った断面図。

【図４６】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第９の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−
Ｃ’線に沿った断面図。

【図４７】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第１０の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−
Ｃ’線に沿った断面図。

【図４８】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第１１の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−
Ｃ’線に沿った断面図。

【図４９】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第１２の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−
Ｃ’線、（ｅ）図はメモリセルアレイ領域端部における
Ｂ−Ｂ’線方向に沿った断面図。

【図５０】従来のＮＡＮＤ型フラッシュＥＥＰＲＯＭの
第１３の製造工程の断面図を示しており、図３６におい
て、（ａ）図はＡ−Ａ’線、（ｂ）図はＢ−Ｂ’線、
（ｃ）図は周辺領域のＢ−Ｂ’線方向、（ｄ）図はＣ−
Ｃ’線、（ｅ）図はメモリセルアレイ領域端部における
Ｂ−Ｂ’線方向に沿った断面図。

【図５１】従来の問題点を説明するためのもので、ＮＡ
ＮＤ型フラッシュＥＥＰＲＯＭの断面図を示しており、
図３６においてＦ−Ｆ’線に沿った断面図。

【符号の説明】

１…メモリセルアレイ ２、２−１、２−２…選択トランジスタ ３、３−１〜３−８…メモリセルトランジスタ ４…ＮＡＮＤセル ５…ロウデコーダ ６…カラムセレクタ ７…トランジスタ ８…カラムデコーダ ９…読み出し／書き込みノード １０、１００…シリコン基板 １１、１２、２０、２１、２４、３４、３７、３８、１
１０、１２０、２００、２１０、２４０、３４０…シリ
コン酸化膜 １３、１３０…ゲート絶縁膜 １４、１５、１７、２８、１４０、１５０、１７０、２
８０…多結晶シリコン膜 １６、１６０…浮遊ゲート・制御ゲート間絶縁膜 １８、１８０…タングステンシリサイド膜 １９、１９０…不純物拡散層 ２２、３３、２２０、３３０…シリコン窒化膜 ２３、３９、２３０、３９０…ＢＰＳＧ膜 ２５、２５０…チタン膜 ２６、２６０…タングステン膜 ２７、２９、３１、３２、２７０、２９０、３１０、３
２０…コンタクトホール ３５−１〜３…フォトレジスト ３６、３６０…トレンチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 原 徹 三重県四日市市伊倉３−６−27 グリーン コーポ伊倉101 Ｆターム(参考） 5F001 AA02 AA43 AA63 AB08 AD12 AD19 AD41 AD53 AD60 AG02 AG07 AG10 AG28 AG40 5F033 HH04 HH18 HH19 HH28 JJ04 KK04 MM05 MM07 PP09 PP14 QQ08 QQ09 QQ10 QQ13 QQ16 QQ21 QQ28 QQ37 QQ48 QQ73 QQ74 QQ75 RR04 RR06 RR15 SS04 SS12 SS13 SS15 VV16 XX02 5F083 EP13 EP23 EP32 EP54 EP55 EP56 EP76 ER22 GA02 JA04 JA05 JA35 JA39 JA53 JA56 MA01 MA06 MA16 MA19 NA01 PR05 PR07 PR12 PR29 PR38 PR39 PR40 PR43 PR44 PR45 PR53 PR54 PR55 5F101 BA02 BA29 BA36 BB05 BD02 BD10 BD22 BD34 BD35 BH03 BH13 BH14 BH19 BH21

Claims (12)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１絶縁膜
   と、前記第１絶縁膜上に形成された第１導電膜と、前記
   第１導電膜上に形成された第２絶縁膜と、前記第２絶縁
   膜上に形成された第２導電膜との積層構造を有し、前記
   第１、第２導電膜がそれぞれ浮遊ゲート、制御ゲートと
   して機能するメモリセルトランジスタと、 前記第１絶縁膜、前記第１導電膜、前記第２絶縁膜、及
   び前記第２導電膜の積層構造を有し、前記第１導電膜が
   ゲート電極として機能する周辺トランジスタと、 前記メモリセルトランジスタ及び周辺トランジスタを被
   覆するようにして設けられた層間絶縁膜と、 前記層間絶縁膜を貫通して前記周辺トランジスタの前記
   第１導電膜に達する第１コンタクトホールと、 前記第１コンタクトホール内に埋め込み形成され、導電
   性を有し且つ前記層間絶縁膜より溶融温度が高い、補強
   用の第１コンタクトプラグとを具備することを特徴とす
   る不揮発性半導体記憶装置。
2. 【請求項２】 前記第１コンタクトプラグは、不純物を
   添加された多結晶シリコンであることを特徴とする請求
   項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 前記層間絶縁膜は、ボロン及びリンを含
   む第１シリコン酸化膜と、第２シリコン酸化膜との多層
   構造であり、 前記第２シリコン酸化膜中に設けられ、前記第１コンタ
   クトプラグと接続される第１金属配線層を更に有するこ
   とを特徴とする請求項１または２記載の不揮発性半導体
   記憶装置。
4. 【請求項４】 前記層間絶縁膜を貫通して前記半導体基
   板に達する第２コンタクトホールと、 前記第２コンタクトホール内に埋め込み形成され、導電
   性を有し且つ前記層間絶縁膜より溶融温度が高い、補強
   用の第２コンタクトプラグと、 前記第２シリコン酸化膜中に設けられ、前記第２コンタ
   クトプラグと接続される第２金属配線層とを更に有する
   ことを特徴とする請求項３記載の不揮発性半導体記憶装
   置。
5. 【請求項５】 前記第２コンタクトプラグは、不純物を
   添加された多結晶シリコンであることを特徴とする請求
   項４記載の不揮発性半導体記憶装置。
6. 【請求項６】 前記第１シリコン酸化膜は、前記半導体
   基板上に設けられ、前記メモリセルトランジスタ及び周
   辺トランジスタの前記積層構造の側壁部を埋め込み、且
   つ前記第２導電膜の上面に達する膜厚を有することを特
   徴とする請求項３乃至５いずれか１項記載の不揮発性半
   導体記憶装置。
7. 【請求項７】 半導体基板上に第１絶縁膜を形成する工
   程と、 前記第１絶縁膜上に第１導電膜を形成する工程と、 前記第１導電膜上に第２絶縁膜を形成する工程と、 前記第２絶縁膜上に第２導電膜を形成する工程と、 前記第１、第２導電膜及び前記第２絶縁膜をパターニン
   グして、前記第１絶縁膜、前記第１導電膜、前記第２絶
   縁膜、及び前記第２導電膜を有し、前記第１、第２導電
   膜がそれぞれ浮遊ゲート及び制御ゲートとして機能する
   メモリセルトランジスタの積層構造と、前記第１絶縁
   膜、前記第１導電膜、前記第２絶縁膜、及び前記第２導
   電膜を有し、前記第１導電膜がゲート電極として機能す
   る周辺トランジスタの積層構造を形成する工程と、 前記メモリセルトランジスタ及び前記周辺トランジスタ
   の前記積層構造の上面及び側壁と、前記半導体基板上に
   第３絶縁膜を形成する工程と、 前記第３絶縁膜上に、前記メモリセルトランジスタ及び
   前記周辺トランジスタの前記積層構造を埋め込むように
   第４絶縁膜を形成する工程と、 前記第４絶縁膜をリフローして平坦化する工程と、 前記第４絶縁膜上に第５絶縁膜を形成する工程と、 前記周辺トランジスタの前記第１導電膜に達する第１コ
   ンタクトホールを形成する工程と、 前記第１コンタクトホール内を、導電性を有し且つ前記
   第４絶縁膜より溶融温度が高い補強部材により埋め込
   み、第１コンタクトプラグを形成する工程とを具備し、 その後の熱処理工程における、前記第４絶縁膜のリフロ
   ーによる前記第１コンタクトホール形状の変形を防止す
   ることを特徴とする不揮発性半導体記憶装置の製造方
   法。
8. 【請求項８】 前記第１コンタクトプラグを形成する工
   程の後、前記第５絶縁膜内に、前記第１コンタクトプラ
   グと接続する第１金属配線層を形成する工程を更に備え
   ることを特徴とする請求項７記載の不揮発性半導体記憶
   装置の製造方法。
9. 【請求項９】 前記第１コンタクトホールを形成する工
   程は、同時に前記半導体基板に達する第２コンタクトホ
   ールを形成する工程を含み、 前記第１コンタクトプラグを形成する工程は、前記第
   １、第２コンタクトホール内を前記補強部材により埋め
   込むことにより、前記第１コンタクトプラグと同時に前
   記第２コンタクトホールを埋め込む第２コンタクトプラ
   グを形成する工程を含み、 前記第１金属配線層を形成する工程は、前記第５絶縁膜
   内に、前記第２コンタクトプラグと接続する第２金属配
   線層を同時に形成する工程を含むことを特徴とする請求
   項８記載の不揮発性半導体記憶装置の製造方法。
10. 【請求項１０】 前記第４絶縁膜を平坦化する工程の
    後、該第４絶縁膜を、前記積層構造の上面の前記第３絶
    縁膜に達するまで除去する工程を更に備え、 前記第５絶縁膜は、前記第３絶縁膜及び前記第４絶縁膜
    上に形成されることを特徴とする請求項７乃至９いずれ
    か１項記載の不揮発性半導体記憶装置の製造方法。
11. 【請求項１１】 前記第４絶縁膜は、ボロン及びリンの
    添加された第１シリコン酸化膜であり、 前記第５絶縁膜は第２シリコン酸化膜であることを特徴
    とする請求項７乃至１０いずれか１項記載の半導体記憶
    装置の製造方法。
12. 【請求項１２】 前記補強部材は、不純物を添加された
    多結晶シリコンであることを特徴とする請求項７乃至１
    １いずれか１項記載の不揮発性半導体記憶装置の製造方
    法。