KR20030049390A - 랜딩 플러그 형성 방법 - Google Patents

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Abstract

본 발명은 랜딩플러그 콘택 형성 방법에 관한 것으로, 게이트 전극 상부에 층간 절연막을 증착한 후 층간절연막을 에치백하고, LPC(land plug contact) 마스크를 이용한 식각을 통해 콘택홀을 형성한 후 콘택홀을 매립하기 위한 폴리실리콘막을 증착하고 에치백을 실시하여 소자 분리를 함으로써 CMP 공정을 진행하지 않고도 평탄화를 할 수 있어 CMP 공정으로 인항 디싱(dishing) 현상 및 이로젼(erosion) 현상에 의한 단차 발생을 방지하여 공정 마진을 확보할 수 있는 이점이 있다.

Description

랜딩 플러그 형성 방법{METHOD FOR FORMING OF LANDING PLUG}
본 발명은 층간절연막을 에치백한 후 콘택홀을 매립하기 위해 증착한 폴리실리콘막을 에치백함으로써 CMP 공정을 하지 않고도 평탄화가 가능한 랜딩플러그 콘택 형성방법에 관한 것이다.
반도체 메모리 소자의 고집적화가 진행됨에 따라, 이를 위한 다양한 기술들이 제안되고 있다. 한 예로서, 고집적 반도체메모리 소자는 한정된 공간에 더 많은 단위 셀들을 구비시켜야 하기 때문에, 단위 셀의 실질적인 면적의 감소와 더불어,콘택 사이즈의 크기도 함께 감소되고 있다. 이에 따라, 실리콘 기판과 비트라인 및 상기 실리콘 기판과 캐패시터 사이를 전기적으로 연결하기 위한 콘택홀의 형성에 큰 어려움을 겪고 있으며, 이러한 문제를 해결하기 위한 하나의 기술로서 자기정렬콘택(Self Aligned Contact : 이하, SAC) 기술이 제안되었다.
상기 SAC 기술은 비트라인 및 캐패시터가 형성될 셀 영역 부분을 노출시키는 콘택홀(Landing Plug Contact : LPC)을 형성한 후, 상기 콘택홀 내에 비트라인용 및 캐패시터용 플러그(Landing Plug Poly : LPP)를 매립시킴으로써, 후속에서 형성될 비트라인 및 캐패시터와 실리콘 기판간의 전기적 연결이 용이하게 되도록 한다.
도1A 내지 도1f는 종래기술에 의한 랜딩플러그 콘택 형성 공정을 나타낸 단면도이다.
먼저, 도1a에 도시된 바와 같이 트랜치형의 소자분리막이 형성된 실리콘 기판(10) 상에 제 1 폴리실리콘막(11)과 텅스텐막(12)을 차례로 형성하고, 상기 텅스텐막(12) 상에 하드 마스크용 질화막(13)을 차례로 형성한다.
이어서, 공지된 사진식각 공정으로 상기 질화막(13)을 패터닝하고, 그런다음, 패터닝된 질화막(13)을 식각마스크로해서, 텅스텐막(12) 및 제 1 폴리실리콘막(11)을 식각하여 상기 실리콘 기판(10)에 제 1 폴리실리콘막(11)과 텅스텐막(12)및 질화막(13)의 적층 구조로 이루어진 게이트 전극(14)을 형성한다.
이어서 도1b에 도시되 바와 같이 게이트 전극(14)에 질화막 재질로된 스페이서(15)를 형성한 후 도1c에 도시된 바와 같이 BPSG막으로 층간절연막(16)을 형성하고 도1d에 도시된 바와 같이 LPC 마스크(미도시함)를 이용하여 상기 층간절연막(16)의 일부분을 식각하여 비트라인 및 캐패시터와 콘택될 실리콘 기판 부분을 노출시키는 콘택홀(A)을 형성한다.
그 다음, 도 1e에 도시된 바와 같이, 층간절연막(16) 상에 상기 콘택홀(A)이 완전히 매립될 정도의 충분한 두께로 제 2 폴리실리콘막(17)을 형성한 후 도1f에 도시된 바와 같이 CMP 공정을 통해 평탄화시킨다.
그러나 이와 같은 종래 기술에 의해 제 2 폴리실리콘막(17) 형성후 CMP 공정을 진행하게 되면 디싱(Dishing) 현상과 이로젼(erosion) 현상에 의해 도1f에 도시된 바와 같이 단차가 형성되고 이로인해 잔류물질에 의한 불순물의 형성을 유발하여 이러한 불순물 제거 과정에서 단차가 더욱 깊어져 공정 마진을 떨어뜨리는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의목적은 게이트 전극 상부에 증착한 층간 절연막을 에치백 한 후 콘택홀을 매립하기 위해 증착한 폴리실리콘막을 에치백함으로써 CMP 공정을 실시하지 않고도 평탄화가 되어 CMP 공정으로 인한 디싱 현상 및 에로젼 현상에 의한 단차 발생을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
도1a 내지 도1f는 종래 기술에 의한 랜딩플러그 콘택 형성 공정을 나타낸 단면도이다.
도2a 내지 도2g는 본 발명에 의한 랜딩플러그 콘택 형성 공정을 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
20 : 실리콘 기판 21 : 제 1 폴리실리콘
22 : 텅스텐막 23 : 질화막 마스크
23 : 질화막 24 : 게이트 전극
25 : 질화막 스페이서 26 : 층간 절연막
27 : 제 2 폴리실리콘막 A : 콘택홀
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 제 1 폴리실리콘막과 텅스텐막을 차례로 형성하고, 상기 텅스텐 막 상에 하드 마스크용 질화막을 차례로 형성 하는 단계와, 상기 질화막을 패터닝한 후 패터닝된 질화막을 식각 마스크로 상기 텅스텐 실리사이드막 및 제 1 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극에 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서 상부에 BPSG막으로 층간절연막을 형성한 후 열공정으로 평탄화시키는 단계와, 상기 층간 절연막을 에치백 하는 단계와, 상기 에치백된 층간 절연막의 일부분을 LPC 마스크 이용한 식각을 통해 콘택홀을 형성하는 단계와, 상기 콘택홀을 매립하기 위해 제 2 폴리실리콘막을 증착하는 단계와, 상기 제 2 폴리실리콘막을 에치백하는 공정을 포함하는 것을 특징으로 하는 랜딩플러그 콘택 형성 방법에 관한 것이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2g는 본 발명에 의한 랜딩플러그 콘택 형성 공정을 나타낸 단면도이다.
먼저, 도2a에 도시된 바와 같이 트랜치형의 소자분리막이 형성된 실리콘 기판(20) 상에 제 1 폴리실리콘막(21)과 텅스텐막(22)을 차례로 형성하고, 상기 텅스텐막(22) 상에 하드 마스크용 질화막(23)을 차례로 형성한다.
이어서, 공지된 사진식각 공정으로 상기 질화막(23)을 패터닝하고, 그런다음, 패터닝된 질화막(23)을 식각 마스크로해서, 텅스텐막(22) 및 제 1 폴리실리콘막(21)을 식각하여 상기 실리콘 기판(20)에 제 1 폴리실리콘막(21)과 텅스텐막(22)및 질화막(23)의 적층 구조로 이루어진 게이트 전극(24)을 형성한다.
이어서 도2b에 도시되 바와 같이 게이트 전극(14)에 50~200Å의 두께로 질화막 재질로된 스페이서(25)를 형성하는데, 이때 질화막 스페이서(25)를 형성하는 것은 텅스텐의 산화를 방지하고 식각 공정시 텅스텐이 드러나는 것을 막을 수 있도록 하기 위함이다.
그런 다음, 도2c에 도시된 바와 같이 BPSG막으로 층간절연막(26)을 형성한 후 열공정으로 산화막의 유동성을 증가시키고, 층간 매립과 평탄화가 되도록 한다.
이때, 상기 BPSG막은 P 농도는 2~5wt%로, B 농도는 4~7wt%로 3000~6000Å의 두께로 형성한다.
이어서, 도2d에 도시된 바와 같이 CHF3가스를 사용하여 질화막스페이서(25)스페이서를 기준으로 ±10Å 이내로 에치백 공정을 실시한다.
이때, 상기 에치백 공정은 MERIE(magnetically enhanced reactive ion etching)를 이용한 건식식각으로 한다.
그런 다음, 도2e에 도시된 바와 같이 LPC 마스크(미도시함)를 이용하여 상기 층간절연막(26)의 일부분을 식각하여 비트라인 및 캐패시터와 콘택될 실리콘 기판 부분을 노출시키는 콘택홀(A)을 형성하는데 이때, 상기 LPC 마스크를 이용한 식각 공정시 C4F8가스 또는 CF4가스를 사용한다.
이어서, 도2f에 도시된 바와 같이 저압화학기상증착법으로 제 2 폴리실리콘막(27)을 증착하여 콘택홀(A)을 매립한다.
이때, 상기 제 2 폴리실리콘막(27) 증착시 인의 농도는 1.0×1020~2.0×1020으로 한다.
그런 다음, 도2g에 도시된 바와 같이 상기에서 증착된 제 2 폴리 실리콘막(27)을 에치백 한다.
이때, 제 2 폴리실리콘막 에치백 공정시 HDP(high density plasma) 소스를 이용한 TCP(transfor coupled plasma)나 ICP(inductively coupled plasma)를 사용하고, 3~10mTorr의 압력으로 C2F6또는 CF4가스를 사용한다.
또한, 제 2 폴리실리콘막 에치백 공정은 질화막 스페이서(27)를 기준으로 ±10Å 이내로 하는 것을 특징으로 한다.
상기한 바와 같이 본 발명은 랜딩플러그 콘택 형성 방법에 관한 것으로, 게이트 전극 상부에 층간 절연막을 증착한 후 층간절연막을 에치백하고, LPC 마스크를 이용한 식각을 통해 콘택홀을 형성한 후 콘택홀을 매립하기 위한 폴리실리콘막을 증착하고 에치백을 실시하여 소자 분리를 함으로써 CMP 공정을 진행하지 않고도 평탄화를 할 수 있어 CMP 공정으로 인항 디싱 현상 및 이로젼 현상에 의한 단차 발생을 방지하여 공정 마진을 확보할 수 있는 이점이 있다.

Claims (11)

  1. 실리콘 기판 상에 제 1 폴리실리콘막과 텅스텐막을 차례로 형성하고, 상기 텅스텐 막 상에 하드 마스크용 질화막을 차례로 형성하는 단계와,
    상기 질화막을 패터닝한 후 패터닝된 질화막을 식각 마스크로 상기 텅스텐 실리사이드막 및 제 1 폴리실리콘막을 식각하여 게이트 전극을 형성하는 단계와,
    상기 게이트 전극에 질화막 스페이서를 형성하는 단계와,
    상기 질화막 스페이서 상부에 BPSG막으로 층간절연막을 형성한 후 열공정으로 평탄화시키는 단계와,
    상기 층간 절연막을 에치백 하여 분리하는 단계와,
    상기 에치백된 층간 절연막의 일부분을 LPC 마스크 이용한 식각을 통해 콘택홀을 형성하는 단계와,
    상기 콘택홀을 매립하기 위해 제 2 폴리실리콘막을 증착하는 단계와,
    상기 제 2 폴리실리콘막을 에치백 하여 분리하는 공정을,
    포함하는 것을 특징으로 하는 랜딩플러그 콘택 형성 방법.
  2. 제 1항에 있어서, 상기 질화막 스페이서는 50~200Å의 두께로, 상기 층간 절연막은 3000~6000Å의 두께로 형성하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
  3. 제 1항에 있어서, 상기 층간절연막의 P농도는 2~5wt%, B의 농도는 4~7wt%인 것을 특징으로 하는 랜딩플러그 콘택 형성 방법.
  4. 제 1항에 있어서, 상기 층간절연막의 에치백 공정은 MERIE를 이용한 건식 식각을 사용하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
  5. 제 1항에 있어서, 상기 층간절연막 에치백 공정시 CHF3가스를 사용하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
  6. 제 1항에 있어서, 상기 층간절연막 에치백 공정은 질화막 스페이서를 기준으로 ±10Å 이내로 실시하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
  7. 제 1항에 있어서, 상기 LPC 마스크를 이용한 식각 공정은 C4F8또는 CF4가스를 사용하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
  8. 제 1항에 있어서, 상기 제 2 폴리실리콘은 저압화상기상증착법으로 인의 농도를 1.0×1020~2.0×1020으로 증착하는 것을 특징으로 하는 랜딩 플러그 콘택 형성 방법.
  9. 제 1항에 있어서, 상기 제 2 폴리실리콘막 에치백 공정시 HDP 소스를 이용한 TCP나 ICP를 사용하는 것을 특징으로 하는 랜딩플러그 콘택 형성 방법.
  10. 제 1항에 있어서, 상기 제 2 폴리실리콘막 에치백 공정 3~10mTorr의 압력으로 C2F6 또는 CF4 가스를 사용하는 것을 특징으로 하는 랜딩플러그 콘택 형성 방법.
  11. 제 1항에 있어서, 상기 제 2 폴리실리콘막 에치백 공정은 질화막 스페이서를 기준으로 ±10Å 이내로 하는 것을 특징으로 랜딩플러그 콘택 형성 방법.
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* Cited by examiner, † Cited by third party
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KR101026370B1 (ko) * 2003-12-24 2011-04-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법

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