KR20060035127A - 반도체 소자의 컨택 플러그 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 컨택 플러그 형성방법에 관한 것으로, 본 발명은 컨택홀(contact hole)을 통해 노출되는 반도체 기판의 액티브 영역(active region)에 존재하는 불순물 또는 자연 산화막을 제거하기 위한 세정공정 전에 상기 컨택홀의 내측벽에 베리어막(berrier layer)을 형성하고, 상기 베리어막을 보호막으로 하여 상기 세정공정을 실시한다. 따라서, 본 발명에서는 상기 세정공정시 층간 절연막 간의 계면 부위가 손실되는 것을 방지하여 인접한 드레인 컨택 플러그 간의 브릿지(bridge)를 방지할 수 있다. 이를 통해, 반도체 메모리 소자의 특성 향상 및 수율(yield)을 증가시킬 수 있다.
반도체 소자, 컨택 플러그, 베리어막, DHF
Description
도 1 및 도 2는 일반적인 낸드 플래시 메모리 소자의 컨택 플러그 형성방법을 설명하기 위하여 도시한 단면도들이다.
도 3은 일반적인 낸드 플래시 메모리 소자의 컨택 플러그 형성방법을 통해 형성된 컨택 플러그에서 발생되는 브릿지(bridge) 현상을 설명하기 위하여 도시한 도면이다.
도 4 내지 도 13은 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택 플러그 형성방법을 설명하기 위하여 도시한 단면도들이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 반도체 기판 11, 111 : 터널 산화막
12, 112 : 플로팅 게이트 13, 113 : 유전체막
14, 114 : 컨트롤 게이트 15, 115 : 도전층
16, 116 : 게이트 전극 17, 117 : 스페이서
18, 118 : 절연막 19, 119 : 제1 층간 절연막
20, 121 : 소오스 컨택 플러그 120 : 소오스 컨택홀
21, 122 : 제2 층간 절연막 22, 129 : 드레인 컨택 플러그
120 : 소오스 컨택홀 123 : 하드 마스크
124 : 반사 방지막 125 : 드레인 컨택 마스크
126 : 제1 드레인 컨택홀 127 : 제2 드레인 컨택홀
128 : 베리어막
본 발명은 반도체 소자의 컨택 플러그(contact plug) 형성방법에 관한 것으로, 특히 인접하게 형성된 컨택 플러그 간의 단락에 의해 이 부위에서 누설 전류가 발생되는 것을 방지할 수 있는 반도체 소자의 컨택 플러그 형성방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서는 금속배선을 형성하기 위한 배선기술로서 절연막 상에 도전체막을 증착한 후 포토리소그래피(photolithography) 공정 및 식각공정을 이용하여 도전체막을 패터닝하여 금속배선을 형성하는 기술이 널리사용되고 있다.
이러한 금속배선은 외부로부터 인가되는 구동전압(바이어스 전압)을 하부의 반도체 구조물층으로 전달하는 역할을 수행하는데, 금속배선과 소정의 반도체 구조물층을 전기적으로 접속시키기 위해서 컨택 플러그(contact plug)가 필요하게 된다.
반도체 메모리 소자 중 낸드 플래시 메모리 소자에서는 컨택 플러그로 소오 스 컨택 플러그(SouRce ConTact Plug, SRCT)와 드레인 컨택 플러그(DRain CoTact Plug, DRCT)가 형성된다. 소오스 컨택 플러그는 소오스 영역과 소정의 금속배선을 접속시키고, 드레인 컨택 플러그는 드레인 영역과 소정의 금속배선을 전기적으로 접속시킨다.
일반적인 낸드 플래시 메모리 소자의 컨택 플러그 형성방법을 도 1 및 도 2를 참조하여 설명하기로 한다. 여기서, 도 1은 낸드 플래시 메모리 소자를 Y축(비트라인 방향)으로 절단한 단면도이고, 도 2는 X축(워드라인 방향)으로 절단한 단면도이다.
도 1 및 도 2를 참조하면, 게이트 전극(16)과 소오스 및 드레인 영역(미도시)이 형성된 반도체 기판(10)이 제공된다. 여기서, 게이트 전극(16)은 설명의 편의를 위해 터널 산화막(11), 플로팅 게이트(12), 유전체막(13), 컨트롤 게이트(14) 및 도전층(15)을 포함한다.
이러한 게이트 전극(16)의 양측벽에는 스페이서(spacer, 17)가 형성된다. 그런 다음, 스페이서(17)를 포함하는 전체 구조 상부에는 질화막(18)과 층간 절연막(19)(이하, '제1 층간 절연막'이라 함)이 순차적으로 형성된다. 그런 다음, 제1 층간 절연막(19)은 평탄화된다.
그런 다음, 소오스 컨택 마스크(미도시)를 형성한 후 질화막(18)을 식각 정지층으로 하여 소오스 컨택 마스크를 이용한 식각공정을 실시하여 제1 층간 절연막(19)을 식각한다. 그런 다음, 스트립(strip) 공정과 세정공정을 실시하여 소오스 컨택 마스크를 제거하는 한편, 패터닝된 제1 층간 절연막(19)을 통해 노출되는 질 화막(18)을 제거하여 소오스 영역이 노출되도록 소오스 컨택홀(미도시)을 형성한다. 그런 다음, 소오스 컨택홀(미도시)이 갭 필링(gap filling)되도록 소오스 영역과 접속되는 소오스 컨택 플러그(20)를 형성한다.
그런 다음, 소오스 컨택 플러그(20)를 포함하는 전체 구조 상부에 층간 절연막(21)(이하, '제2 층간 절연막'이라 함)을 형성한다. 그런 다음, 제2 층간 절연막(21) 상부에 드레인 컨택 마스크(미도시)를 형성한다. 그런 다음, 드레인 컨택 마스크를 이용한 식각공정을 실시하여 제2 층간 절연막(21) 및 제1 층간 절연막(19)을 식각한다. 그런 다음, 스트립 공정과 세정공정을 실시하여 드레인 컨택 마스크를 제거하는 한편, 패터닝된 제1 층간 절연막(19) 및 제2 층간 절연막(21)을 통해 노출되는 절연막(18)을 제거하여 드레인 영역이 노출되도록 드레인 컨택홀(미도시)을 형성한다. 그런 다음, 드레인 컨택홀을 통해 노출되는 반도체 기판(10)의 상부 표면에 형성된 자연 산화막(native oxide)를 제거하기 위하여 DHF(Diluted HF) 계열의 용액을 이용한 세정공정을 실시한다. 그런 다음, 드레인 컨택홀이 갭 필링되도록 드레인 컨택 플러그용 도전층(미도시)을 증착한 후 이 도전층에 대하여 평탄화 공정을 실시하여 드레인 컨택 플러그(22)를 형성한다.
그러나, 상기에서 설명한 일반적인 낸드 플래시 메모리 소자의 컨택 플러그 형성방법에서는 드레인 컨택홀을 형성한 후 노출되는 반도체 기판(10)의 상부 표면에 형성된 자연 산화막을 제거하기 위해 실시되는 DHF 용액을 이용한 세정공정시 제1 층간 절연막(19)과 제2 층간 절연막(21) 간의 계면 부위(도 2 및 도 3의 'A' 부위)가 세정용액에 의해 손실(loss)이 발생되고, 이로 인하여 후속 드레인 컨택 플러그(22) 형성 완료 후 손실 부위에서 인접한 드레인 컨택 플러그 간에 단락(short)이 발생되거나, 누설 전류(leakage current)가 발생하게 된다. 이러한 현상은 소자의 디자인 룰(design rule)이 감소할 수록 컨택 플러그 간의 스페이스(space)가 감소하게 되어 더욱 빈번하게 발생하게 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로서, 인접하게 형성된 컨택 플러그 간의 단락에 의해 이 부위에서 누설 전류가 발생되는 것을 방지할 수 있는 반도체 소자의 컨택 플러그 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 구현하기 위한 본 발명의 일측면에 따르면, 컨택홀이 형성된 반도체 기판이 제공되는 단계와, 상기 컨택홀의 내측벽에 DHF 계열의 세정용액에 식각되지 않는 물질로 베리어막을 형성하는 단계와, 상기 컨택홀을 통해 노출되는 상기 반도체 기판의 액티브 영역에 존재하는 불순물 또는 자연 산화막을 제거하기 위하여 상기 DHF 계열의 세정용액을 이용하여 세정공정을 실시하는 단계와, 상기 컨택홀이 매립되도록 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법이 제공된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 4 내지 도 13은 본 발명의 바람직한 실시예에 따른 반도체 소자의 컨택 플러그 형성방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 일례로 낸드 플래시 메모리 소자를 도시하였으며, 도 4 내지 도 8, 도 13은 소자를 Y축(비트라인 방향)으로 절단한 단면도들이고, 도 9 내지 도 12는 X축(워드라인 방향)으로 절단한 단면도들이다.
도 4를 참조하면, 게이트 전극(116)과 소오스 및 드레인 영역(미도시)이 형성된 반도체 기판(110)이 제공된다. 여기서, 게이트 전극(116)은 설명의 편의를 위해 터널 산화막(111), 플로팅 게이트(112), 유전체막(113), 컨트롤 게이트(14) 및 도전층(115)을 포함한다. 여기서, 도전층(115)은 텅스텐 실리사이드층으로 형성할 수 있다.
그런 다음, 게이트 전극(116)의 양측벽에 스페이서(117)를 형성한다.
그런 다음, 스페이서(117)를 포함하는 전체 구조 상부의 단차를 따라 절연막(118)을 형성한다. 이때, 절연막(118)은 식각 정지층으로 기능하기 위하여 식각공정시 제1 층간 절연막(119)과의 식각 선택비가 높은 질화막으로 형성하는 것이 바람직하다.
그런 다음, 절연막(118) 상부에 제1 층간 절연막(119)을 형성한다. 이때, 제1 층간 절연막(119)은 갭 필링(gap filling) 특성이 우수한 HDP(High Density Plasma) 산화막으로 형성하는 것이 바람직하다. 여기서, 제1 층간 절연막(119)은 5000Å 내지 10000Å의 두께로 형성한다. 한편, 제1 층간 절연막(119)은 HDP 산화막 이외에, BPSG(Boron Phosphorus Silicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막 및 SOG(Spin On Glass)막 중 어느 하나로 형성하거나, 이 들이 적층된 구조로 형성할 수도 있다.
그런 다음, CMP(Chemical Mechanical Polishing) 공정을 이용한 평탄화 공정을 실시하여 제1 층간 절연막(119)을 평탄화한다.
도 5를 참조하면, 제1 층간 절연막(119) 상에 소오스 컨택 마스크(미도시)를 형성한 후 이 소오스 컨택 마스크를 이용한 식각공정을 실시하여 소오스 컨택홀(120)을 형성한다. 이로써, 소오스 컨택홀(120)을 통해 반도체 기판(110)의 소오스 영역이 노출된다.
그런 다음, 스트립 공정을 실시하여 소오스 컨택 마스크를 제거하는 한편, 세정공정을 실시하여 잔류되는 불순물을 제거한다.
도 6을 참조하면, 소오스 컨택홀(120)이 갭 필링되도록 소오스 컨택 플러그(121)를 형성한다. 소오스 컨택 플러그(121)는 소오스 컨택홀(120)이 갭 필링되도록 전체 구조 상부에 폴리 실리콘막을 증착한 후 CMP 공정 또는 에치백(etch back) 공정을 이용한 평탄화 공정을 실시함으로써 형성된다.
그런 다음, 소오스 컨택 플러그(121)가 형성된 전체 구조 상부에 제2 층간 절연막(122)를 형성한다. 이때, 제2 층간 절연막(122)은 제1 층간 절연막(119)과 동일 물질로 형성할 수 있다.
도 7을 참조하면, 제2 층간 절연막(122) 상에 하드 마스크(123)를 증착한다. 이때, 하드 마스크(123)는 식각공정시 제거가 간편하도록 폴리 실리콘막으로 형성할 수 있다.
도 8을 참조하면, 하드 마스크(123) 상에 반사 방지막(124)과 드레인 컨택 마스크(125)을 형성한다.
도 9를 참조하면, 드레인 컨택 마스크(125)를 이용한 식각공정을 실시하여 반사 방지막(124), 하드 마스크(123) 및 제2 층간 절연막(122)의 일부를 식각하여 제1 드레인 컨택홀(126)을 형성한다.
도 10을 참조하면, 스트립 공정 및/또는 세정공정을 실시하여 드레인 컨택 마스크(125)와 반사 방지막(124)을 제거한다.
그런 다음, 하드 마스크(123)를 식각 마스크로 이용한 식각공정을 실시하여 제2 층간 절연막(122) 및 제1 층간 절연막(119)을 패터닝한다. 이때, 절연막(118)은 식각 정지막으로 기능한다.
그런 다음, 패터닝된 제1 층간 절연막(119) 및 제2 층간 절연막(122)을 통해 노출되는 절연막(118)을 제거하여 드레인 영역이 노출되도록 제2 드레인 컨택홀(127)을 형성한다.
한편, 반도체 메모리 소자에 따라 도 9 및 도 10에서 실시되는 공정단계는 변경될 수 있다. 예컨대, 도 9에서 드레인 컨택 마스크(125)를 이용한 식각공정을 실시하여 반사 방지막(125), 하드 마스크(123), 제2 층간 절연막(122) 및 제1 층간 절연막(119)을 패터닝하여 제1 드레인 컨택홀(126)을 형성한다. 그런 다음, 스트립 공정을 통해 드레인 컨택 마스크(125)를 제거한 후 세정공정을 실시하는 과정으로 이루어질 수도 있다.
도 11을 참조하면, 제2 드레인 컨택홀(127)을 포함하는 전체 구조 상부면의 단차를 따라 베리어막(128)을 증착한다. 이때, 베리어막(128)은 후속 세정공정시 DHF 계열의 세정용액에 제거되지 않는 물질을 이용하여 형성하는 것이 바람직하다. 예컨대, 후속 드레인 컨택 플러그(도 12의 '129'참조)를 폴리 실리콘으로 형성하는 경우 질화막 계열 또는 SiON막으로 증착하고, 텅스텐, 알루미늄 및 구리와 같은 도전층으로 형성하는 경우 Ti/TiN막으로 증착한다.
그런 다음, 건식(dry)방식으로 식각공정을 실시하여 제2 층간 절연막(122)의 상부와 제2 드레인 컨택홀(127)을 통해 노출되는 베리어막(128)(즉, 드레인 영역 상에 증착된 베리어막)을 제거한다. 이로써, 베리어막(128)은 제2 드레인 컨택홀(127)의 내측벽에만 존재하게 된다.
그런 다음, DHF 계열의 세정용액을 이용한 세정공정을 실시하여 드레인 영역 상에 존재하는 불순물 또는 자연 산화막을 제거한다. 이때, 제2 드레인 컨택홀(127)의 내측벽에 형성된 베리어막(128)은 제거되지 않는데, 그 이유는 베리어막(128)을 DHF 계열의 세정용액에 식각되지 않는 물질을 사용하기 때문이다. 이처럼 제2 드레인 컨택홀(127)의 내측벽에 존재하는 베리어막(128)은 상기 세정공정시 보호막으로 기능하여 DHF 계열의 세정용액에 의해 제1 및 제2 층간 절연막(119, 122)이 손실되지 않게 된다.
도 12 및 도 13을 참조하면, 드레인 컨택홀(도 11의 '127'참조)이 갭 필링되도록 드레인 컨택 플러그(129)를 증착한다. 이때, 드레인 컨택 플러그(129)는 드레 인 컨택홀(127)을 포함하는 전체 구조 상부에 드레인 컨택 플러그용 도전층을 증착한 후 CMP(Chemical Mechanical Polishing) 또는 에치백(etch back) 공정을 이용한 평탄화 공정을 실시함으로써 형성된다. 여기서, 드레인 컨택 플러그(129)는 폴리 실리콘막을 이용한다. 이 외에, 텅스텐, 구리 또는 알루미늄과 같은 도전층으로 형성할 수도 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 컨택홀을 통해 노출되는 반도체 기판의 액티브 영역에 존재하는 불순물 또는 자연 산화막을 제거하기 위한 세정공정 전에 상기 컨택홀의 내측벽에 베리어막을 형성하고, 상기 베리어막을 보호막으로 하여 상기 세정공정을 실시함으로써 상기 세정공정시 층간 절연막 간의 계면부위가 손실되는 것을 방지하여 인접한 컨택 플러그 간의 브릿지(bridge)를 방지할 수 있다. 이를 통해, 반도체 메모리 소자의 특성 향상 및 수율(yield)을 증가시킬 수 있다.
Claims (3)
- (a) 컨택홀이 형성된 반도체 기판이 제공되는 단계;(b) 상기 컨택홀의 내측벽에 DHF 계열의 세정용액에 식각되지 않는 물질로 베리어막을 형성하는 단계;(c) 상기 컨택홀을 통해 노출되는 상기 반도체 기판의 액티브 영역에 존재하는 불순물 또는 자연 산화막을 제거하기 위하여 상기 DHF 계열의 세정용액을 이용하여 세정공정을 실시하는 단계; 및(d) 상기 컨택홀이 매립되도록 컨택 플러그를 형성하는 단계를 포함하는 반도체 소자의 컨택 플러그 형성방법.
- 제 1 항에 있어서,상기 베리어막은 상기 컨택 플러그가 폴리 실리콘막으로 형성되는 경우 질화막 계열 또는 SiON막으로 형성되는 반도체 소자의 컨택 플러그 형성방법.
- 제 1 항에 있어서,상기 베리어막은 상기 컨택 플러그가 금속층으로 형성되는 경우 Ti/TiN막으로 형성되는 반도체 소자의 컨택 플러그 형성방법.
Priority Applications (1)
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-
2004
- 2004-10-21 KR KR1020040084476A patent/KR20060035127A/ko not_active Application Discontinuation
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