JP2002313847A - 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 - Google Patents

電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法

Info

Publication number
JP2002313847A
JP2002313847A JP2002064194A JP2002064194A JP2002313847A JP 2002313847 A JP2002313847 A JP 2002313847A JP 2002064194 A JP2002064194 A JP 2002064194A JP 2002064194 A JP2002064194 A JP 2002064194A JP 2002313847 A JP2002313847 A JP 2002313847A
Authority
JP
Japan
Prior art keywords
test
chip
terminal
pattern
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002064194A
Other languages
English (en)
Other versions
JP4611600B2 (ja
Inventor
Hyoung-Ho Kim
亨 鎬 金
Ye-Jung Jung
禮 貞 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2002313847A publication Critical patent/JP2002313847A/ja
Application granted granted Critical
Publication of JP4611600B2 publication Critical patent/JP4611600B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0266—Marks, test patterns or identification means
    • H05K1/0268—Marks, test patterns or identification means for electrical inspection or testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387—Flexible insulating substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0286—Programmable, customizable or modifiable circuits
    • H05K1/0293—Individual printed conductors which are adapted for modification, e.g. fusable or breakable conductors, printed switches
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/2818—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP] using test structures on, or modifications of, the card under test, made for the purpose of testing, e.g. additional components or connectors
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/189—Printed circuits structurally associated with non-printed electric components characterised by the use of a flexible or folded printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0302—Properties and characteristics in general
    • H05K2201/0305—Solder used for other purposes than connections between PCB or components, e.g. for filling vias or for programmable patterns
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/17—Post-manufacturing processes
    • H05K2203/173—Adding connections between adjacent pads or conductors, e.g. for modifying or repairing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 電気的特性評価のためのテストパッドを有す
るＣＯＦパッケージ及びＣＯＦパッケージ形成方法を提
供する。 【解決手段】 ベースフィルム上に所定の半導体チップ
デバイスが装着されるＣＯＦパッケージにおいて、外部
から所定のデータ及び制御信号を入力して半導体チップ
デバイスに伝達するための信号入力部と、半導体チップ
デバイスの該当端子と連結される一つ以上の受動素子
と、ベースフィルム上に形成され、受動素子を実装する
ための一つ以上の受動素子用パッドと、半導体チップデ
バイスの各端子のうち信号入力部を通じて外部に引き出
されていない端子をテストするための一つ以上のテスト
パッドとを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特に、電気的特性評価のためのテストパッドを有するチ
ップオンフィルムパッケージ及びチップオンフィルムパ
ッケージ形成方法に関する。
【０００２】
【従来の技術】最近、液晶表示装置（Ｌｉｑｕｉｄ Ｃ
ｒｙｓｔａｌ Ｄｅｖｉｃｅ：以下、ＬＣＤという）を
使用する電子製品は軽薄短小化を要求する趨勢にある。
すなわち、ＬＣＤ分野でＩＣパッケージは多様な機能を
行うために入出力端子が増加すると同時に薄型化がさら
に要求される。このような要求に応じるために、集積回
路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：以下、Ｉ
Ｃという）をテープ形のパッケージで形成したテープキ
ャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋ
ａｇｅ：以下、ＴＣＰという）技術が開発された。ＴＣ
Ｐにはテープ自動ボンディング（Ｔａｐｅ Ａｕｔｏｍ
ａｔｅｄ Ｂｏｎｄｉｎｇ：以下、ＴＡＢ）パッケー
ジ、チップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ：以
下、ＣＯＦという）パッケージなどがある。
【０００３】ＴＡＢパッケージはベースフィルムとして
利用されるテープ上に接着剤を塗布し、接着剤により銅
箔（Ｃｕ ｆｏｉｌ）を接着させる。したがって、接着
された銅箔は設計されたパターンで配線され、テープ上
に配線されたリードとチップとが連結される。このよう
なＴＡＢパッケージは薄くなり、可撓性が向上するとい
う点で有利である。したがって、ＴＡＢパッケージはＬ
ＣＤが装備されるノート型パソコン、携帯電話のような
通信機器、時計及び計測器などいろいろな分野で多用さ
れている。
【０００４】また、最近にはＴＡＢパッケージよりさら
に発展した段階のＣＯＦパッケージが開発された。この
ようなＣＯＦパッケージはポリイミドテープの厚さが２
５ｕｍであって、７５ｕｍの厚さを有するＴＡＢパッケ
ージより可撓性をさらに改善できる。また、ＣＯＦパッ
ケージには抵抗およびキャパシタなどの受動素子を実装
して外部ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏ
ａｒｄ）のサイズを減らせる。このように、ＣＯＦパッ
ケージでは受動素子を実装することによってノイズ特性
を向上させ、外部ＰＣＢと連結されるコネクタ部分の端
子数を最小化できる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＣＯＦ
パッケージは電気的特性評価時に一部制限的な要素が伴
う。すなわち、ＣＯＦパッケージ内部で半導体チップデ
バイスのいくつかの端子はキャパシタ及び抵抗と連結さ
れた状態で一つの端子で結合されて外部と連結される場
合が存在する。一方、ＣＯＦパッケージの電気的特性評
価は外部ＰＣＢと連結されるコネクタ側の端子だけで行
われることが一般的である。したがって、多くの端子が
パッケージ外部に引き出されずに内部的に形成されるＣ
ＯＦパッケージでは、テストされる端子が制限される。
これによって、従来はチップの各パッドに対する全体的
な電気的特性を評価し難いという問題点があった。上記
問題点に鑑み、本発明の目的は、受動素子が実装される
ＣＯＦパッケージ内部にテストパッドを具備して外部に
引き出されないチップの端子をテストできるようにした
ＣＯＦパッケージを提供することである。上記問題点に
鑑み、本発明の他の目的は、前記ＣＯＦパッケージを形
成するための方法を提供することである。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明による電気的特性評価のためのテストパッド
を有するＣＯＦパッケージは、ベースフィルム上に所定
の半導体チップデバイスが装着されるチップオンフィル
ムパッケージにおいて、外部から所定のデータ及び制御
信号を入力して半導体チップデバイスに伝達するための
信号入力部と、半導体チップデバイスの該当端子と連結
される一つ以上の受動素子と、ベースフィルム上に形成
され、受動素子を実装するための一つ以上の受動素子用
パッドと、半導体チップデバイスの各端子のうち信号入
力部を通じて外部に引き出されていない端子をテストす
るための一つ以上のテストパッドと、を具備することを
特徴とする。
【０００７】前記他の課題を解決するために、本発明に
よる電気的特性評価のためのテストパッドを有するＣＯ
Ｆパッケージ形成方法は、ベースフィルム上に所定の半
導体チップデバイスが装着されるＣＯＦパッケージの形
成方法において、（ａ）ベースフィルム上にパターンを
形成する過程で所定の受動素子を実装するためのパッド
と、半導体チップデバイスの相異なる端子と連結される
パターンを有する少なくとも一つのテストパッドとを形
成する段階と、（ｂ）半導体チップデバイスと、ベース
フィルム上に形成された内部リードとをボンディングす
る段階と、（ｃ）外部のテスト設備を利用してテストパ
ッドを接触し、テストパッドと連結された各端子をテス
トする段階と、（ｄ）テストが終わったならば、受動素
子の実装のためのパッド及びテストパッドにソルダペー
ストを覆う段階と、（ｅ）受動素子を所定のパッドに整
列させて熱により互いに接合させ、テストが終わったテ
ストパッドに熱を加えてパターンを互いに短絡させる段
階と、を具備することを特徴とする。
【０００８】
【発明の実施の形態】以下、添付した図面を参照して、
本発明による電気的特性評価のためのテストパッドを有
するＣＯＦパッケージ及びＣＯＦパッケージ形成方法に
関して詳細に説明する。図１は、本発明の実施形態によ
る電気的特性評価を容易にするＣＯＦパッケージを説明
するための図面である。図１に示した実施形態のＣＯＦ
パッケージはＬＣＤドライバチップのためのＣＯＦパッ
ケージである。図１を参照すれば、ＬＣＤドライバＩＣ
のためのＣＯＦパッケージ１０はＬＣＤドライバチップ
１００、パターニングされた信号ライン１７０、電気的
特性評価用テストパッド１１０、１２０、受動素子部１
４０、１５０、１６０及び信号入力部１３０より構成さ
れる。図１のＣＯＦパッケージ１０はポリイミドテープ
のベースフィルム上に接着剤を塗布せずに、テープ上に
銅箔を接着させて、設計されたパターンによって配線さ
れる。
【０００９】信号入力部１３０は、外部ＰＣＢとコネク
タにより連結されるようにコネクタタイプで形成され、
外部の制御回路（例えば、マイクロプロセッサ）から多
数のデータおよび制御信号を入力して信号ライン１７０
を通じてＬＣＤドライバチップ１００に伝達する。図１
に示す信号入力部１３０に関して具体的に説明すれば次
の通りである。すなわち、信号入力部１３０は電源電圧
ＶＤＤと接地電圧ＶＳＳとが入力される端子を具備す
る。また、信号入力部１３０は所定ビット、例えば、８
ビットのデータをマイクロプロセッサ（図示せず）から
入力または出力するための端子Ｄ０〜Ｄ７を具備する。
信号入力部１３０のＲＤ端子及びＷＲ端子は各々読出し
イネーブル信号と書込みイネーブル信号とを収容するた
めの端子を示す。信号入力部１３０のＡＯ端子は８ビッ
トのデータ入出力端子Ｄ０〜Ｄ７がディスプレイデータ
を入力とするかあるいは制御信号を入力とするかを選択
するための端子である。また、入力端子ＲＥＳはＲＥＳ
ＥＴ信号を入力とする端子を示し、ＣＳ１はチップセレ
クト端子を示し、ＣＳ１がイネーブルされる時だけデー
タ及び制御信号がイネーブルされる。 図１の信号ライ
ン１７０はＣＯＦパッケージ１０内部で信号入力部１３
０とＬＣＤドライバチップ１００の各々の端子との間を
連結するための信号ラインである。
【００１０】ＬＣＤドライバチップ１００は、外部のＬ
ＣＤパネル（図示せず）の画面ディスプレイのために、
外部の信号入力部１３０と信号ライン１７０とを通じて
マイクロプロセッサ（図示せず）で所定のデータ及び制
御信号を受信し、ＬＣＤパネル（図示せず）を駆動する
ための駆動信号を生成してＬＣＤパネルに出力する。図
１には図面の簡略化のために、ＬＣＤパネル（図示せ
ず）への出力端子は示さない。図１のＬＣＤドライバチ
ップ１００を参照して、各入力端子の機能を簡略に説明
する。
【００１１】まず、電源電圧ＶＤＤと接地電圧ＶＳＳと
を収容するための端子が備わる。ＴＥＭＰＳ端子はＬＣ
Ｄの温度によって動作速度が変わるので、温度変化によ
って電圧変化比率を調節するための信号入力端子を示
す。ＩＮＴＲＳ端子はＬＣＤドライバチップ１００内部
の演算増幅器（図示せず）の利得を決定するための信号
入力端子であって、利得調整のために内部抵抗を使用す
るかどうかを選択できる。ＨＰＭ端子はＬＣＤドライバ
の電源供給回路のためのパワー制御端子であって、ハイ
またはローレベル状態によってノーマルモードか／高電
力モードかを示す。ＶＯ〜Ｖ４端子は電圧レベルが相異
なるＬＣＤ駆動電圧端子である。例えば、チップ１００
内部に電圧発生回路が備わっていれば高電圧Ｖ０からＶ
１〜Ｖ４が内部的に生成でき、外部から印加されること
もある。各Ｖ０〜Ｖ４端子はチップ外部の受動素子部１
６０と連結される。ＶＲ端子はＶＯ電圧調整のための端
子であって、内部に電圧調整のための抵抗が備わってい
ない時は図１に示したように受動素子部１５０によりＶ
０電圧が調整される。また、図１のＣ２＋、Ｃ２−、Ｃ
１＋、Ｃ１−、Ｃ３＋、Ｃ３−端子は各々内部電圧ブー
スタ用キャパシタ、すなわち、受動素子部１６０のキャ
パシタを連結するための端子である。また、ＭＩ端子は
マイクロプロセッサのタイプを決定するための端子であ
る。ＰＳ端子はデータインターフェースモードを決定す
るための端子であって、並列または直列データ入力を選
択するための端子である。ＣＬＳ端子はテストクロック
信号入力のイネーブル／ディセーブル選択端子である。
すなわち、ＣＬＳ端子がハイレベルと設定されればイネ
ーブル状態を示し、内部クロック信号がＣＬ端子を通じ
て出力される。また、ＣＬＳ端子がローレベルと設定さ
れればディセーブル状態を示し、外部クロック信号がＣ
Ｌ端子を通じて入力される。ＭＳ端子はマスターとスレ
ーブモードを選択するための端子であり、ＤＵＴＹ０、
ＤＵＴＹ１端子はＬＣＤドライバのデューティ比率を決
定するための端子である。
【００１２】また、ＬＣＤドライバチップ１００のＤＢ
０〜ＤＢ７は外部マイクロプロセッサ（図示せず）から
８ビット並列データを入力したりマイクロプロセッサへ
８ビット並列データを出力するための端子を示し、信号
入力部１３０のＤ０〜Ｄ７端子と連結される。Ｅ＿ＲＤ
端子は読出しイネーブルクロック信号を入力するための
端子を示し、ＲＷ＿ＷＲは読出し／書込み制御のための
端子を示し、マイクロプロセッサのタイプによって読出
し／書込み制御入力端子または書込みイネーブルクロッ
ク入力端子として使われることもある。ＲＳ端子はレジ
スター選択入力端子である。ＲＳ端子がハイレベルまた
はローレベルのうちのどちらに設定されるかによってＤ
Ｂ０〜ＤＢ７は制御データ用に使われることもあり、デ
ィスプレイデータとして使われることもある。ＲＥＳＥ
ＴＢ端子はリセット入力端子であり、ＣＳ２とＣＳ１Ｂ
はチップ選択入力端子を示す。ＤＩＳＰ端子はＬＣＤデ
ィスプレイブランキング制御入力／出力端子であり、Ｃ
Ｌ端子はディスプレイクロック入／出力端子であり、Ｍ
はＬＣＤ ＡＣ信号入／出力端子を示し、ＦＲＳはＬＣ
Ｄパネルに対する静的ドライバセグメント出力端子を示
す。
【００１３】図１の受動素子部１４０は、ＣＯＦパッケ
ージ１０に実装される多数の受動素子、例えばキャパシ
タと抵抗、を含む。具体的に言えば、受動素子部１４０
は、各電圧Ｖ０〜Ｖ４を安定化させるための目的で、キ
ャパシタＣ１がＶ０〜Ｖ４端子と接地電圧ＶＳＳとの間
に連結されて、リップル成分が除去される。受動素子部
１５０は、Ｖ０電圧を調節するための素子、すなわち、
抵抗Ｒ１、Ｒ２及びキャパシタＣ３より構成される。受
動素子部１６０は、電圧ブースティング用キャパシタＣ
２より構成されて各々Ｃ２−、Ｃ２＋、Ｃ３＋、Ｃ３
−、Ｃ１＋、Ｃ１−端子と連結されている。
【００１４】図１を参照すれば、本発明のＣＯＦパッケ
ージ１０にはチップ１００の各端子のうち信号入力部１
３０を通じて外部に引き出されない端子をテストするた
めのテストパッド１１０、１２０が備わる。すなわち、
第１パッド１１０は、電源電圧ＶＤＤライン１８０とＣ
ＬＳ信号ライン１８５との間に各々連結される第１、第
２ソルダパターンを含み、テストが終わった後第１、第
２ソルダパターンは互いに短絡される。第２パッド１２
０は、ＣＬ端子により入／出力されるクロック信号をテ
ストできるようにＣＬ信号ライン１９０と連結されてお
り、第1パッド１１０とは別のパターンで形成されてい
る。
【００１５】このように、テストパッド１１０、１２０
は、外部に引き出されずに内部的に一つの端子で統合さ
れている端子の電気的特性をテストするのに有利であ
る。例えば、従来はＣＬＳ端子がＶＤＤと常に連結され
ていてＣＬＳ端子自体をテストすることが困難であっ
た。さらに、このような場合にＣＬＳ端子がハイレベル
あるいはローレベルのうちのどちらに設定されているか
によってＣＬ端子にクロック信号が正常に入力あるいは
出力されているのかが決まるので、ＣＬ端子をテストす
ることもできなかった。しかし、本発明では第１パッド
１１０を通じてＣＬＳ端子が正常に動作しているかどう
かを評価でき、ＣＬ端子も第２パッド１２０により評価
できる。
【００１６】図２は、図１に示したテストパッド１１
０、１２０を具体的に説明するための図面である。図２
を参照すれば、第１パッド１１０は第１ソルダパターン
１１０ａ、第２ソルダパターン１１０ｂより構成され
る。第１ソルダパターン１１０ａの一側は電源電圧ＶＤ
Ｄライン１８０と連結され、第２パターン１１０ｂの一
側はＣＬＳ信号ライン１８５と連結される。第２パッド
１２０はソルダパターン１２０ａにより具現され、ＣＬ
信号ライン１９０と連結されている。図２には受動素子
部１６０のためのパッドが共に示されている。受動素子
部１６０の各受動素子Ｃ２は各パッドの第１パターン１
６０ａと第２パターン１６０ｂとの間で一側及び他側が
ソルダリングされる。ここで、受動素子部１６０のパッ
ドに各受動素子Ｃ２がソルダリングされる前に、テスト
用パッド１１０、１２０の電気的特性評価が行われる。
したがって、特性評価が終わればテスト用パッド１１０
の第１、第２ソルダパターン１１０ａ、１１０ｂは互い
に短絡され、受動素子１６０がソルダリングされる。
【００１７】図３は、図２に示したテストパッド１１０
の実施形態の図面である。図３を参照すれば、ソルダパ
ターン１１０ａ、１１０ｂの各中心部には突出型パター
ン１１０ｃが互いに交差して形成されていて、テスト完
了後に容易に短絡されるようになっている。
【００１８】図４は、本発明による電気的特性評価のた
めのテストパッドを有するＣＯＦパッケージ形成方法を
説明するためのフローチャーチである。図１〜図４を参
照してＣＯＦパッケージ１０形成方法を具体的に説明す
る。まず、ベースフィルム上のパターン形成過程で受動
素子を実装するためのパッドと、複数のテストパッド１
１０、１２０とが形成される（第４００段階）。ここ
で、パターン形成過程は、ベースフィルムのポリイミド
テープ上に銅箔を接着させ、接着された銅箔を予め設計
されたパターンで配線する過程により行われる。この
時、受動素子実装のためのパッド（例えば、図２の１６
０ａ、１６０ｂ）と複数のテストパッド１１０、１２０
とが形成されると同時にチップデバイス１００を実装す
るための内部リードも形成される。したがって、装着し
ようとするチップデバイス、例えば、図１のＬＣＤドラ
イバチップ１００と内部リードとをボンディングしてＬ
ＣＤドライバチップ１００をベースフィルムに装着させ
る（第４１０段階）。
【００１９】第４１０段階後に、所定のテスト設備（図
示せず）を利用してテストパッド１１０を設備と接触さ
せた後、テストパッド１１０と連結された各端子をテス
トして良品及び不良品を判定する（第４２０段階）。こ
の時、テストが終わったかどうかが判断される（第４３
０段階）。もし、テストが終わっていなければ、第４２
０段階が反復行われる。一方、テストが終わったなら
ば、受動素子を実装するためのパッド１６０ａ、１６０
ｂ及びテストパッド１１０にソルダペーストを覆う（第
４４０段階）。この時、ソルダペーストを覆うことは、
キャパシタおよび抵抗のような受動素子をＳＭＤ（Ｓｕ
ｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）実装方式でフィ
ルムに接合するための過程であるといえる。具体的に、
ソルダペーストを覆う過程において、受動素子が位置す
るパッド１６０ａ、１６０ｂにメタルマスクを利用した
スクリーンプリンティング方式またはソルダドッティン
グ（ｓｏｌｄｅｒ ｄｏｔｔｉｎｇ）方式が利用され
る。このような方式は当業者に公知の方式であるため具
体的な説明を省略する。
【００２０】第４４０段階後に、受動素子用パッド１６
０ａ、１６０ｂに各受動素子を整列した後、熱を加えて
パッドに接合させ、第４３０段階でテストが終わったテ
ストパッドに熱を加えて各ソルダパターンを互いに短絡
させる（第４５０段階）。この時、受動素子実装のため
のパッド１６０ａ、１６０ｂに素子を整列する時はＳＭ
Ｄマウント設備が利用される。また、受動素子の接合の
ために熱を加える方式はリフロー方式及びレーザ照射方
式がある。リフロー方式は熱がある部分にパッドを通過
させてパッドと受動素子とを接合させる方式である。ま
た、レーザ照射方式はレーザビームを所望の部分に照射
して受動素子をパッドに接合させる方式をいう。同じ
く、テストパッド１１０の場合にもリフロー方式または
レーザ照射方式により熱を加えてテストパッド１１０の
パターン１１０ａ、１１０ｂ、１１０ｃを互いに連結さ
せてパターンが互いに短絡されるようにする。ここで、
テストパッド１１０のパターンを具現する方式は図３に
示したことと異なる多様な方式により具現できる。すな
わち、テストが要求されるチップの端子に対してはフィ
ルムの適切な余分の位置にパッドを形成させてテストを
行い、終わった後にはパターンを互いに連結させる。ま
た、前述したように、特性評価が必ず要求される端子に
は図１のテストパッド１２０のように別のパッドがベー
スフィルム上に形成されるように具現できる。
【００２１】本発明は図面に示された一実施形態を参考
して説明されたが、これは例示的なものに過ぎず、当業
者であればこれより多様な変形及び均等な他の実施形態
が可能である。したがって、本発明の真の技術的保護範
囲は特許請求の範囲の技術的思想により決まらねばなら
ない。
【００２２】
【発明の効果】本発明によれば、チップデバイス以外に
多数の受動素子が実装されうるＣＯＦパッケージにおい
て、一つの端子で統合されて外部に引き出されない多数
の内部端子をテストするためのテストパッドを具備する
ことによって電気的な特性評価を容易に行える。また、
受動素子を実装できるＣＯＦパッケージの長所を最大化
しつつ電気的なテスト時に生じた制限点を最小化できる
という効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態による電気的特性評価のため
のテストパッドを有するＣＯＦパッケージを説明するた
めの図面である。
【図２】図１に示すＣＯＦパッケージに備わるテストパ
ッドを説明するための図面である。
【図３】図２に示すテストパッドのうち第１パッドの構
造を示す詳細な図面である。
【図４】本発明の実施形態によるＣＯＦパッケージ形成
方法を説明するためのフローチャーチである。
【符号の説明】
１０ ：ＣＯＦパケージ １００：ＬＣＤドライバチップ １１０：テストパッド １１０a：第１ソルダパターン １１０b：第２ソルダパターン １１０c：突出型パターン １２０：テストパッド １２０a：ソルダパターン １３０：信号入力部 １４０：受動素子部 １５０：受動素子部 １６０：受動素子部 １６０a：パッドの第１パターン １６０b：パッドの第２パターン １７０：信号ライン １８０：VDDライン １８５：CLS信号ライン １９０：CL信号ライン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F044 MM03 MM38

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 ベースフィルム上に所定の半導体チップ
    デバイスが装着されるチップオンフィルムパッケージに
    おいて、 外部から所定のデータ及び制御信号を入力して前記半導
    体チップデバイスに伝達するための信号入力部と、 前記半導体チップデバイスの該当端子と連結される一つ
    以上の受動素子と、 前記ベースフィルム上に形成され、前記受動素子を実装
    するための一つ以上の受動素子用パッドと、 前記半導体チップデバイスの各端子のうち前記信号入力
    部を通じて外部に引き出されていない端子をテストする
    ための一つ以上のテストパッドと、 を具備することを特徴とするチップオンフィルムパッケ
    ージ。
  2. 【請求項２】 前記テストパッドは、 前記半導体チップデバイスのいずれか一つの端子に連結
    される第１ソルダパターンと、他の一つの端子に連結さ
    れる第２ソルダパターンとを具備することを特徴とする
    請求項１に記載のチップオンフィルムパッケージ。
  3. 【請求項３】 前記テストパッドは、 前記第１ソルダパターンの一側及び前記第２ソルダパタ
    ーンの一側に各々交差して連結され、突設される第３突
    出型パターンをさらに具備することを特徴とする請求項
    ２に記載のチップオンフィルムパッケージ。
  4. 【請求項４】 前記テストパッドは、 電気的特性評価のためのテスト後に、前記第１、第２ソ
    ルダパターンが前記第３突出型パターンにより互いに短
    絡されることを特徴とする請求項３に記載のチップオン
    フィルムパッケージ。
  5. 【請求項５】 前記テストパッドは、 電気的特性評価のためのテストが要求される各々の端子
    と別途に連結される一つのパターンで形成されることを
    特徴とする請求項１に記載のチップオンフィルムパッケ
    ージ。
  6. 【請求項６】 前記テストパッドは、 前記半導体チップデバイスのいずれか一つの端子に連結
    される第１ソルダパターン及び、他の一つの端子に連結
    される第２ソルダパターンを具備する第１パッドと、 テストが要求される各々一つの端子と別途に連結される
    一つのパターンで形成される第２パッドとを具備するこ
    とを特徴とする請求項１に記載のチップオンフィルムパ
    ッケージ。
  7. 【請求項７】 前記半導体チップデバイスは、 外部の液晶表示装置をドライビングするための液晶表示
    装置ドライバチップであることを特徴とする請求項１に
    記載のチップオンフィルムパッケージ。
  8. 【請求項８】 前記テストパッドは、 電源電圧及び前記半導体チップデバイスのクロックイネ
    ーブル端子に各々連結される第１、第２ソルダパターン
    を形成し、 電気的特性評価テスト後に前記第１、第２ソルダパター
    ンは互いに短絡されることを特徴とする請求項７に記載
    のチップオンフィルムパッケージ。
  9. 【請求項９】 ベースフィルム上に所定の半導体チップ
    デバイスが装着されるチップオンフィルムパッケージの
    形成方法において、 （ａ）前記ベースフィルム上にパターンを形成する過程
    で所定の受動素子を実装するためのパッドと、前記半導
    体チップデバイスの相異なる端子と連結されるパターン
    を有する少なくとも一つのテストパッドとを形成する段
    階と、 （ｂ）前記半導体チップデバイスと、前記ベースフィル
    ム上に形成された内部リードとをボンディングする段階
    と、 （ｃ）外部のテスト設備を利用して前記テストパッドを
    接触し、前記テストパッドと連結された各端子をテスト
    する段階と、 （ｄ）前記テストが終わったならば、前記受動素子の実
    装のためのパッド及び前記テストパッドにソルダペース
    トを覆う段階と、 （ｅ）前記受動素子を所定のパッドに整列させて熱によ
    り互いに接合させ、前記テストが終わった前記テストパ
    ッドに熱を加えてパターンを互いに短絡させる段階と、 を具備することを特徴とするチップオンフィルムパッケ
    ージ形成方法。
  10. 【請求項１０】 前記（ａ）段階は、 前記テストパッドが前記半導体チップデバイスのいずれ
    か一つの端子に連結される第１ソルダパターンと、他の
    一つの端子に連結される第２ソルダパターンとを具備す
    るように形成する段階を含むことを特徴とする請求項９
    に記載のチップオンフィルムパッケージ形成方法。
  11. 【請求項１１】 前記（ａ）段階は、 前記テストパッドの前記第１、第２パターンの間に交差
    して連結される第３突出型パターンを形成する段階を含
    むことを特徴とする請求項１０に記載のチップオンフィ
    ルムパッケージ形成方法。
  12. 【請求項１２】 ベースフィルム上に所定の半導体チッ
    プデバイスが装着されるチップオンフィルムパッケージ
    において、 前記半導体チップデバイスのターミナルに連結される複
    数のターミナルを具備するコネクタと、 前記チップオンフィルムパッケージの内部に装着され、
    前記コネクタに連結されていない前記半導体チップデバ
    イスのターミナルをテストするための複数のテストパッ
    ドとを具備することを特徴とするチップオンフィルムパ
    ッケージ。
  13. 【請求項１３】 前記複数のテストパッドは、 前記半導体チップデバイスのいずれか一つの端子に連結
    される第１ソルダパターン及び、他の一つの端子に連結
    される第２ソルダパターンを具備する共通テストパッド
    と、 前記半導体チップデバイスのさらに他の一つの端子に連
    結され、前記共通テストパッドから分離されて装着され
    る専用テストパッドとを具備することを特徴とする請求
    項１２に記載のチップオンフィルムパッケージ。
  14. 【請求項１４】 前記共通テストパッドの前記第１及び
    第２ソルダパターンは、 前記第１及び第２ソルダパターンの間に装着される突出
    型パターンを具備することを特徴とする請求項１３に記
    載のチップオンフィルムパッケージ。
  15. 【請求項１５】 前記第１及び第２ソルダパターンの間
    に装着される突出型パターンは、 前記第１及び第２ソルダパターンに連結される前記半導
    体チップデバイスのターミナルをテストした後、前記第
    １及び第２ソルダパターンを連結するのに使われること
    を特徴とする請求項１４に記載のチップオンフィルムパ
    ッケージ。
JP2002064194A 2001-03-30 2002-03-08 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 Expired - Fee Related JP4611600B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2001-016871 2001-03-30
KR10-2001-0016871A KR100403621B1 (ko) 2001-03-30 2001-03-30 전기적 특성 평가를 위한 테스트 패드를 갖는 칩 온 필름패키지 및 칩 온 필름 패키지 형성 방법

Publications (2)

Publication Number Publication Date
JP2002313847A true JP2002313847A (ja) 2002-10-25
JP4611600B2 JP4611600B2 (ja) 2011-01-12

Family

ID=19707640

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002064194A Expired - Fee Related JP4611600B2 (ja) 2001-03-30 2002-03-08 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法

Country Status (4)

Country Link
US (2) US7442968B2 (ja)
JP (1) JP4611600B2 (ja)
KR (1) KR100403621B1 (ja)
TW (1) TW523853B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100403621B1 (ko) * 2001-03-30 2003-10-30 삼성전자주식회사 전기적 특성 평가를 위한 테스트 패드를 갖는 칩 온 필름패키지 및 칩 온 필름 패키지 형성 방법
KR100815913B1 (ko) * 2002-06-28 2008-03-21 엘지.필립스 엘시디 주식회사 액정 표시 장치
JP2005136246A (ja) * 2003-10-31 2005-05-26 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2007531878A (ja) * 2004-04-01 2007-11-08 ウエントワース ラボラトリーズ，インコーポレイテッド 半導体装置の両面プロービング
TW200735317A (en) * 2006-03-14 2007-09-16 Novatek Microelectronics Corp Tape
JP2007266329A (ja) * 2006-03-29 2007-10-11 Fujitsu Ltd 回路基板及びそれを有する電子装置
DE102006031568A1 (de) * 2006-07-07 2008-01-10 Siemens Ag Verfahren zum elektrischen Testen von Chips
CN101515442B (zh) * 2008-02-21 2012-06-06 中华映管股份有限公司 周边电路
KR101445117B1 (ko) * 2008-06-25 2014-10-01 삼성전자주식회사 테스트 패드 구조물, 반도체 칩 검사용 패드 구조물 및이를 포함하는 테이프 패키지용 배선기판
US8797057B2 (en) * 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US9030837B2 (en) 2011-06-10 2015-05-12 Scott Moncrieff Injection molded control panel with in-molded decorated plastic film that includes an internal connector
US8923357B2 (en) 2011-09-13 2014-12-30 Seagate Technology Llc Semiconductor laser with cathode metal layer disposed in trench region
US8532156B2 (en) 2011-09-13 2013-09-10 Seagate Technology Llc Semiconductor laser with test pads
KR102017158B1 (ko) 2013-03-04 2019-09-02 삼성전자주식회사 칩 온 필름 패키지 및 이를 갖는 표시 장치
KR102052898B1 (ko) 2013-05-06 2019-12-06 삼성전자주식회사 분산 배치된 비아 플러그들을 포함하는 칩 온 필름 패키지
KR101726262B1 (ko) 2015-01-02 2017-04-13 삼성전자주식회사 패키지 기판용 필름, 이를 사용한 반도체 패키지 및 반도체 패키지를 포함하는 표시 장치
CN106558570B (zh) * 2015-09-24 2019-05-17 联咏科技股份有限公司 覆晶薄膜封装
TWI578487B (zh) 2015-09-24 2017-04-11 聯詠科技股份有限公司 薄膜覆晶封裝
CN106782256B (zh) * 2015-11-18 2020-11-03 上海和辉光电有限公司 一种带有面板测试电路的显示装置
CN106255310A (zh) * 2016-08-17 2016-12-21 京东方科技集团股份有限公司 一种cof柔性电路板、显示装置
JP6818512B2 (ja) * 2016-10-27 2021-01-20 株式会社ジャパンディスプレイ 表示装置及び表示装置の製造方法
DE102018116531A1 (de) 2017-10-23 2019-06-06 Samsung Electronics Co., Ltd. Anzeigevorrichtung, Halbleiterpackage und Film für ein Packagesubstrat
CN109068479A (zh) * 2018-08-24 2018-12-21 武汉佰起科技有限公司 一种柔性软板及其装配夹具
US11374036B2 (en) * 2020-05-14 2022-06-28 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Array substrate, manufacturing method thereof, and display device
KR20220076177A (ko) 2020-11-30 2022-06-08 삼성전자주식회사 패키지 기판용 필름 및 이를 포함하는 반도체 패키지

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06148669A (ja) * 1992-11-04 1994-05-27 Hitachi Ltd Ｔｃｐを実装した機器
JPH06222109A (ja) * 1993-01-26 1994-08-12 Matsushita Electric Ind Co Ltd 集積回路
JPH10223679A (ja) * 1997-02-07 1998-08-21 Nippon Motorola Ltd 半導体装置及び製造方法
JPH10253717A (ja) * 1997-03-14 1998-09-25 Nec Corp 半導体集積回路装置
JP2000131393A (ja) * 1998-10-26 2000-05-12 Oki Electric Ind Co Ltd ドライバｉｃのテスト回路及びテスト方法
JP2000208717A (ja) * 1999-01-19 2000-07-28 Sharp Corp 半導体チップおよび半導体装置用パッケ―ジ、並びに、プロ―ブカ―ドおよびパッケ―ジのテスト方法
JP2000294897A (ja) * 1998-12-21 2000-10-20 Seiko Epson Corp 回路基板ならびにそれを用いた表示装置および電子機器
JP2000315771A (ja) * 1999-04-30 2000-11-14 Seiko Epson Corp 半導体集積回路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06244343A (ja) * 1993-02-16 1994-09-02 Casio Comput Co Ltd 半導体チップ実装装置
US5382300A (en) * 1994-03-22 1995-01-17 At&T Corp. Solder paste mixture
US5888837A (en) * 1996-04-16 1999-03-30 General Electric Company Chip burn-in and test structure and method
KR100471780B1 (ko) * 1997-08-01 2005-08-01 삼성전자주식회사 삼색데이터출력확인이가능한테이프케리어패키지
KR100278612B1 (ko) * 1998-07-07 2001-01-15 윤종용 엘씨디 패널
KR100293982B1 (ko) * 1998-08-03 2001-07-12 윤종용 액정패널
JP2000259091A (ja) * 1999-03-04 2000-09-22 Casio Comput Co Ltd 表示パネル、フレキシブル配線基板及びそれらを備えた表示装置
KR100403621B1 (ko) * 2001-03-30 2003-10-30 삼성전자주식회사 전기적 특성 평가를 위한 테스트 패드를 갖는 칩 온 필름패키지 및 칩 온 필름 패키지 형성 방법
DE10305116A1 (de) * 2003-02-07 2004-08-26 Infineon Technologies Ag Verfahren und Vorrichtung zur Zeitmessung auf Halbleiterschaltungsmodulen mit Halbleiterchips in Ball-Grid-Array-Technik
US7032807B2 (en) * 2003-12-23 2006-04-25 Texas Instruments Incorporated Solder contact reworking using a flux plate and squeegee

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06148669A (ja) * 1992-11-04 1994-05-27 Hitachi Ltd Ｔｃｐを実装した機器
JPH06222109A (ja) * 1993-01-26 1994-08-12 Matsushita Electric Ind Co Ltd 集積回路
JPH10223679A (ja) * 1997-02-07 1998-08-21 Nippon Motorola Ltd 半導体装置及び製造方法
JPH10253717A (ja) * 1997-03-14 1998-09-25 Nec Corp 半導体集積回路装置
JP2000131393A (ja) * 1998-10-26 2000-05-12 Oki Electric Ind Co Ltd ドライバｉｃのテスト回路及びテスト方法
JP2000294897A (ja) * 1998-12-21 2000-10-20 Seiko Epson Corp 回路基板ならびにそれを用いた表示装置および電子機器
JP2000208717A (ja) * 1999-01-19 2000-07-28 Sharp Corp 半導体チップおよび半導体装置用パッケ―ジ、並びに、プロ―ブカ―ドおよびパッケ―ジのテスト方法
JP2000315771A (ja) * 1999-04-30 2000-11-14 Seiko Epson Corp 半導体集積回路

Also Published As

Publication number Publication date
KR20020076764A (ko) 2002-10-11
US20090050887A1 (en) 2009-02-26
US7442968B2 (en) 2008-10-28
TW523853B (en) 2003-03-11
KR100403621B1 (ko) 2003-10-30
JP4611600B2 (ja) 2011-01-12
US20020139567A1 (en) 2002-10-03

Similar Documents

Publication Publication Date Title
JP4611600B2 (ja) 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法
US6853092B2 (en) Circuit board, mounting structure for semiconductor device with bumps, and electro-optic device and electronic device
US7268303B2 (en) Circuit board, mounting structure of ball grid array, electro-optic device and electronic device
US8709832B2 (en) Chip on film (COF) package having test line for testing electrical function of chip and method for manufacturing same
JP2004221590A (ja) テスト用パッドが裏面に形成されたテープパッケージ及びその検査方法
JP3943096B2 (ja) 半導体装置、及びその電気的検査方法、並びにそれを備えた電子機器
JP3154810B2 (ja) 液晶表示装置
JPH04216589A (ja) 電子回路の接続構造
JP2920843B2 (ja) 液晶表示装置
JP4518025B2 (ja) 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器
JP4270210B2 (ja) 回路基板、バンプ付き半導体素子の実装構造、及び電気光学装置、並びに電子機器
JPH05190600A (ja) 表示装置の実装構造
JP2556204B2 (ja) フィルムキャリア半導体装置の実装方法
JP3224848B2 (ja) 液晶表示装置
JPH11185850A (ja) 回路基板の接続構造、及びその接続状態判断方法
JPH0745935A (ja) プリント配線基板
KR100471781B1 (ko) 구동집적회로
JPH06151510A (ja) Ｔａｂテープ
KR980010544A (ko) 탭 아이시 솔더링
JPH01228199A (ja) 携帯可能媒体
JPH06104323A (ja) テープキャリアパッケージ
JPH075486A (ja) 液晶表示装置
JPH11186435A (ja) 表面実装用集積回路
JPH0553128A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070821

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090127

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20090427

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20090501

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100727

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100921

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20101014

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131022

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees