JP2000131393A - ドライバｉｃのテスト回路及びテスト方法 - Google Patents
ドライバｉｃのテスト回路及びテスト方法Info
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ドライバＩＣの出力側のテスト用パッド数を
低減し、テスト用パッドに対する高精度な針当てを可能
にし、製品の歩留りの向上を図る。 【解決手段】 テスト用パッドの配置を、内部回路の配
列順により奇数番目の内部回路と偶数番目の内部回路に
対応させてテスト用パッド（２６−１，３８）を区分け
し、奇数番目の内部回路と偶数番目の内部回路のいずれ
か一方に対応して設けられたテスト用パッド間を共通に
接続し、かつ上記内部回路と出力パッドとの間を電気的
に切離し可能にすると共に、ドライバＩＣ１２の内部回
路にテスト情報を外部より供給し、テスト時に内部回路
と出力パッドとの間を電気的に接続して該出力パッドに
接続されているテスト用パッドから出力される信号状態
に基づいて入出力パッド間の接続状態をテストする。
低減し、テスト用パッドに対する高精度な針当てを可能
にし、製品の歩留りの向上を図る。 【解決手段】 テスト用パッドの配置を、内部回路の配
列順により奇数番目の内部回路と偶数番目の内部回路に
対応させてテスト用パッド（２６−１，３８）を区分け
し、奇数番目の内部回路と偶数番目の内部回路のいずれ
か一方に対応して設けられたテスト用パッド間を共通に
接続し、かつ上記内部回路と出力パッドとの間を電気的
に切離し可能にすると共に、ドライバＩＣ１２の内部回
路にテスト情報を外部より供給し、テスト時に内部回路
と出力パッドとの間を電気的に接続して該出力パッドに
接続されているテスト用パッドから出力される信号状態
に基づいて入出力パッド間の接続状態をテストする。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶ディスプレイ
デバイス等のディスプレイデバイスを駆動するドライバ
ＩＣのテスト回路及びテスト方法に係り、特にドライバ
ＩＣの入出力パッド間の接続状態をテストするドライバ
ＩＣのテスト回路及びテスト方法に関する。
デバイス等のディスプレイデバイスを駆動するドライバ
ＩＣのテスト回路及びテスト方法に係り、特にドライバ
ＩＣの入出力パッド間の接続状態をテストするドライバ
ＩＣのテスト回路及びテスト方法に関する。
【０００２】
【従来の技術】図５に従来の液晶ドライバＩＣのＴａｐ
ｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ（以下、ＴＣＰと
記す。）への実装形態を示す。同図において、ＴＣＰ２
０１は一般的なメッキ処理された銅薄、接着剤、ベース
フィルムの３層構造からなっている。入力側のインナー
リード２０４、出力側のインナーリード２０５、入力側
のアウターリード２０６、出力側のアウターリード２０
８及びテスト用パッド２０９は、それぞれＴＣＰ２０１
上に形成されている。
ｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ（以下、ＴＣＰと
記す。）への実装形態を示す。同図において、ＴＣＰ２
０１は一般的なメッキ処理された銅薄、接着剤、ベース
フィルムの３層構造からなっている。入力側のインナー
リード２０４、出力側のインナーリード２０５、入力側
のアウターリード２０６、出力側のアウターリード２０
８及びテスト用パッド２０９は、それぞれＴＣＰ２０１
上に形成されている。
【０００３】ドライバＩＣ２０２はテープを穴抜きした
デバイスホール２０３内に配置され、ドライバＩＣ２０
２の入力パッド上の金バンプ２１２と入力側のインナー
リード２０４とが接続され、また出力パッド上の金バン
プ２１３と出力側のインナーリード２０５とが接続され
ている。入力側のアウターリード２０６はテープを穴抜
きしたホール２０７を介して図示してないプリント配線
された基板と接続される。
デバイスホール２０３内に配置され、ドライバＩＣ２０
２の入力パッド上の金バンプ２１２と入力側のインナー
リード２０４とが接続され、また出力パッド上の金バン
プ２１３と出力側のインナーリード２０５とが接続され
ている。入力側のアウターリード２０６はテープを穴抜
きしたホール２０７を介して図示してないプリント配線
された基板と接続される。
【０００４】出力側のアウターリード２０８はアライメ
ントマーク２１０−１とアライメントマーク２１０−２
との間のリード端子が図示してないディスプレイデバイ
スとしての液晶パネルと接続される。
ントマーク２１０−１とアライメントマーク２１０−２
との間のリード端子が図示してないディスプレイデバイ
スとしての液晶パネルと接続される。
【０００５】テスト用パッド２０９は、インナーリード
２０４、２０５とドライバＩＣ２０２を接続した後にド
ライバＩＣ２０２の出力パッドとテストパッド間の接続
状態を検査する時に用い、テスト用パッド２０９の数は
入出力アウターリード２０６、２０８と同数である。テ
スト用パッド２０９は液晶パネルと接続する前に切り取
られる。２１１はスプロケットホールであり、ＴＣＰ２
０１のスプロケット方向のサイズはスプロケットホール
２１１間の間隔をＷ３とし、スプロケットホールの数を
ｎとすると、Ｗ３×（ｎ−１）となる。
２０４、２０５とドライバＩＣ２０２を接続した後にド
ライバＩＣ２０２の出力パッドとテストパッド間の接続
状態を検査する時に用い、テスト用パッド２０９の数は
入出力アウターリード２０６、２０８と同数である。テ
スト用パッド２０９は液晶パネルと接続する前に切り取
られる。２１１はスプロケットホールであり、ＴＣＰ２
０１のスプロケット方向のサイズはスプロケットホール
２１１間の間隔をＷ３とし、スプロケットホールの数を
ｎとすると、Ｗ３×（ｎ−１）となる。
【０００６】以上の構成において、液晶パネルの大容量
化（ＸＧＡ（ｅｘｔｅｎｄｅｄ ｖｉｄｅｏ ｇｒａｐ
ｈｙｉｃｓ ａｒｒａｙ）パネルで３０７２×７６８画
素）に伴い、ドライバＩＣ２０２の１チップ当たりの出
力数も増加し、３８４出力（ＸＧＡパネルの３０７２画
素方向でドライバＩＣ２０２を８個使用）が主流になっ
てきている。液晶パネルとの接続ピッチは（出力側のア
ウターリード２０８のピッチ）、６０〜７０μｍ程度と
狭ピッチ化の傾向にある。
化（ＸＧＡ（ｅｘｔｅｎｄｅｄ ｖｉｄｅｏ ｇｒａｐ
ｈｙｉｃｓ ａｒｒａｙ）パネルで３０７２×７６８画
素）に伴い、ドライバＩＣ２０２の１チップ当たりの出
力数も増加し、３８４出力（ＸＧＡパネルの３０７２画
素方向でドライバＩＣ２０２を８個使用）が主流になっ
てきている。液晶パネルとの接続ピッチは（出力側のア
ウターリード２０８のピッチ）、６０〜７０μｍ程度と
狭ピッチ化の傾向にある。
【０００７】また、ＴＣＰ２０１は低コスト化対策とし
てテープ幅（Ｗ１）が３５ｍｍのＳＷ（Ｓｕｐｅｒ Ｗ
ｉｄｅ）タイプが主に用いられ、有効パターン領域（Ｗ
２）が最大２８．６ｍｍまで可能であるため、現状では
アウターリード２０８のピッチは、７０μｍ強が可能で
ある。今後、更にドライバＩＣ２０２の多出力化に伴
い、アウターリード２０８のピッチは更に狭ピッチ化が
進み、インナーリード端子とドライバＩＣ２０２の金バ
ンプとの接続状態を検査する時に用いるテストパッド２
０９も同様に、狭ピッチ化と多パッド化に対応する必要
がある。
てテープ幅（Ｗ１）が３５ｍｍのＳＷ（Ｓｕｐｅｒ Ｗ
ｉｄｅ）タイプが主に用いられ、有効パターン領域（Ｗ
２）が最大２８．６ｍｍまで可能であるため、現状では
アウターリード２０８のピッチは、７０μｍ強が可能で
ある。今後、更にドライバＩＣ２０２の多出力化に伴
い、アウターリード２０８のピッチは更に狭ピッチ化が
進み、インナーリード端子とドライバＩＣ２０２の金バ
ンプとの接続状態を検査する時に用いるテストパッド２
０９も同様に、狭ピッチ化と多パッド化に対応する必要
がある。
【０００８】現在、接続状態（ドライバＩＣの入出力パ
ッド部のオープン／ショート）の検査方法としてはテス
トパッド２０９にプローブカードに搭載された微細な針
を当てて、電気的に接続をとり、ＩＣテスタにより接続
状態をテストしていた。
ッド部のオープン／ショート）の検査方法としてはテス
トパッド２０９にプローブカードに搭載された微細な針
を当てて、電気的に接続をとり、ＩＣテスタにより接続
状態をテストしていた。
【０００９】
【発明が解決しようとする課題】従来のドライバＩＣの
検査方法では、ドライバＩＣの多出力化（３８４出力）
に伴うテスト用パッドの狭ピッチ化（６０〜７０μｍ）
により、テスト用パッドに対し高精度なプローブの針当
てが非常に困難になり、プローブ用の針とテスト用パッ
ドとの電気的な接続不良が発生し、良品のドライバＩＣ
を不良品として判定し歩留りが低下するという問題が有
った。
検査方法では、ドライバＩＣの多出力化（３８４出力）
に伴うテスト用パッドの狭ピッチ化（６０〜７０μｍ）
により、テスト用パッドに対し高精度なプローブの針当
てが非常に困難になり、プローブ用の針とテスト用パッ
ドとの電気的な接続不良が発生し、良品のドライバＩＣ
を不良品として判定し歩留りが低下するという問題が有
った。
【００１０】また、テスト用パッドの狭ピッチ化を回避
するためにテスト用パッドを多段に配置する方法もある
が、ＴＣＰのスプロケット方向のサイズが増加する可能
性があり、ＴＣＰのスプロケット方向のサイズの増加に
伴い、ＴＣＰのコストが上昇するという問題が有った。
するためにテスト用パッドを多段に配置する方法もある
が、ＴＣＰのスプロケット方向のサイズが増加する可能
性があり、ＴＣＰのスプロケット方向のサイズの増加に
伴い、ＴＣＰのコストが上昇するという問題が有った。
【００１１】本発明はこのような事情に鑑みてなされた
ものであり、ＴＣＰのコストを上昇させることなく、ド
ライバＩＣの出力側のテスト用パッド数を低減し、テス
ト用パッドに対する高精度な針当てを可能にし製品の歩
留りの向上を図ったドライバＩＣのテスト回路及びテス
ト方法を提供することを目的とする。
ものであり、ＴＣＰのコストを上昇させることなく、ド
ライバＩＣの出力側のテスト用パッド数を低減し、テス
ト用パッドに対する高精度な針当てを可能にし製品の歩
留りの向上を図ったドライバＩＣのテスト回路及びテス
ト方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に請求項１に記載の発明は、テープキャリアパッケージ
に配置されディスプレイデバイスを駆動するドライバＩ
Ｃの入出力パッドと前記テープキャリアパッケージ上に
形成されたテスト用パッドとが前記テープキャリアパッ
ケージ上に形成されたリードパターンにより接続されて
なり、前記入出力パッド間の接続状態をテストするドラ
イバＩＣのテスト方法において、前記テスト用パッドの
配置を、内部回路の配列順により奇数番目の内部回路と
偶数番目の内部回路に対応させてテスト用パッドを区分
けし、奇数番目の内部回路と偶数番目の内部回路の何れ
か一方に対応して設けられたテスト用パッド間を共通に
接続し、かつ前記内部回路と出力パッドとの間を電気的
に切離し可能にすると共に、前記ドライバＩＣの内部回
路にテスト情報を外部より供給し、テスト時に内部回路
と出力パッドとの間を電気的に接続して該出力パッドに
接続されているテスト用パッドから出力される信号状態
に基づいて前記入出力パッド間の接続状態をテストする
ことを特徴とする。
に請求項１に記載の発明は、テープキャリアパッケージ
に配置されディスプレイデバイスを駆動するドライバＩ
Ｃの入出力パッドと前記テープキャリアパッケージ上に
形成されたテスト用パッドとが前記テープキャリアパッ
ケージ上に形成されたリードパターンにより接続されて
なり、前記入出力パッド間の接続状態をテストするドラ
イバＩＣのテスト方法において、前記テスト用パッドの
配置を、内部回路の配列順により奇数番目の内部回路と
偶数番目の内部回路に対応させてテスト用パッドを区分
けし、奇数番目の内部回路と偶数番目の内部回路の何れ
か一方に対応して設けられたテスト用パッド間を共通に
接続し、かつ前記内部回路と出力パッドとの間を電気的
に切離し可能にすると共に、前記ドライバＩＣの内部回
路にテスト情報を外部より供給し、テスト時に内部回路
と出力パッドとの間を電気的に接続して該出力パッドに
接続されているテスト用パッドから出力される信号状態
に基づいて前記入出力パッド間の接続状態をテストする
ことを特徴とする。
【００１３】請求項１に記載の発明によれば、ドライバ
ＩＣの内部回路と出力パッドとの間を電気的に切離し可
能にしたので、ドライバＩＣとＴＣＰとの間の接続状態
を簡易な手法でテストすることが可能となる。
ＩＣの内部回路と出力パッドとの間を電気的に切離し可
能にしたので、ドライバＩＣとＴＣＰとの間の接続状態
を簡易な手法でテストすることが可能となる。
【００１４】また請求項１に記載の発明によれば、テス
ト用パッドの配置を、内部回路の配列順により奇数番目
の内部回路と偶数番目の内部回路に対応させてテスト用
パッドを区分けし、奇数番目の内部回路と偶数番目の内
部回路の何れか一方に対応して設けられたテスト用パッ
ド間を共通に接続するようにしたので、ＴＣＰのサイズ
を増加することなく、すなわちＴＣＰのコストの上昇を
招くことなく、テスト用パッド数を低減でき、それ故製
品組立後の検査時のテスト用パッドに対するプローブ用
針の針当て精度の向上が図れ、試験ミスを低減でき、製
品の歩留りの向上が図れる。
ト用パッドの配置を、内部回路の配列順により奇数番目
の内部回路と偶数番目の内部回路に対応させてテスト用
パッドを区分けし、奇数番目の内部回路と偶数番目の内
部回路の何れか一方に対応して設けられたテスト用パッ
ド間を共通に接続するようにしたので、ＴＣＰのサイズ
を増加することなく、すなわちＴＣＰのコストの上昇を
招くことなく、テスト用パッド数を低減でき、それ故製
品組立後の検査時のテスト用パッドに対するプローブ用
針の針当て精度の向上が図れ、試験ミスを低減でき、製
品の歩留りの向上が図れる。
【００１５】請求項２に記載の発明は、表示用ディジタ
ルデータを順次転送するシフト回路及びレジスタ回路か
らなるシフトレジスタ回路と、該シフトレジスタ回路の
出力を格納するラッチ回路と、該ラッチ回路に格納され
た表示用ディジタルデータをアナログ電圧に変換するＤ
Ａ変換回路と、該ＤＡ変換回路の出力をインピーダンス
変換するバッファアンプ回路とを備えた内部回路と該内
部回路の出力電圧を外部に出力する出力パッドまでを１
回路として多数回路を有しテープキャリアパッケージに
配置されたドライバＩＣであって、出力パッドと前記テ
ープキャリアパッケージ上に形成されたテスト用パッド
とが前記テープキャリアパッケージ上に形成されたリー
ドパターンにより接続されてなり、前記出力パッドの接
続状態をテストするドライバＩＣのテスト回路におい
て、前記テスト用パッドの配置を、内部回路の配列順に
より奇数番目の内部回路と偶数番目の内部回路に対応さ
せてテスト用パッドを区分けし、奇数番目の内部回路と
偶数番目の内部回路の何れか一方に対応した設けられた
テスト用パッド間を共通に接続し、かつ前記ドライバＩ
Ｃの各内部回路と出力パッドとの間にアナログスイッチ
を各々、設け、該アナログスイッチのドライバＩＣテス
ト時の動作タイミングを各出力パッドに対応する前記シ
フト回路の出力信号と、外部入力のテスト制御信号との
論理積により生成した制御信号により制御することを特
徴とする。
ルデータを順次転送するシフト回路及びレジスタ回路か
らなるシフトレジスタ回路と、該シフトレジスタ回路の
出力を格納するラッチ回路と、該ラッチ回路に格納され
た表示用ディジタルデータをアナログ電圧に変換するＤ
Ａ変換回路と、該ＤＡ変換回路の出力をインピーダンス
変換するバッファアンプ回路とを備えた内部回路と該内
部回路の出力電圧を外部に出力する出力パッドまでを１
回路として多数回路を有しテープキャリアパッケージに
配置されたドライバＩＣであって、出力パッドと前記テ
ープキャリアパッケージ上に形成されたテスト用パッド
とが前記テープキャリアパッケージ上に形成されたリー
ドパターンにより接続されてなり、前記出力パッドの接
続状態をテストするドライバＩＣのテスト回路におい
て、前記テスト用パッドの配置を、内部回路の配列順に
より奇数番目の内部回路と偶数番目の内部回路に対応さ
せてテスト用パッドを区分けし、奇数番目の内部回路と
偶数番目の内部回路の何れか一方に対応した設けられた
テスト用パッド間を共通に接続し、かつ前記ドライバＩ
Ｃの各内部回路と出力パッドとの間にアナログスイッチ
を各々、設け、該アナログスイッチのドライバＩＣテス
ト時の動作タイミングを各出力パッドに対応する前記シ
フト回路の出力信号と、外部入力のテスト制御信号との
論理積により生成した制御信号により制御することを特
徴とする。
【００１６】請求項２に記載の発明によれば、請求項１
に記載の発明の効果に加えて、ドライバＩＣの各内部回
路と出力パッドとの間を電気的に切り離す手段として、
アナログスイッチを各々、設け、アナログスイッチを１
回路毎にデコードするのに内部回路のシフト回路の出力
信号（シフトパルス信号）を流用するようにしたので、
各アナログスイッチを特定のタイミングで動作させるた
めの特別なデコーダ回路が不要となり、低コストのドラ
イバＩＣのテスト回路を実現することができる。
に記載の発明の効果に加えて、ドライバＩＣの各内部回
路と出力パッドとの間を電気的に切り離す手段として、
アナログスイッチを各々、設け、アナログスイッチを１
回路毎にデコードするのに内部回路のシフト回路の出力
信号（シフトパルス信号）を流用するようにしたので、
各アナログスイッチを特定のタイミングで動作させるた
めの特別なデコーダ回路が不要となり、低コストのドラ
イバＩＣのテスト回路を実現することができる。
【００１７】
【発明の実施の形態】本発明の実施の形態を図面を参照
して詳細に説明する。図１に本発明が適用される液晶ド
ライバＩＣのＴＣＰへの実装形態を示す。同図において
ドライバＩＣ１２はウエハ状態で正常と判定されたもの
である。ドライバＩＣ１２はデバイスホール１４内に配
置され、ドライバＩＣ１２の入力パッド上の金バンプ３
２と入力側のインナーリード１６とが接続され、出力パ
ッド上の金バンプ３４と出力側のインナーリード１８と
が接続されている。入力側のアウターリード２０の先端
にはテスト用パッド２６−２が設けられている。出力側
のアウターリード２４（２４−１，２４−２）はアライ
メントマーク２８−１とアライメントマーク２８−２間
のリード端子が液晶パネルと接続される。テストパッド
部は奇数ラインのアウターリード２４−１同士が共通接
続され、奇数ライン用のテスト用パッド３８に接続され
ている。偶数ラインのアウタリード２４−２は図５に示
す従来例と同様に各リード毎に設けられたテスト用パッ
ド２６−１と各々、接続されている。
して詳細に説明する。図１に本発明が適用される液晶ド
ライバＩＣのＴＣＰへの実装形態を示す。同図において
ドライバＩＣ１２はウエハ状態で正常と判定されたもの
である。ドライバＩＣ１２はデバイスホール１４内に配
置され、ドライバＩＣ１２の入力パッド上の金バンプ３
２と入力側のインナーリード１６とが接続され、出力パ
ッド上の金バンプ３４と出力側のインナーリード１８と
が接続されている。入力側のアウターリード２０の先端
にはテスト用パッド２６−２が設けられている。出力側
のアウターリード２４（２４−１，２４−２）はアライ
メントマーク２８−１とアライメントマーク２８−２間
のリード端子が液晶パネルと接続される。テストパッド
部は奇数ラインのアウターリード２４−１同士が共通接
続され、奇数ライン用のテスト用パッド３８に接続され
ている。偶数ラインのアウタリード２４−２は図５に示
す従来例と同様に各リード毎に設けられたテスト用パッ
ド２６−１と各々、接続されている。
【００１８】次にドライバＩＣ１２のテスト回路の構成
を図２に示す。本実施の形態に係るドライバＩＣ１２の
テスト回路はドライバＩＣの内部回路を利用し、一部の
回路及び制御信号を付加することにより構成されてい
る。図２において本実施の形態係るドライバＩＣ１２の
テスト回路は、表示用ディジタルデータ（テストデータ
または画像データ）を順次転送するシフトレジスタ回路
部５０と、シフトレジスタ回路部５０の出力を格納する
ラッチ回路部６０と、ラッチ回路部６０に格納された表
示用ディジタルデータをアナログ電圧に変換するＤＡ変
換回路部７０と、ＤＡ変換回路部７０の出力信号を外部
に出力する出力回路部８０とを有している。
を図２に示す。本実施の形態に係るドライバＩＣ１２の
テスト回路はドライバＩＣの内部回路を利用し、一部の
回路及び制御信号を付加することにより構成されてい
る。図２において本実施の形態係るドライバＩＣ１２の
テスト回路は、表示用ディジタルデータ（テストデータ
または画像データ）を順次転送するシフトレジスタ回路
部５０と、シフトレジスタ回路部５０の出力を格納する
ラッチ回路部６０と、ラッチ回路部６０に格納された表
示用ディジタルデータをアナログ電圧に変換するＤＡ変
換回路部７０と、ＤＡ変換回路部７０の出力信号を外部
に出力する出力回路部８０とを有している。
【００１９】シフトレジスタ回路部５０は、シフト回路
５２−１〜５２−ｎと、画像データを取り込むレジスタ
回路５６−１〜５６−ｎと、論理積回路５４−１〜５４
−ｎから構成されている。シフト回路５２−１の入力端
子Ｄ１にはスタート信号ＳＴが入力されるようになって
おり、シフト回路５２−１の出力端子Ｑ１は次段のシフ
ト回路５２−２の入力端子Ｄ２と、レジスタ回路５６−
１のラッチ端子Ｌ１と、論理積回路５４−１の入力端子
Ｔ２とに接続されている。
５２−１〜５２−ｎと、画像データを取り込むレジスタ
回路５６−１〜５６−ｎと、論理積回路５４−１〜５４
−ｎから構成されている。シフト回路５２−１の入力端
子Ｄ１にはスタート信号ＳＴが入力されるようになって
おり、シフト回路５２−１の出力端子Ｑ１は次段のシフ
ト回路５２−２の入力端子Ｄ２と、レジスタ回路５６−
１のラッチ端子Ｌ１と、論理積回路５４−１の入力端子
Ｔ２とに接続されている。
【００２０】シフト回路５２−２の出力端子Ｑ２は次段
のシフト回路５２−３の入力端子Ｄ３と、レジスタ回路
５６−２のラッチ端子Ｌ２と、論理積回路５４−２の入
力端子Ｔ２とに接続されている。以下、シフト回路５２
−３〜シフト回路５２−ｎも同様に接続されている。
のシフト回路５２−３の入力端子Ｄ３と、レジスタ回路
５６−２のラッチ端子Ｌ２と、論理積回路５４−２の入
力端子Ｔ２とに接続されている。以下、シフト回路５２
−３〜シフト回路５２−ｎも同様に接続されている。
【００２１】シフト回路５２−１〜５２−ｎのクロック
入力端子は共通接続され、シフトクロックＣＰが供給さ
れるようになっている。また論理積回路５４−１〜５４
−ｎの各入力端子Ｔ１は共通接続され、テストモード信
号ＴＥＳＴが供給されるようになっている。論理積回路
５４−１〜５４−ｎの各出力端子Ｔ３は出力回路部８０
の出力回路８０−１〜８０−ｎの各々に、接続されてい
る。
入力端子は共通接続され、シフトクロックＣＰが供給さ
れるようになっている。また論理積回路５４−１〜５４
−ｎの各入力端子Ｔ１は共通接続され、テストモード信
号ＴＥＳＴが供給されるようになっている。論理積回路
５４−１〜５４−ｎの各出力端子Ｔ３は出力回路部８０
の出力回路８０−１〜８０−ｎの各々に、接続されてい
る。
【００２２】レジスタ回路５６−１〜５６−ｎの入力端
子Ｄｉ１〜Ｄｉｎは共通接続され、これらの入力端子Ｄ
ｉ１〜Ｄｉｎには画像データ（以下テストデータと称
す）が供給されるようになっている。レジスタ回路５６
−１〜５６−ｎの出力端子Ｄｏ１〜Ｄｏｎはそれぞれ、
次段のラッチ回路部６０のラッチ回路６０−１〜６０−
ｎの入力端子Ｄｉ１〜Ｄｉｎに接続されている。
子Ｄｉ１〜Ｄｉｎは共通接続され、これらの入力端子Ｄ
ｉ１〜Ｄｉｎには画像データ（以下テストデータと称
す）が供給されるようになっている。レジスタ回路５６
−１〜５６−ｎの出力端子Ｄｏ１〜Ｄｏｎはそれぞれ、
次段のラッチ回路部６０のラッチ回路６０−１〜６０−
ｎの入力端子Ｄｉ１〜Ｄｉｎに接続されている。
【００２３】ラッチ回路部６０のラッチ回路６０−１〜
６０−ｎの各入力端子Ｌにはテストデータを格納するた
めのラッチ信号ＬＯＡＤが入力されるようになっている
（図２ではラッチ回路６０−２〜６０−ｎについてはラ
ッチ信号ＬＯＡＤが供給れる配線を省略してある。）。
６０−ｎの各入力端子Ｌにはテストデータを格納するた
めのラッチ信号ＬＯＡＤが入力されるようになっている
（図２ではラッチ回路６０−２〜６０−ｎについてはラ
ッチ信号ＬＯＡＤが供給れる配線を省略してある。）。
【００２４】ラッチ回路６０−１〜６０−ｎの出力端子
Ｄｏ１〜Ｄｏｎは、次段のＤＡ変換回路部７０のＤＡ変
換回路７０−１〜７０−ｎの入力端子Ｄｉ１〜Ｄｉｎに
それぞれ、接続されている。ＤＡ変換回路７０−１〜７
０−ｎの出力端子ＤＡ１〜ＤＡｎは出力回路部８０の出
力回路８０−１〜８０−ｎの入力端子ｉｎ１〜ｉｎｎに
接続されている。出力回路８０−１〜８０−ｎの出力端
子ｏ１〜ｏｎからはｊそれぞれ、テストデータに対応し
たアナログ電圧がドライバＩＣ１２の出力パッドＤＶ−
ＯＵＴ１〜ＤＶ−ＯＵＴｎへ出力されるようになってい
る。
Ｄｏ１〜Ｄｏｎは、次段のＤＡ変換回路部７０のＤＡ変
換回路７０−１〜７０−ｎの入力端子Ｄｉ１〜Ｄｉｎに
それぞれ、接続されている。ＤＡ変換回路７０−１〜７
０−ｎの出力端子ＤＡ１〜ＤＡｎは出力回路部８０の出
力回路８０−１〜８０−ｎの入力端子ｉｎ１〜ｉｎｎに
接続されている。出力回路８０−１〜８０−ｎの出力端
子ｏ１〜ｏｎからはｊそれぞれ、テストデータに対応し
たアナログ電圧がドライバＩＣ１２の出力パッドＤＶ−
ＯＵＴ１〜ＤＶ−ＯＵＴｎへ出力されるようになってい
る。
【００２５】図３を参照して出力回路部８０の構成につ
いて説明する。出力回路８０−１〜８０−ｎは同一構成
であるので、図３では説明の便宜上、出力回路８０−１
のみを示している（図３においてシフトレジスタ回路５
０からバッファアンプ回路８２−１までを内部回路と称
す）。図３においてＤＡ変換回路部７０におけるＤＡ変
換回路７０−１の出力端子ＤＡ１が出力回路８０−１内
のバッファアンプ８２−１の非反転入力端子に接続され
ている。バッファアンプ８２−１の出力端子は反転入力
端子とアナログスイッチ８４−１の端子ＳＷＴ１に接続
されている。アナログスイッチ回路２０４−１の他方の
端子ＳＷＴ２はドライバＩＣ１２の出力パッドＤＶ−Ｏ
ＵＴ１に接続されている。図示していない他の出力回路
８０−２〜８０−ｎについても同様にアナログスイッチ
８４−２〜８４−ｎの他方の端子はドライバＩＣ１２の
出力パッドＤＶ−ＯＵＴ２〜ＤＶ−ＯＵＴｎに接続され
ている。
いて説明する。出力回路８０−１〜８０−ｎは同一構成
であるので、図３では説明の便宜上、出力回路８０−１
のみを示している（図３においてシフトレジスタ回路５
０からバッファアンプ回路８２−１までを内部回路と称
す）。図３においてＤＡ変換回路部７０におけるＤＡ変
換回路７０−１の出力端子ＤＡ１が出力回路８０−１内
のバッファアンプ８２−１の非反転入力端子に接続され
ている。バッファアンプ８２−１の出力端子は反転入力
端子とアナログスイッチ８４−１の端子ＳＷＴ１に接続
されている。アナログスイッチ回路２０４−１の他方の
端子ＳＷＴ２はドライバＩＣ１２の出力パッドＤＶ−Ｏ
ＵＴ１に接続されている。図示していない他の出力回路
８０−２〜８０−ｎについても同様にアナログスイッチ
８４−２〜８４−ｎの他方の端子はドライバＩＣ１２の
出力パッドＤＶ−ＯＵＴ２〜ＤＶ−ＯＵＴｎに接続され
ている。
【００２６】ドライバＩＣ１２の各出力パッドＤＶ−Ｏ
ＵＴ１〜ＤＶ−ＯＵＴｎはＴＣＰ１０のアウターリード
を介して、奇数出力パッド（ＤＶ−ＯＵＴ１，ＤＶ−Ｏ
ＵＴ３，…，ＤＶ−ＯＵＴｎ−１）は奇数テスト用パッ
ド３８（ＴＣＰ−ＯＵＴ１がＤＶ−ＯＵＴ１と対応、Ｔ
ＣＰ−ＯＵＴ３がＤＶ−ＯＵＴ３と対応，…，ＴＣＰ−
ＯＵＴｎ−１がＤＶ−ＯＵＴｎ−１と対応）に共通接続
されており、偶数出力パッド（ＴＣＰ−ＯＵＴ２がＤＶ
−ＯＵＴ２と対応、ＴＣＰ−ＯＵＴ４がＤＶ−ＯＵＴ４
と対応、ＴＣＰ−ＯＵＴｎがＤＶ−ＯＵＴｎと対応）は
各リード毎にテストパッド２６−１と接続されている。
入力側のパッドも各リード毎にテストパッド２６−２に
接続されている。テストパッド３８、２６−１、２６−
２はテスト用の針１０２と接続され、針１０２の他端は
リード線１０４を介してＩＣテスタ内の比較器１００の
一方の入力端と接続されている。比較器１００の他端に
は判定基準値が入力されるようになっている。
ＵＴ１〜ＤＶ−ＯＵＴｎはＴＣＰ１０のアウターリード
を介して、奇数出力パッド（ＤＶ−ＯＵＴ１，ＤＶ−Ｏ
ＵＴ３，…，ＤＶ−ＯＵＴｎ−１）は奇数テスト用パッ
ド３８（ＴＣＰ−ＯＵＴ１がＤＶ−ＯＵＴ１と対応、Ｔ
ＣＰ−ＯＵＴ３がＤＶ−ＯＵＴ３と対応，…，ＴＣＰ−
ＯＵＴｎ−１がＤＶ−ＯＵＴｎ−１と対応）に共通接続
されており、偶数出力パッド（ＴＣＰ−ＯＵＴ２がＤＶ
−ＯＵＴ２と対応、ＴＣＰ−ＯＵＴ４がＤＶ−ＯＵＴ４
と対応、ＴＣＰ−ＯＵＴｎがＤＶ−ＯＵＴｎと対応）は
各リード毎にテストパッド２６−１と接続されている。
入力側のパッドも各リード毎にテストパッド２６−２に
接続されている。テストパッド３８、２６−１、２６−
２はテスト用の針１０２と接続され、針１０２の他端は
リード線１０４を介してＩＣテスタ内の比較器１００の
一方の入力端と接続されている。比較器１００の他端に
は判定基準値が入力されるようになっている。
【００２７】上記構成からなる本実施の形態に係るドラ
イバＩＣのテスト回路の動作について説明する。
イバＩＣのテスト回路の動作について説明する。
【００２８】先ず、上記ドライバＩＣ１２を搭載したＴ
ＣＰ１０のテストモードとはインナーリード１６、１８
とドライバＩＣ１２の金バンプ３２、３４との接続状態
を検査するテスト回路の動作状態をいう。テストモード
時の検査内容は入出力パッド間が電気的に導通している
か、または隣接する出力端子間で電気的に短絡している
か否かの接続状態をＩＣテスタ等で判定する。ＩＣテス
タで検査する場合は、プローブカードに搭載された微細
な針をドライバＩＣ１２の出力側の奇数ライン用のテス
ト用パッド３４と偶数ラインのテスト用パッド２６−１
に当て、入力側も同様にテスト用パッド２６−２に針を
当て電気的に接続をとっている。ＩＣテスタからテスト
情報（スタート信号ＳＴ、シフトクロックＣＰ、テスト
モード信号ＴＥＳＴ、画像データ等）をドライバＩＣ１
２の各信号端子に入力し、出力側のテストパッド３８、
２６−１より期待値に相当するテストデータに対応した
出力信号が得られるか否かで一般的には製品の良否を判
定している。
ＣＰ１０のテストモードとはインナーリード１６、１８
とドライバＩＣ１２の金バンプ３２、３４との接続状態
を検査するテスト回路の動作状態をいう。テストモード
時の検査内容は入出力パッド間が電気的に導通している
か、または隣接する出力端子間で電気的に短絡している
か否かの接続状態をＩＣテスタ等で判定する。ＩＣテス
タで検査する場合は、プローブカードに搭載された微細
な針をドライバＩＣ１２の出力側の奇数ライン用のテス
ト用パッド３４と偶数ラインのテスト用パッド２６−１
に当て、入力側も同様にテスト用パッド２６−２に針を
当て電気的に接続をとっている。ＩＣテスタからテスト
情報（スタート信号ＳＴ、シフトクロックＣＰ、テスト
モード信号ＴＥＳＴ、画像データ等）をドライバＩＣ１
２の各信号端子に入力し、出力側のテストパッド３８、
２６−１より期待値に相当するテストデータに対応した
出力信号が得られるか否かで一般的には製品の良否を判
定している。
【００２９】図４にテスト動作のタイミングを示す。テ
スト期間は大きくテストデータ転送期間と電気的な導
通、短絡のテストを行う導通／短絡検査期間に大別でき
る。テストデータ転送期間はスタート信号ＳＴがシフト
回路５２−１に入力されると、シフト回路５２−１の出
力端子Ｑ１からはシフトクロックＣＰの立ち上がりに同
期した周期Ｔｆｃｐの期間ハイレベル（以下、”Ｈ”と
記す。）となるシフトパルス信号がレジスタ回路５６−
１のラッチ端子Ｌ１に出力される。レジスタ回路５６−
１はラッチ端子Ｌ１が”Ｈ”の期間中にテストデータ、
例えば”００ｈ”を取込み保持する。
スト期間は大きくテストデータ転送期間と電気的な導
通、短絡のテストを行う導通／短絡検査期間に大別でき
る。テストデータ転送期間はスタート信号ＳＴがシフト
回路５２−１に入力されると、シフト回路５２−１の出
力端子Ｑ１からはシフトクロックＣＰの立ち上がりに同
期した周期Ｔｆｃｐの期間ハイレベル（以下、”Ｈ”と
記す。）となるシフトパルス信号がレジスタ回路５６−
１のラッチ端子Ｌ１に出力される。レジスタ回路５６−
１はラッチ端子Ｌ１が”Ｈ”の期間中にテストデータ、
例えば”００ｈ”を取込み保持する。
【００３０】シフト回路５２−１の出力端子Ｑ１よりシ
フトパルス信号がシフト回路５２−２に入力された後、
シフト回路５２−１と同様にシフトクロックＣＰに同期
した周期Ｔｆｃｐの期間”Ｈ”のシフトパルス信号が、
シフト回路５２−２の出力端子Ｑ２からレジスタ回路５
６−２のラッチ端子Ｌ２に出力される。レジスタ回路５
６−２はラッチ端子Ｌ２が”Ｈ”の期間中にテストデー
タ、例えば”７Ｆｈ”を取込み、保持する。
フトパルス信号がシフト回路５２−２に入力された後、
シフト回路５２−１と同様にシフトクロックＣＰに同期
した周期Ｔｆｃｐの期間”Ｈ”のシフトパルス信号が、
シフト回路５２−２の出力端子Ｑ２からレジスタ回路５
６−２のラッチ端子Ｌ２に出力される。レジスタ回路５
６−２はラッチ端子Ｌ２が”Ｈ”の期間中にテストデー
タ、例えば”７Ｆｈ”を取込み、保持する。
【００３１】シフト回路５２−３の出力端子Ｑ３から周
期Ｔｆｃｐの期間”Ｈ”のシフトパルス信号が、図示し
ないシフト回路５２−４の入力端子Ｄ４とレジスタ回路
５６−３のラッチ端子Ｌ３に出力される。レジスタ回路
５６−３はラッチ端子Ｌ３が”Ｈ”の期間中にテストデ
ータ、例えば”００ｈ”を取込み、保持する。同様に図
示しないレジスタ回路５６−４はラッチ端子Ｌ４が”
Ｈ”期間中にテストデータ、例えば”７Ｆｈ”を取込
み、保持する。最終段側の図示しないシフト回路５２−
（ｎ−１）の出力端子Ｑｎ−１よりシフトパルス信号が
レジスタ回路５６−（ｎ−１）のラッチ端子Ｌｎ−１に
出力される。レジスタ回路５６−（ｎ−１）はラッチ端
子Ｌｎ−１が”Ｈ”の期間中にテストデータ、例えば”
００ｈ”を取込み、保持する。シフトレジスタ回路部５
０の最終段のシフト回路５２−ｎの出力端子Ｑｎからシ
フトパルス信号が最終段のレジスタ回路５６−ｎのラッ
チ端子Ｌｎに出力される。レジスタ回路５６−ｎはラッ
チ端子Ｌｎが”Ｈ”の期間中にテストデータ、例えば”
７Ｆｈ”を取込み、保持する。
期Ｔｆｃｐの期間”Ｈ”のシフトパルス信号が、図示し
ないシフト回路５２−４の入力端子Ｄ４とレジスタ回路
５６−３のラッチ端子Ｌ３に出力される。レジスタ回路
５６−３はラッチ端子Ｌ３が”Ｈ”の期間中にテストデ
ータ、例えば”００ｈ”を取込み、保持する。同様に図
示しないレジスタ回路５６−４はラッチ端子Ｌ４が”
Ｈ”期間中にテストデータ、例えば”７Ｆｈ”を取込
み、保持する。最終段側の図示しないシフト回路５２−
（ｎ−１）の出力端子Ｑｎ−１よりシフトパルス信号が
レジスタ回路５６−（ｎ−１）のラッチ端子Ｌｎ−１に
出力される。レジスタ回路５６−（ｎ−１）はラッチ端
子Ｌｎ−１が”Ｈ”の期間中にテストデータ、例えば”
００ｈ”を取込み、保持する。シフトレジスタ回路部５
０の最終段のシフト回路５２−ｎの出力端子Ｑｎからシ
フトパルス信号が最終段のレジスタ回路５６−ｎのラッ
チ端子Ｌｎに出力される。レジスタ回路５６−ｎはラッ
チ端子Ｌｎが”Ｈ”の期間中にテストデータ、例えば”
７Ｆｈ”を取込み、保持する。
【００３２】各レジスタ回路５６−１〜５６−ｎに保持
されたテストデータは、ＬＯＡＤ信号の”Ｈ”期間中に
対応するラッチ回路６０−１〜６０−ｎへ転送され保持
される。各ラッチ回路６０−１〜６０−ｎの内、奇数番
目のラッチ回路（１，３，…，ｎ−１）には”００ｈ”
のテストデータが保持され、偶数番目のラッチ回路
（２，４，…，ｎ）には”７Ｆｈ”のテストデータが保
持される。各ラッチ回路６０−１〜６０−ｎに保持され
た”００ｈ”または”７Ｆｈ”のテストデータはＤＡ変
換回路７０−１〜７０−ｎに入力後、テストデータに対
応したアナログ電圧に変換される。”００ｈ”は黒表示
データに対応し、液晶駆動電圧の最大電圧（Ｖ00＝５
Ｖ）に相当する。
されたテストデータは、ＬＯＡＤ信号の”Ｈ”期間中に
対応するラッチ回路６０−１〜６０−ｎへ転送され保持
される。各ラッチ回路６０−１〜６０−ｎの内、奇数番
目のラッチ回路（１，３，…，ｎ−１）には”００ｈ”
のテストデータが保持され、偶数番目のラッチ回路
（２，４，…，ｎ）には”７Ｆｈ”のテストデータが保
持される。各ラッチ回路６０−１〜６０−ｎに保持され
た”００ｈ”または”７Ｆｈ”のテストデータはＤＡ変
換回路７０−１〜７０−ｎに入力後、テストデータに対
応したアナログ電圧に変換される。”００ｈ”は黒表示
データに対応し、液晶駆動電圧の最大電圧（Ｖ00＝５
Ｖ）に相当する。
【００３３】一方、テストデータ”７Ｆｈ”は中間調表
示データで黒表示データ”００ｈ”と白表示データ”Ｆ
Ｆｈ”との中間に相当し、中間電圧（Ｖ7F＝２．５Ｖ）
を生成する。ＤＡ変換後の液晶駆動電圧は図３に示す出
力回路８０−１内のバッファアンプ８２−１でインピー
ダンス変換されアナログスイッチ８４−１の端子ＳＷＴ
１に入力される。テスト時の各バッファアンプの出力状
態は奇数番目の回路（１，３，…，ｎ−１）が最大電圧
（Ｖ00＝５Ｖ）、偶数番目の回路（２，４，…，ｎ）は
中間電圧（Ｖ7F＝２．５Ｖ）を出力している。出力回路
８０−１内のアナログスイッチ回路８４−１をオン／オ
フ制御するテスト信号ＴＳは、シフトレジスタ回路部５
０の論理積回路５４−１のＴ１端子に入力するテストモ
ード信号ＴＥＳＴと、シフト回路５２−１の出力信号Ｑ
との論理積により生成される。テストモード信号ＴＥＳ
Ｔのローレベル（以下、”Ｌ”と記す。）となる期間は
アナログスイッチ８４−１がオフ状態になり、テストモ
ード信号ＴＥＳＴが”Ｈ”期間中でシフト回路５２−１
の出力信号Ｑとの論理積出力Ｔ３が”Ｈ”の期間中はア
ナログスイッチ８４−１がオン状態になる。以上の動作
をテストデータ転送期間とし、テストモード信号ＴＥＳ
Ｔを”Ｌ”レベルに設定し、全ての論理積回路５４−１
〜５４−ｎの出力端子Ｔ３より出力されるテスト信号
を”Ｌ”レベルに固定することにより、全ての出力回路
８０−１〜８０−ｎの各アナログスイッチがオフ状態に
なりＴＣＰ１０上の奇数出力パッド３８と偶数出力パッ
ド２６−１が、ドライバＩＣ１２のバッファアンプと切
り離されて、ハイインピーダンス状態になっている。
示データで黒表示データ”００ｈ”と白表示データ”Ｆ
Ｆｈ”との中間に相当し、中間電圧（Ｖ7F＝２．５Ｖ）
を生成する。ＤＡ変換後の液晶駆動電圧は図３に示す出
力回路８０−１内のバッファアンプ８２−１でインピー
ダンス変換されアナログスイッチ８４−１の端子ＳＷＴ
１に入力される。テスト時の各バッファアンプの出力状
態は奇数番目の回路（１，３，…，ｎ−１）が最大電圧
（Ｖ00＝５Ｖ）、偶数番目の回路（２，４，…，ｎ）は
中間電圧（Ｖ7F＝２．５Ｖ）を出力している。出力回路
８０−１内のアナログスイッチ回路８４−１をオン／オ
フ制御するテスト信号ＴＳは、シフトレジスタ回路部５
０の論理積回路５４−１のＴ１端子に入力するテストモ
ード信号ＴＥＳＴと、シフト回路５２−１の出力信号Ｑ
との論理積により生成される。テストモード信号ＴＥＳ
Ｔのローレベル（以下、”Ｌ”と記す。）となる期間は
アナログスイッチ８４−１がオフ状態になり、テストモ
ード信号ＴＥＳＴが”Ｈ”期間中でシフト回路５２−１
の出力信号Ｑとの論理積出力Ｔ３が”Ｈ”の期間中はア
ナログスイッチ８４−１がオン状態になる。以上の動作
をテストデータ転送期間とし、テストモード信号ＴＥＳ
Ｔを”Ｌ”レベルに設定し、全ての論理積回路５４−１
〜５４−ｎの出力端子Ｔ３より出力されるテスト信号
を”Ｌ”レベルに固定することにより、全ての出力回路
８０−１〜８０−ｎの各アナログスイッチがオフ状態に
なりＴＣＰ１０上の奇数出力パッド３８と偶数出力パッ
ド２６−１が、ドライバＩＣ１２のバッファアンプと切
り離されて、ハイインピーダンス状態になっている。
【００３４】次に導通／短絡検査期間も、テストデータ
転送期間と同様にスタート信号ＳＴをシフト回路５２−
１に入力する。シフト回路５２−１の出力端子Ｑ１より
シフトクロックＣＰに同期した周期Ｔｔｃｐの期間”
Ｈ”のシフトパルス信号が、論理積回路５４−１の入力
端子Ｔ２、シフト回路５２−２とレジスタ回路５６−１
に出力される。テストモード信号ＴＥＳＴもＴｔｃｐ期
間内でテスト期間（ＴＳ１）”Ｈ”レベルに設定されて
論理積回路５４−１の端子Ｔ１に入力される。
転送期間と同様にスタート信号ＳＴをシフト回路５２−
１に入力する。シフト回路５２−１の出力端子Ｑ１より
シフトクロックＣＰに同期した周期Ｔｔｃｐの期間”
Ｈ”のシフトパルス信号が、論理積回路５４−１の入力
端子Ｔ２、シフト回路５２−２とレジスタ回路５６−１
に出力される。テストモード信号ＴＥＳＴもＴｔｃｐ期
間内でテスト期間（ＴＳ１）”Ｈ”レベルに設定されて
論理積回路５４−１の端子Ｔ１に入力される。
【００３５】論理積回５４−１の出力Ｔ３はシフト回路
１の出力Ｑ１とテストモード信号ＴＥＳＴの論理積より
テスト期間（ＴＳ１）”Ｈ”状態になる。出力回路８０
−１のアナログスイッチ８４−１はテスト信号が”Ｈ”
状態（ＴＳ１）になるとオン状態になる。この時、他の
アナログスイッチ回路はオフ状態になる。
１の出力Ｑ１とテストモード信号ＴＥＳＴの論理積より
テスト期間（ＴＳ１）”Ｈ”状態になる。出力回路８０
−１のアナログスイッチ８４−１はテスト信号が”Ｈ”
状態（ＴＳ１）になるとオン状態になる。この時、他の
アナログスイッチ回路はオフ状態になる。
【００３６】アナログスイッチ回路５４−１のオン状態
での抵抗（Ｒｏｎ）とオフ状態での抵抗（Ｒｏｆｆ）比
は例えば１０4 以上とする。
での抵抗（Ｒｏｎ）とオフ状態での抵抗（Ｒｏｆｆ）比
は例えば１０4 以上とする。
【００３７】以上の状態において、導通および短絡検査
はＴＣＰ１０上に設けられた奇数ライン用のテスト用パ
ッド３８と、偶数ラインのテスト用パッド２６−１から
出力されるアナログ電圧をプローブカードの針およびリ
ード線を介してテスタ内の比較器１００に入力し、比較
器１００の判定基準電圧値と比較判定する。テスタ内の
比較器１００の入力インピーダンス（Ｚｉ）をアナログ
スイッチ回路８４−１のオフ状態の抵抗（Ｒｏｆｆ）と
同程度として説明する。例えば、出力回路８０−１のア
ナログスイッチ８４−１がオン状態になり、共通接続さ
れた奇数ライン用のテスト用パッド３８からは図４に示
すタイミングでアナログ電圧（Ｖ00≒５Ｖ）が出力され
る。この出力電圧は比較器１００に入力されテスタの導
通判定基準電圧値（１−１）（例えば、Ｚｉ／（Ｚｉ＋
Ｒｏｎ）×５Ｖ＞４．８Ｖに設定）と比較後、４．８Ｖ
以上のアナログ電圧が出力されていれば出力回路８０−
１のドライバＩＣ１２側の出力パッドとＴＣＰ１０との
間は正常に接続されていると判断される。この状態でハ
イインピーダンス状態にある偶数ラインのテスト用パッ
ド２６−１からは短絡等の不良が無い限りは、ほぼアナ
ログ出力電圧（Ｖ7F＝２．５Ｖ）の約１／２の電位が出
力されテスタの短絡判定基準電圧値（２−１）（例え
ば、Ｚｉ／（Ｚｉ＋Ｒｏｆｆ）×２．５Ｖ＜２Ｖに設
定）と比較後、２Ｖ以下であれば正常と判定される。例
えば、選択されている奇数ラインと隣接する偶数ライン
が短絡している場合は、選択されている奇数ラインとほ
ぼ同電位のアナログ電圧（Ｖ00≒５Ｖ）が偶数ラインの
テスト用パッドＴＣＰ−Ｏ２に出力され、テスタの短絡
判定基準電圧値（２−１）と比較後、２Ｖ以上のため短
絡と判定される。出力回路８０−１の導通／短絡検査が
正常の場合は、テストモード信号ＴＥＳＴをＴｏｆｆ期
間”Ｌ”レベルに設定する。この時、全ての出力回路８
０−１〜８０−ｎの各アナログスイッチはオフ状態にな
る。
はＴＣＰ１０上に設けられた奇数ライン用のテスト用パ
ッド３８と、偶数ラインのテスト用パッド２６−１から
出力されるアナログ電圧をプローブカードの針およびリ
ード線を介してテスタ内の比較器１００に入力し、比較
器１００の判定基準電圧値と比較判定する。テスタ内の
比較器１００の入力インピーダンス（Ｚｉ）をアナログ
スイッチ回路８４−１のオフ状態の抵抗（Ｒｏｆｆ）と
同程度として説明する。例えば、出力回路８０−１のア
ナログスイッチ８４−１がオン状態になり、共通接続さ
れた奇数ライン用のテスト用パッド３８からは図４に示
すタイミングでアナログ電圧（Ｖ00≒５Ｖ）が出力され
る。この出力電圧は比較器１００に入力されテスタの導
通判定基準電圧値（１−１）（例えば、Ｚｉ／（Ｚｉ＋
Ｒｏｎ）×５Ｖ＞４．８Ｖに設定）と比較後、４．８Ｖ
以上のアナログ電圧が出力されていれば出力回路８０−
１のドライバＩＣ１２側の出力パッドとＴＣＰ１０との
間は正常に接続されていると判断される。この状態でハ
イインピーダンス状態にある偶数ラインのテスト用パッ
ド２６−１からは短絡等の不良が無い限りは、ほぼアナ
ログ出力電圧（Ｖ7F＝２．５Ｖ）の約１／２の電位が出
力されテスタの短絡判定基準電圧値（２−１）（例え
ば、Ｚｉ／（Ｚｉ＋Ｒｏｆｆ）×２．５Ｖ＜２Ｖに設
定）と比較後、２Ｖ以下であれば正常と判定される。例
えば、選択されている奇数ラインと隣接する偶数ライン
が短絡している場合は、選択されている奇数ラインとほ
ぼ同電位のアナログ電圧（Ｖ00≒５Ｖ）が偶数ラインの
テスト用パッドＴＣＰ−Ｏ２に出力され、テスタの短絡
判定基準電圧値（２−１）と比較後、２Ｖ以上のため短
絡と判定される。出力回路８０−１の導通／短絡検査が
正常の場合は、テストモード信号ＴＥＳＴをＴｏｆｆ期
間”Ｌ”レベルに設定する。この時、全ての出力回路８
０−１〜８０−ｎの各アナログスイッチはオフ状態にな
る。
【００３８】次に、シフトクロックＣＰに同期した”
Ｈ”レベルの信号がシフト回路５２−２より出力され、
論理積回路５４−２の入力端子Ｔ２に入力される。テス
トモード信号ＴＥＳＴもＴｔｃｐ期間内でテスト期間
（ＴＳ２）”Ｈ”レベルに設定されて論理積回路５４−
２の端子Ｔ１に入力される。論理積回路５４−２の出力
Ｔ３はシフト回路５２−２の出力Ｑ２とテストモード信
号ＴＥＳＴの論理積よりテスト期間（ＴＳ２）”Ｈ”状
態になり、出力回路８０−２のアナログスイッチをテス
ト信号の”Ｈ”期間中（ＴＳ２）オン状態にする。この
時、他のアナログスイッチ回路はオフ状態になる。出力
回路８０−２のアナログスイッチがオン状態になり、偶
数ライン用のテスト用パッド２６−１からはＴＣＰ−Ｏ
２に示すタイミングでアナログ電圧（Ｖ7F＝２．５Ｖ）
が出力される。出力電圧は比較器１００に入力されテス
タの導通判定基準電圧値（１−２）（例えば、Ｚｉ／
（Ｚｉ＋Ｒｏｎ）×２．５Ｖ＞２．４Ｖに設定）と比較
後、２．４Ｖ以上のアナログ電圧が出力されていれば出
力回路８０−２のＩＣ側の出力パッドとＴＣＰ間は正常
に接続されていると判定される。この状態で奇数ライン
のテスト用パッド３８からは短絡等の不良が無い限り
は、ほぼアナログ出力電圧（Ｖ00＝５Ｖ）が出力されテ
スタの短絡判定基準値（２−２）（例えば、Ｚｉ／（Ｚ
ｉ＋Ｒｏｆｆ）×５Ｖ＜４．８Ｖに設定：奇数ラインの
テスト用パッド３８は共通接続されているためＲｏｆｆ
≪Ｚｉになる）と比較後、４．８Ｖ以上であれば正常と
判定される。例えば、選択されている偶数ラインと隣接
する奇数ラインが短絡している場合は、選択されている
偶数ラインとほぼ同電位のアナログ電圧（Ｖoo≒２．５
Ｖ）が奇数ラインのテスト用パッド３８に出力され、テ
スタの短絡判定基準電圧値（２−２）と比較後、４．８
Ｖ以下のため短絡と判定される。
Ｈ”レベルの信号がシフト回路５２−２より出力され、
論理積回路５４−２の入力端子Ｔ２に入力される。テス
トモード信号ＴＥＳＴもＴｔｃｐ期間内でテスト期間
（ＴＳ２）”Ｈ”レベルに設定されて論理積回路５４−
２の端子Ｔ１に入力される。論理積回路５４−２の出力
Ｔ３はシフト回路５２−２の出力Ｑ２とテストモード信
号ＴＥＳＴの論理積よりテスト期間（ＴＳ２）”Ｈ”状
態になり、出力回路８０−２のアナログスイッチをテス
ト信号の”Ｈ”期間中（ＴＳ２）オン状態にする。この
時、他のアナログスイッチ回路はオフ状態になる。出力
回路８０−２のアナログスイッチがオン状態になり、偶
数ライン用のテスト用パッド２６−１からはＴＣＰ−Ｏ
２に示すタイミングでアナログ電圧（Ｖ7F＝２．５Ｖ）
が出力される。出力電圧は比較器１００に入力されテス
タの導通判定基準電圧値（１−２）（例えば、Ｚｉ／
（Ｚｉ＋Ｒｏｎ）×２．５Ｖ＞２．４Ｖに設定）と比較
後、２．４Ｖ以上のアナログ電圧が出力されていれば出
力回路８０−２のＩＣ側の出力パッドとＴＣＰ間は正常
に接続されていると判定される。この状態で奇数ライン
のテスト用パッド３８からは短絡等の不良が無い限り
は、ほぼアナログ出力電圧（Ｖ00＝５Ｖ）が出力されテ
スタの短絡判定基準値（２−２）（例えば、Ｚｉ／（Ｚ
ｉ＋Ｒｏｆｆ）×５Ｖ＜４．８Ｖに設定：奇数ラインの
テスト用パッド３８は共通接続されているためＲｏｆｆ
≪Ｚｉになる）と比較後、４．８Ｖ以上であれば正常と
判定される。例えば、選択されている偶数ラインと隣接
する奇数ラインが短絡している場合は、選択されている
偶数ラインとほぼ同電位のアナログ電圧（Ｖoo≒２．５
Ｖ）が奇数ラインのテスト用パッド３８に出力され、テ
スタの短絡判定基準電圧値（２−２）と比較後、４．８
Ｖ以下のため短絡と判定される。
【００３９】出力回路８０−２の導通／短絡検査が正常
の場合は、テストモード信号ＴＥＳＴをＴｏｆｆ期間”
Ｌ”レベルに設定する。この時、全ての出力回路８０−
１〜８０−ｎの各アナログスイッチはオフ状態になる。
導通／短絡検査の判定方法は以下、奇数番目の出力回路
側は出力回路８０−１の場合と同様であり、偶数番目の
出力回路側は出力回路８０−２の場合と同様である。以
下、同様に論理積回路５４−３の出力Ｔ３はシフト回路
５２−３の出力Ｑ３とテストモード信号ＴＥＳＴの論理
積よりテスト期間（ＴＳ３）”Ｈ”状態になり、出力回
路８０−３のアナログスイッチをテスト信号ＴＳの”
Ｈ”期間中（ＴＳ３）オン状態にする。この時、他のア
ナログスイッチはオフ状態になる。出力回路８０−３の
アナログスイッチがオン状態になり、共通接続された奇
数ライン用のテスト用パッド３８からは図４に示すタイ
ミングでアナログ電圧（Ｖ00≒５Ｖ）が出力される。同
様に偶数番目の出力回路も論理積回路５４−４の出力
（Ｔ３）はシフト回路５２−４の出力Ｑ４とテストモー
ド信号ＴＥＳＴの論理積よりテスト期間（ＴＳ４）”
Ｈ”状態になり、出力回路８０−４のアナログスイッチ
をテスト信号のＴＳの”Ｈ”期間中（ＴＳ４）オン状態
にする。この時、他のアナログスイッチはオフ状態にな
る。出力回路８０−４のアナログスイッチがオン状態に
なり、偶数ライン用のテスト用パッド２６−１からはＴ
ＣＰ−Ｏ４に示すタイミングでアナログ電圧（Ｖ7F＝
２．５Ｖ）が出力される。以下、最終段側も同様に論理
積回路５４−（ｎ−１）の出力Ｔ３はシフト回路５２−
（ｎ−１）の出力Ｑｎ−１とテストモード信号ＴＥＳＴ
の論理積よりテスト期間（ＴＳｎ−１）”Ｈ”状態にな
り、出力回路ｎ−１のアナログスイッチをテスト信号Ｔ
Ｓの”Ｈ”期間中（ＴＳｎ−１）オン状態にする。この
時、他のアナログスイッチはオフ状態になる。出力回路
８０−（ｎ−１）のアナログスイッチがオン状態にな
り、共通接続された奇数ライン用のテスト用パッド３８
からは図４に示すタイミングでアナログ電圧（Ｖ00≒５
Ｖ）が出力される。最終段の論理積回路５４−ｎの出力
Ｔ３もシフト回路５２−ｎの出力Ｑｎとテストモード信
号ＴＥＳＴの論理積よりテスト期間（ＴＳｎ）”Ｈ”状
態になり、出力回路８０−ｎのアナログスイッチをテス
ト信号ＴＳの”Ｈ”期間中（ＴＳｎ）オン状態にする。
この時、他のアナログスイッチはオフ状態になる。出力
回路８０−ｎのアナログスイッチがオン状態になり、偶
数ライン用のテスト用パッド２６−１からはＴＣＰ−Ｏ
ｎに示すタイミングでアナログ電圧（Ｖ7F＝２．５Ｖ）
が出力される。テスタ内の比較器１００の導通判定基準
電圧値と短絡判定基準電圧値はテストモードに対応して
切り替えるか、それぞれ判定基準電圧値毎に比較器を配
置することも可能である。判定基準電圧値は該当ＩＣの
性能、テスタの性能等で任意に設定可能である。
の場合は、テストモード信号ＴＥＳＴをＴｏｆｆ期間”
Ｌ”レベルに設定する。この時、全ての出力回路８０−
１〜８０−ｎの各アナログスイッチはオフ状態になる。
導通／短絡検査の判定方法は以下、奇数番目の出力回路
側は出力回路８０−１の場合と同様であり、偶数番目の
出力回路側は出力回路８０−２の場合と同様である。以
下、同様に論理積回路５４−３の出力Ｔ３はシフト回路
５２−３の出力Ｑ３とテストモード信号ＴＥＳＴの論理
積よりテスト期間（ＴＳ３）”Ｈ”状態になり、出力回
路８０−３のアナログスイッチをテスト信号ＴＳの”
Ｈ”期間中（ＴＳ３）オン状態にする。この時、他のア
ナログスイッチはオフ状態になる。出力回路８０−３の
アナログスイッチがオン状態になり、共通接続された奇
数ライン用のテスト用パッド３８からは図４に示すタイ
ミングでアナログ電圧（Ｖ00≒５Ｖ）が出力される。同
様に偶数番目の出力回路も論理積回路５４−４の出力
（Ｔ３）はシフト回路５２−４の出力Ｑ４とテストモー
ド信号ＴＥＳＴの論理積よりテスト期間（ＴＳ４）”
Ｈ”状態になり、出力回路８０−４のアナログスイッチ
をテスト信号のＴＳの”Ｈ”期間中（ＴＳ４）オン状態
にする。この時、他のアナログスイッチはオフ状態にな
る。出力回路８０−４のアナログスイッチがオン状態に
なり、偶数ライン用のテスト用パッド２６−１からはＴ
ＣＰ−Ｏ４に示すタイミングでアナログ電圧（Ｖ7F＝
２．５Ｖ）が出力される。以下、最終段側も同様に論理
積回路５４−（ｎ−１）の出力Ｔ３はシフト回路５２−
（ｎ−１）の出力Ｑｎ−１とテストモード信号ＴＥＳＴ
の論理積よりテスト期間（ＴＳｎ−１）”Ｈ”状態にな
り、出力回路ｎ−１のアナログスイッチをテスト信号Ｔ
Ｓの”Ｈ”期間中（ＴＳｎ−１）オン状態にする。この
時、他のアナログスイッチはオフ状態になる。出力回路
８０−（ｎ−１）のアナログスイッチがオン状態にな
り、共通接続された奇数ライン用のテスト用パッド３８
からは図４に示すタイミングでアナログ電圧（Ｖ00≒５
Ｖ）が出力される。最終段の論理積回路５４−ｎの出力
Ｔ３もシフト回路５２−ｎの出力Ｑｎとテストモード信
号ＴＥＳＴの論理積よりテスト期間（ＴＳｎ）”Ｈ”状
態になり、出力回路８０−ｎのアナログスイッチをテス
ト信号ＴＳの”Ｈ”期間中（ＴＳｎ）オン状態にする。
この時、他のアナログスイッチはオフ状態になる。出力
回路８０−ｎのアナログスイッチがオン状態になり、偶
数ライン用のテスト用パッド２６−１からはＴＣＰ−Ｏ
ｎに示すタイミングでアナログ電圧（Ｖ7F＝２．５Ｖ）
が出力される。テスタ内の比較器１００の導通判定基準
電圧値と短絡判定基準電圧値はテストモードに対応して
切り替えるか、それぞれ判定基準電圧値毎に比較器を配
置することも可能である。判定基準電圧値は該当ＩＣの
性能、テスタの性能等で任意に設定可能である。
【００４０】以上に説明したように、本発明の実施の形
態に係るドライバＩＣのテスト回路及びテスト方法によ
れば、ドライバＩＣの出力回路部に内部回路と出力パッ
ド（出力端子）間を電気的に切り離すことにより、ドラ
イバＩＣとＴＣＰ間の接続状態を簡易な手法で検査可能
になる。
態に係るドライバＩＣのテスト回路及びテスト方法によ
れば、ドライバＩＣの出力回路部に内部回路と出力パッ
ド（出力端子）間を電気的に切り離すことにより、ドラ
イバＩＣとＴＣＰ間の接続状態を簡易な手法で検査可能
になる。
【００４１】またＴＣＰ上のテストパッド（３８４出力
／６０〜７０μｍピッチ）を奇数パッド側、または偶数
パッド側のどちらかを１出力毎に共通接続し、出力パッ
ド数が従来の１／２程度に減少したことにより、製品組
み立て後の検査時のテストパッドへの針当て精度が向上
し、試験ミスを低減でき製品歩留りが向上する。
／６０〜７０μｍピッチ）を奇数パッド側、または偶数
パッド側のどちらかを１出力毎に共通接続し、出力パッ
ド数が従来の１／２程度に減少したことにより、製品組
み立て後の検査時のテストパッドへの針当て精度が向上
し、試験ミスを低減でき製品歩留りが向上する。
【００４２】更に本発明の実施の形態に係るドライバＩ
Ｃのテスト回路によれば、上記効果に加えて、内部回路
と出力パッド（出力端子）間を電気的に切り離す手段と
して、アナログスイッチを各出力回路毎に設け、アナロ
グスイッチを１回毎にデコードする手段を内部回路のシ
フト回路の出力信号（シフトパルス信号）を流用するこ
とにより、特別なデコード回路が不必要になり低コスト
なテスト回路を実現できる。
Ｃのテスト回路によれば、上記効果に加えて、内部回路
と出力パッド（出力端子）間を電気的に切り離す手段と
して、アナログスイッチを各出力回路毎に設け、アナロ
グスイッチを１回毎にデコードする手段を内部回路のシ
フト回路の出力信号（シフトパルス信号）を流用するこ
とにより、特別なデコード回路が不必要になり低コスト
なテスト回路を実現できる。
【００４３】尚、テスト用パッドの構成は偶数側のテス
ト用パッド間を共通接続し、奇数側のテスト用パッドを
単独に配置しても同様に効果を実現できる。またＴＣＰ
の表裏に配線パターンを設ければ、奇数側および偶数側
のテスト用パッド間をそれぞれ共通接続可能になり、同
様の効果を期待できる。
ト用パッド間を共通接続し、奇数側のテスト用パッドを
単独に配置しても同様に効果を実現できる。またＴＣＰ
の表裏に配線パターンを設ければ、奇数側および偶数側
のテスト用パッド間をそれぞれ共通接続可能になり、同
様の効果を期待できる。
【００４４】尚、本発明は、液晶パネルに限らず、ディ
スプレイデバイスを駆動するドライバＩＣ全般に適用で
きることは勿論である。
スプレイデバイスを駆動するドライバＩＣ全般に適用で
きることは勿論である。
【００４５】
【発明の効果】請求項１に記載の発明によれば、ドライ
バＩＣの内部回路と出力パッドとの間を電気的に切離し
可能にしたので、ドライバＩＣとＴＣＰとの間の接続状
態を簡易な手法でテストすることが可能となる。
バＩＣの内部回路と出力パッドとの間を電気的に切離し
可能にしたので、ドライバＩＣとＴＣＰとの間の接続状
態を簡易な手法でテストすることが可能となる。
【００４６】また請求項１に記載の発明によれば、テス
ト用パッドの配置を、内部回路の配列順により奇数番目
の内部回路と偶数番目の内部回路に対応させてテスト用
パッドを区分けし、奇数番目の内部回路と偶数番目の内
部回路の何れか一方に対応して設けられたテスト用パッ
ド間を共通に接続するようにしたので、ＴＣＰのサイズ
を増加することなく、すなわちＴＣＰのコストの上昇を
招くことなく、テスト用パッド数を低減でき、それ故製
品組立後の検査時のテスト用パッドに対するプローブ用
針の針当て精度の向上が図れ、試験ミスを低減でき、製
品の歩留りの向上が図れる。
ト用パッドの配置を、内部回路の配列順により奇数番目
の内部回路と偶数番目の内部回路に対応させてテスト用
パッドを区分けし、奇数番目の内部回路と偶数番目の内
部回路の何れか一方に対応して設けられたテスト用パッ
ド間を共通に接続するようにしたので、ＴＣＰのサイズ
を増加することなく、すなわちＴＣＰのコストの上昇を
招くことなく、テスト用パッド数を低減でき、それ故製
品組立後の検査時のテスト用パッドに対するプローブ用
針の針当て精度の向上が図れ、試験ミスを低減でき、製
品の歩留りの向上が図れる。
【００４７】請求項２に記載の発明によれば、請求項１
に記載の効果に加えて、ドライバＩＣの各内部回路と出
力パッドとの間を電気的に切り離す手段として、アナロ
グスイッチを各々、設け、アナログスイッチを１回路毎
にデコードするのに内部回路のシフト回路の出力信号
（シフトパルス信号）を流用するようにしたので、各ア
ナログスイッチを特定のタイミングで動作させるための
特別なデコーダ回路が不要となり、低コストのドライバ
ＩＣのテスト回路を実現することができる。
に記載の効果に加えて、ドライバＩＣの各内部回路と出
力パッドとの間を電気的に切り離す手段として、アナロ
グスイッチを各々、設け、アナログスイッチを１回路毎
にデコードするのに内部回路のシフト回路の出力信号
（シフトパルス信号）を流用するようにしたので、各ア
ナログスイッチを特定のタイミングで動作させるための
特別なデコーダ回路が不要となり、低コストのドライバ
ＩＣのテスト回路を実現することができる。
【図１】本発明が適用される液晶ドライバＩＣのＴＣＰ
への実装形態を示す説明図。
への実装形態を示す説明図。
【図２】本発明の実施の形態に係るドライバＩＣのテス
ト回路の構成を示すブロック図。
ト回路の構成を示すブロック図。
【図３】図２における出力回路周辺の回路構成を示す回
路図。
路図。
【図４】図２に示すドライバＩＣのテスト回路の動作状
態を示すタイミングチャート。
態を示すタイミングチャート。
【図５】従来の液晶ドライバＩＣのＴＣＰへの実装形態
を示す説明図。
を示す説明図。
【符号の説明】 １０ ＴＣＰ １２ ドライバＩＣ ５０ シフトレジスタ回路部 ６０ ラッチ回路部 ７０ ＤＡ変換回路部 ８０ 出力回路部
フロントページの続き Ｆターム(参考） 2G003 AA07 AB18 AG09 AG12 AG13 AH01 AH04 AH05 2G014 AA01 AB20 AB21 AB51 AC06 AC10 AC14 AC18 2G032 AA01 AA04 AA07 AA09 AC03 AD08 AE07 AE08 AE11 AE12 AG01 AG02 AG04 AH04 AH07 AK01 AK02 AK11 AK14 AK15 AK16 AL03 AL04
Claims (2)
- 【請求項１】 テープキャリアパッケージに配置されデ
ィスプレイデバイスを駆動するドライバＩＣの入出力パ
ッドと前記テープキャリアパッケージ上に形成されたテ
スト用パッドとが前記テープキャリアパッケージ上に形
成されたリードパターンにより接続されてなり、前記入
出力パッド間の接続状態をテストするドライバＩＣのテ
スト方法において、 前記テスト用パッドの配置を、内部回路の配列順により
奇数番目の内部回路と偶数番目の内部回路に対応させて
テスト用パッドを区分けし、奇数番目の内部回路と偶数
番目の内部回路の何れか一方に対応して設けられたテス
ト用パッド間を共通に接続し、かつ前記内部回路と出力
パッドとの間を電気的に切離し可能にすると共に、 前記ドライバＩＣの内部回路にテスト情報を外部より供
給し、テスト時に内部回路と出力パッドとの間を電気的
に接続して該出力パッドに接続されているテスト用パッ
ドから出力される信号状態に基づいて前記入出力パッド
間の接続状態をテストすることを特徴とするドライバＩ
Ｃのテスト方法。 - 【請求項２】 表示用ディジタルデータを順次転送する
シフト回路及びレジスタ回路からなるシフトレジスタ回
路と、該シフトレジスタ回路の出力を格納するラッチ回
路と、該ラッチ回路に格納された表示用ディジタルデー
タをアナログ電圧に変換するＤＡ変換回路と、該ＤＡ変
換回路の出力をインピーダンス変換するバッファアンプ
回路とを備えた内部回路と該内部回路の出力電圧を外部
に出力する出力パッドまでを１回路として多数回路を有
しテープキャリアパッケージに配置されたドライバＩＣ
であって、前記出力パッドと前記テープキャリアパッケ
ージ上に形成されたテスト用パッドとが前記テープキャ
リアパッケージ上に形成されたリードパターンにより接
続されてなり、前記出力パッドの接続状態をテストする
ドライバＩＣのテスト回路において、 前記テスト用パッドの配置を、内部回路の配列順により
奇数番目の内部回路と偶数番目の内部回路に対応させて
テスト用パッドを区分けし、奇数番目の内部回路と偶数
番目の内部回路の何れか一方に対応して設けられたテス
ト用パッド間を共通に接続し、かつ前記ドライバＩＣの
各内部回路と出力パッドとの間にアナログスイッチを各
々、設け、該アナログスイッチのドライバＩＣテスト時
の動作タイミングを各出力パッドに対応する前記シフト
回路の出力信号と、外部入力のテスト制御信号との論理
積により生成した制御信号により制御することを特徴と
するドライバＩＣのテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304560A JP2000131393A (ja) | 1998-10-26 | 1998-10-26 | ドライバｉｃのテスト回路及びテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10304560A JP2000131393A (ja) | 1998-10-26 | 1998-10-26 | ドライバｉｃのテスト回路及びテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000131393A true JP2000131393A (ja) | 2000-05-12 |
Family
ID=17934472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10304560A Pending JP2000131393A (ja) | 1998-10-26 | 1998-10-26 | ドライバｉｃのテスト回路及びテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000131393A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002041018A1 (fr) * | 2000-11-17 | 2002-05-23 | Oht Inc. | Appareil d'inspection et procede d'inspection pour carte de circuit |
| WO2002041019A1 (fr) * | 2000-11-17 | 2002-05-23 | Oht Inc. | Appareil d'inspection et procede d'inspection pour carte de circuit |
| JP2002313847A (ja) * | 2001-03-30 | 2002-10-25 | Samsung Electronics Co Ltd | 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 |
| WO2005064583A1 (ja) * | 2003-12-25 | 2005-07-14 | Test Research Laboratories Inc. | 表示装置の駆動装置、表示装置、駆動装置または表示装置の検査方法 |
| KR100701895B1 (ko) * | 2000-06-05 | 2007-04-02 | 엘지.필립스 엘시디 주식회사 | 테이프 케리어 패키지 |
| US7548079B2 (en) | 2002-10-01 | 2009-06-16 | Oki Semiconductor Co., Ltd. | Semiconductor device including analog voltage output driver LSI chip having test circuit |
| KR20190137482A (ko) * | 2018-06-01 | 2019-12-11 | 삼성전자주식회사 | 필름형 패키지 및 이를 구비한 디스플레이 장치 |
-
1998
- 1998-10-26 JP JP10304560A patent/JP2000131393A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701895B1 (ko) * | 2000-06-05 | 2007-04-02 | 엘지.필립스 엘시디 주식회사 | 테이프 케리어 패키지 |
| WO2002041018A1 (fr) * | 2000-11-17 | 2002-05-23 | Oht Inc. | Appareil d'inspection et procede d'inspection pour carte de circuit |
| WO2002041019A1 (fr) * | 2000-11-17 | 2002-05-23 | Oht Inc. | Appareil d'inspection et procede d'inspection pour carte de circuit |
| JP2002313847A (ja) * | 2001-03-30 | 2002-10-25 | Samsung Electronics Co Ltd | 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 |
| JP4611600B2 (ja) * | 2001-03-30 | 2011-01-12 | 三星電子株式会社 | 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 |
| US7548079B2 (en) | 2002-10-01 | 2009-06-16 | Oki Semiconductor Co., Ltd. | Semiconductor device including analog voltage output driver LSI chip having test circuit |
| WO2005064583A1 (ja) * | 2003-12-25 | 2005-07-14 | Test Research Laboratories Inc. | 表示装置の駆動装置、表示装置、駆動装置または表示装置の検査方法 |
| JPWO2005064583A1 (ja) * | 2003-12-25 | 2007-07-19 | テスト・リサーチ・ラボラトリーズ株式会社 | 表示装置の駆動装置、表示装置、駆動装置または表示装置の検査方法 |
| KR20190137482A (ko) * | 2018-06-01 | 2019-12-11 | 삼성전자주식회사 | 필름형 패키지 및 이를 구비한 디스플레이 장치 |
| KR102578051B1 (ko) * | 2018-06-01 | 2023-09-14 | 삼성전자주식회사 | 필름형 패키지 및 이를 구비한 디스플레이 장치 |
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