JP4611600B2 - 電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特に、電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法に関する。
【０００２】
【従来の技術】
最近、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ：以下、ＬＣＤという）を使用する電子製品は軽薄短小化を要求する趨勢にある。すなわち、ＬＣＤ分野でＩＣパッケージは多様な機能を行うために入出力端子が増加すると同時に薄型化がさらに要求される。このような要求に応じるために、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：以下、ＩＣという）をテープ形のパッケージで形成したテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ：以下、ＴＣＰという）技術が開発された。ＴＣＰにはテープ自動ボンディング（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ：以下、ＴＡＢ）パッケージ、チップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ：以下、ＣＯＦという）パッケージなどがある。
【０００３】
ＴＡＢパッケージはベースフィルムとして利用されるテープ上に接着剤を塗布し、接着剤により銅箔（Ｃｕ ｆｏｉｌ）を接着させる。したがって、接着された銅箔は設計されたパターンで配線され、テープ上に配線されたリードとチップとが連結される。このようなＴＡＢパッケージは薄くなり、可撓性が向上するという点で有利である。したがって、ＴＡＢパッケージはＬＣＤが装備されるノート型パソコン、携帯電話のような通信機器、時計及び計測器などいろいろな分野で多用されている。
【０００４】
また、最近にはＴＡＢパッケージよりさらに発展した段階のＣＯＦパッケージが開発された。このようなＣＯＦパッケージはポリイミドテープの厚さが２５ｕｍであって、７５ｕｍの厚さを有するＴＡＢパッケージより可撓性をさらに改善できる。また、ＣＯＦパッケージには抵抗およびキャパシタなどの受動素子を実装して外部ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）のサイズを減らせる。このように、ＣＯＦパッケージでは受動素子を実装することによってノイズ特性を向上させ、外部ＰＣＢと連結されるコネクタ部分の端子数を最小化できる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＣＯＦパッケージは電気的特性評価時に一部制限的な要素が伴う。すなわち、ＣＯＦパッケージ内部で半導体チップデバイスのいくつかの端子はキャパシタ及び抵抗と連結された状態で一つの端子で結合されて外部と連結される場合が存在する。一方、ＣＯＦパッケージの電気的特性評価は外部ＰＣＢと連結されるコネクタ側の端子だけで行われることが一般的である。したがって、多くの端子がパッケージ外部に引き出されずに内部的に形成されるＣＯＦパッケージでは、テストされる端子が制限される。これによって、従来はチップの各パッドに対する全体的な電気的特性を評価し難いという問題点があった。
上記問題点に鑑み、本発明の目的は、受動素子が実装されるＣＯＦパッケージ内部にテストパッドを具備して外部に引き出されないチップの端子をテストできるようにしたＣＯＦパッケージを提供することである。
上記問題点に鑑み、本発明の他の目的は、前記ＣＯＦパッケージを形成するための方法を提供することである。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明による電気的特性評価のためのテストパッドを有するＣＯＦパッケージは、ベースフィルム上に所定の半導体チップデバイスが装着されるチップオンフィルムパッケージであって、ベースフィルムに設けられて外部から所定のデータ及び制御信号を入力して半導体チップデバイスに伝達するための信号入力部と、半導体チップデバイスの該当端子と連結される一つ以上の受動素子と、ベースフィルム上に形成されて受動素子を実装するための一つ以上の受動素子用パッドと、半導体チップデバイスの各端子のうちベースフィルムのラインを介して信号入力部に連結される第１端子、及びこのラインにベースフィルム上で他のラインを介して内部的に統合されて直に信号入力部を通じて外部に引き出されていない第２端子、を有して当該ベースフィルム上の統合されるラインの間に第１端子及び第２端子をテストするためのテストパッドと、を具備し、このテストパッドは、第１端子のラインに連結される第１ソルダパターンと、第２端子のラインに連結されて第１ソルダパターンとは別のパターンで形成される第２ソルダパターンとを具備することで、テストが終わった後、第１及び第２ソルダパターンをお互いに短絡するように設けられるとともに、第２端子を少なくとも一つ以上有して第１端子に統合させるラインに応じてテストパターンを一つ以上形成することを特徴とする。
【０００７】
前記他の課題を解決するために、本発明による電気的特性評価のためのテストパッドを有するＣＯＦパッケージ形成方法は、ベースフィルム上に所定の半導体チップデバイスが装着されるＣＯＦパッケージの形成方法であって、（ａ）ベースフィルム上に外部からデータ及び制御信号を入力する信号入力部を有して半導体チップデバイスと連結させるラインにパターンを形成する過程で、所定の受動素子を実装するためのパッドと、半導体チップデバイスの各端子のうち、ラインを介して信号入力部に連結される第１端子、及びこのラインにベースフィルム上で他のラインを介して内部的に連結されて直に信号入力部に引き出されない第２端子を、各々テストするために連結するラインの間にパターンを有したテストパッドとを形成する段階と、（ｂ）半導体チップデバイスと、ベースフィルム上に形成された内部リードとをボンディングする段階と、（ｃ）外部のテスト設備を利用してテストパッドを接触し、テストパッドと連結された各端子をテストする段階と、（ｄ）テストが終わったならば、受動素子の実装のためのパッド及びテストパッドにソルダペーストを覆う段階と、（ｅ）受動素子を所定のパッドに整列させて熱により互いに接合させるとともに、テストが終わったテストパッドに熱を加えてパターンを互いに短絡させて第１端子と第２端子とを内部的に連結させる段階とを具備し、(ａ)段階は、テストパッドのパターンが、第１端子のラインに連結される第１ソルダパターンと、第２端子のラインに連結されて第１ソルダパターンとは別のパターンで形成される第２ソルダパターンとを具備することで、(ｅ)段階で、テストが終わった後、第１及び第２ソルダパターンをお互いに短絡させるとともに、第２端子を少なくとも一つ以上有して第１端子に統合させるラインに応じてテストパターンを一つ以上形成して短絡することを特徴とする。
【０００８】
【発明の実施の形態】
以下、添付した図面を参照して、本発明による電気的特性評価のためのテストパッドを有するＣＯＦパッケージ及びＣＯＦパッケージ形成方法に関して詳細に説明する。
図１は、本発明の実施形態による電気的特性評価を容易にするＣＯＦパッケージを説明するための図面である。図１に示した実施形態のＣＯＦパッケージはＬＣＤドライバチップのためのＣＯＦパッケージである。
図１を参照すれば、ＬＣＤドライバＩＣのためのＣＯＦパッケージ１０はＬＣＤドライバチップ１００、パターニングされた信号ライン１７０、電気的特性評価用テストパッド１１０、１２０、受動素子部１４０、１５０、１６０及び信号入力部１３０より構成される。
図１のＣＯＦパッケージ１０はポリイミドテープのベースフィルム上に接着剤を塗布せずに、テープ上に銅箔を接着させて、設計されたパターンによって配線される。
【０００９】
信号入力部１３０は、外部ＰＣＢとコネクタにより連結されるようにコネクタタイプで形成され、外部の制御回路（例えば、マイクロプロセッサ）から多数のデータおよび制御信号を入力して信号ライン１７０を通じてＬＣＤドライバチップ１００に伝達する。
図１に示す信号入力部１３０に関して具体的に説明すれば次の通りである。すなわち、信号入力部１３０は電源電圧ＶＤＤと接地電圧ＶＳＳとが入力される端子を具備する。また、信号入力部１３０は所定ビット、例えば、８ビットのデータをマイクロプロセッサ（図示せず）から入力または出力するための端子Ｄ０〜Ｄ７を具備する。信号入力部１３０のＲＤ端子及びＷＲ端子は各々読出しイネーブル信号と書込みイネーブル信号とを収容するための端子を示す。信号入力部１３０のＡＯ端子は８ビットのデータ入出力端子Ｄ０〜Ｄ７がディスプレイデータを入力とするかあるいは制御信号を入力とするかを選択するための端子である。また、入力端子ＲＥＳはＲＥＳＥＴ信号を入力とする端子を示し、ＣＳ１はチップセレクト端子を示し、ＣＳ１がイネーブルされる時だけデータ及び制御信号がイネーブルされる。 図１の信号ライン１７０はＣＯＦパッケージ１０内部で信号入力部１３０とＬＣＤドライバチップ１００の各々の端子との間を連結するための信号ラインである。
【００１０】
ＬＣＤドライバチップ１００は、外部のＬＣＤパネル（図示せず）の画面ディスプレイのために、外部の信号入力部１３０と信号ライン１７０とを通じてマイクロプロセッサ（図示せず）で所定のデータ及び制御信号を受信し、ＬＣＤパネル（図示せず）を駆動するための駆動信号を生成してＬＣＤパネルに出力する。図１には図面の簡略化のために、ＬＣＤパネル（図示せず）への出力端子は示さない。
図１のＬＣＤドライバチップ１００を参照して、各入力端子の機能を簡略に説明する。
【００１１】
まず、電源電圧ＶＤＤと接地電圧ＶＳＳとを収容するための端子が備わる。ＴＥＭＰＳ端子はＬＣＤの温度によって動作速度が変わるので、温度変化によって電圧変化比率を調節するための信号入力端子を示す。ＩＮＴＲＳ端子はＬＣＤドライバチップ１００内部の演算増幅器（図示せず）の利得を決定するための信号入力端子であって、利得調整のために内部抵抗を使用するかどうかを選択できる。ＨＰＭ端子はＬＣＤドライバの電源供給回路のためのパワー制御端子であって、ハイまたはローレベル状態によってノーマルモードか／高電力モードかを示す。ＶＯ〜Ｖ４端子は電圧レベルが相異なるＬＣＤ駆動電圧端子である。例えば、チップ１００内部に電圧発生回路が備わっていれば高電圧Ｖ０からＶ１〜Ｖ４が内部的に生成でき、外部から印加されることもある。各Ｖ０〜Ｖ４端子はチップ外部の受動素子部１６０と連結される。ＶＲ端子はＶＯ電圧調整のための端子であって、内部に電圧調整のための抵抗が備わっていない時は図１に示したように受動素子部１５０によりＶ０電圧が調整される。また、図１のＣ２＋、Ｃ２−、Ｃ１＋、Ｃ１−、Ｃ３＋、Ｃ３−端子は各々内部電圧ブースタ用キャパシタ、すなわち、受動素子部１６０のキャパシタを連結するための端子である。また、ＭＩ端子はマイクロプロセッサのタイプを決定するための端子である。ＰＳ端子はデータインターフェースモードを決定するための端子であって、並列または直列データ入力を選択するための端子である。ＣＬＳ端子はテストクロック信号入力のイネーブル／ディセーブル選択端子である。すなわち、ＣＬＳ端子がハイレベルと設定されればイネーブル状態を示し、内部クロック信号がＣＬ端子を通じて出力される。また、ＣＬＳ端子がローレベルと設定されればディセーブル状態を示し、外部クロック信号がＣＬ端子を通じて入力される。ＭＳ端子はマスターとスレーブモードを選択するための端子であり、ＤＵＴＹ０、ＤＵＴＹ１端子はＬＣＤドライバのデューティ比率を決定するための端子である。
【００１２】
また、ＬＣＤドライバチップ１００のＤＢ０〜ＤＢ７は外部マイクロプロセッサ（図示せず）から８ビット並列データを入力したりマイクロプロセッサへ８ビット並列データを出力するための端子を示し、信号入力部１３０のＤ０〜Ｄ７端子と連結される。Ｅ＿ＲＤ端子は読出しイネーブルクロック信号を入力するための端子を示し、ＲＷ＿ＷＲは読出し／書込み制御のための端子を示し、マイクロプロセッサのタイプによって読出し／書込み制御入力端子または書込みイネーブルクロック入力端子として使われることもある。ＲＳ端子はレジスター選択入力端子である。ＲＳ端子がハイレベルまたはローレベルのうちのどちらに設定されるかによってＤＢ０〜ＤＢ７は制御データ用に使われることもあり、ディスプレイデータとして使われることもある。ＲＥＳＥＴＢ端子はリセット入力端子であり、ＣＳ２とＣＳ１Ｂはチップ選択入力端子を示す。ＤＩＳＰ端子はＬＣＤディスプレイブランキング制御入力／出力端子であり、ＣＬ端子はディスプレイクロック入／出力端子であり、ＭはＬＣＤ ＡＣ信号入／出力端子を示し、ＦＲＳはＬＣＤパネルに対する静的ドライバセグメント出力端子を示す。
【００１３】
図１の受動素子部１４０は、ＣＯＦパッケージ１０に実装される多数の受動素子、例えばキャパシタと抵抗、を含む。具体的に言えば、受動素子部１４０は、各電圧Ｖ０〜Ｖ４を安定化させるための目的で、キャパシタＣ１がＶ０〜Ｖ４端子と接地電圧ＶＳＳとの間に連結されて、リップル成分が除去される。受動素子部１５０は、Ｖ０電圧を調節するための素子、すなわち、抵抗Ｒ１、Ｒ２及びキャパシタＣ３より構成される。受動素子部１６０は、電圧ブースティング用キャパシタＣ２より構成されて各々Ｃ２−、Ｃ２＋、Ｃ３＋、Ｃ３−、Ｃ１＋、Ｃ１−端子と連結されている。
【００１４】
図１を参照すれば、本発明のＣＯＦパッケージ１０にはチップ１００の各端子のうち信号入力部１３０を通じて外部に引き出されない端子をテストするためのテストパッド１１０、１２０が備わる。すなわち、第１パッド１１０は、電源電圧ＶＤＤライン１８０とＣＬＳ信号ライン１８５との間に各々連結される第１、第２ソルダパターンを含み、テストが終わった後第１、第２ソルダパターンは互いに短絡される。
第２パッド１２０は、ＣＬ端子により入／出力されるクロック信号をテストできるようにＣＬ信号ライン１９０と連結されており、第1パッド１１０とは別のパターンで形成されている。
【００１５】
このように、テストパッド１１０、１２０は、外部に引き出されずに内部的に一つの端子で統合されている端子の電気的特性をテストするのに有利である。例えば、従来はＣＬＳ端子がＶＤＤと常に連結されていてＣＬＳ端子自体をテストすることが困難であった。さらに、このような場合にＣＬＳ端子がハイレベルあるいはローレベルのうちのどちらに設定されているかによってＣＬ端子にクロック信号が正常に入力あるいは出力されているのかが決まるので、ＣＬ端子をテストすることもできなかった。しかし、本発明では第１パッド１１０を通じてＣＬＳ端子が正常に動作しているかどうかを評価でき、ＣＬ端子も第２パッド１２０により評価できる。
【００１６】
図２は、図１に示したテストパッド１１０、１２０を具体的に説明するための図面である。
図２を参照すれば、第１パッド１１０は第１ソルダパターン１１０ａ、第２ソルダパターン１１０ｂより構成される。第１ソルダパターン１１０ａの一側は電源電圧ＶＤＤライン１８０と連結され、第２パターン１１０ｂの一側はＣＬＳ信号ライン１８５と連結される。
第２パッド１２０はソルダパターン１２０ａにより具現され、ＣＬ信号ライン１９０と連結されている。
図２には受動素子部１６０のためのパッドが共に示されている。受動素子部１６０の各受動素子Ｃ２は各パッドの第１パターン１６０ａと第２パターン１６０ｂとの間で一側及び他側がソルダリングされる。ここで、受動素子部１６０のパッドに各受動素子Ｃ２がソルダリングされる前に、テスト用パッド１１０、１２０の電気的特性評価が行われる。したがって、特性評価が終わればテスト用パッド１１０の第１、第２ソルダパターン１１０ａ、１１０ｂは互いに短絡され、受動素子１６０がソルダリングされる。
【００１７】
図３は、図２に示したテストパッド１１０の実施形態の図面である。図３を参照すれば、ソルダパターン１１０ａ、１１０ｂの各中心部には突出型パターン１１０ｃがお互い交互に突出させて形成されていて、テスト完了後に容易に短絡されるようになっている。
【００１８】
図４は、本発明による電気的特性評価のためのテストパッドを有するＣＯＦパッケージ形成方法を説明するためのフローチャーチである。図１〜図４を参照してＣＯＦパッケージ１０形成方法を具体的に説明する。
まず、ベースフィルム上のパターン形成過程で受動素子を実装するためのパッドと、複数のテストパッド１１０、１２０とが形成される（第４００段階）。ここで、パターン形成過程は、ベースフィルムのポリイミドテープ上に銅箔を接着させ、接着された銅箔を予め設計されたパターンで配線する過程により行われる。この時、受動素子実装のためのパッド（例えば、図２の１６０ａ、１６０ｂ）と複数のテストパッド１１０、１２０とが形成されると同時にチップデバイス１００を実装するための内部リードも形成される。したがって、装着しようとするチップデバイス、例えば、図１のＬＣＤドライバチップ１００と内部リードとをボンディングしてＬＣＤドライバチップ１００をベースフィルムに装着させる（第４１０段階）。
【００１９】
第４１０段階後に、所定のテスト設備（図示せず）を利用してテストパッド１１０を設備と接触させた後、テストパッド１１０と連結された各端子をテストして良品及び不良品を判定する（第４２０段階）。この時、テストが終わったかどうかが判断される（第４３０段階）。もし、テストが終わっていなければ、第４２０段階が反復行われる。一方、テストが終わったならば、受動素子を実装するためのパッド１６０ａ、１６０ｂ及びテストパッド１１０にソルダペーストを覆う（第４４０段階）。この時、ソルダペーストを覆うことは、キャパシタおよび抵抗のような受動素子をＳＭＤ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）実装方式でフィルムに接合するための過程であるといえる。具体的に、ソルダペーストを覆う過程において、受動素子が位置するパッド１６０ａ、１６０ｂにメタルマスクを利用したスクリーンプリンティング方式またはソルダドッティング（ｓｏｌｄｅｒ ｄｏｔｔｉｎｇ）方式が利用される。このような方式は当業者に公知の方式であるため具体的な説明を省略する。
【００２０】
第４４０段階後に、受動素子用パッド１６０ａ、１６０ｂに各受動素子を整列した後、熱を加えてパッドに接合させ、第４３０段階でテストが終わったテストパッドに熱を加えて各ソルダパターンを互いに短絡させる（第４５０段階）。この時、受動素子実装のためのパッド１６０ａ、１６０ｂに素子を整列する時はＳＭＤマウント設備が利用される。また、受動素子の接合のために熱を加える方式はリフロー方式及びレーザ照射方式がある。リフロー方式は熱がある部分にパッドを通過させてパッドと受動素子とを接合させる方式である。また、レーザ照射方式はレーザビームを所望の部分に照射して受動素子をパッドに接合させる方式をいう。同じく、テストパッド１１０の場合にもリフロー方式またはレーザ照射方式により熱を加えてテストパッド１１０のパターン１１０ａ、１１０ｂ、１１０ｃを互いに連結させてパターンが互いに短絡されるようにする。ここで、テストパッド１１０のパターンを具現する方式は図３に示したことと異なる多様な方式により具現できる。すなわち、テストが要求されるチップの端子に対してはフィルムの適切な余分の位置にパッドを形成させてテストを行い、終わった後にはパターンを互いに連結させる。
また、前述したように、特性評価が必ず要求される端子には図１のテストパッド１２０のように別のパッドがベースフィルム上に形成されるように具現できる。
【００２１】
本発明は図面に示された一実施形態を参考して説明されたが、これは例示的なものに過ぎず、当業者であればこれより多様な変形及び均等な他の実施形態が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００２２】
【発明の効果】
本発明によれば、チップデバイス以外に多数の受動素子が実装されうるＣＯＦパッケージにおいて、一つの端子で統合されて外部に引き出されない多数の内部端子をテストするためのテストパッドを具備することによって電気的な特性評価を容易に行える。また、受動素子を実装できるＣＯＦパッケージの長所を最大化しつつ電気的なテスト時に生じた制限点を最小化できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態による電気的特性評価のためのテストパッドを有するＣＯＦパッケージを説明するための図面である。
【図２】図１に示すＣＯＦパッケージに備わるテストパッドを説明するための図面である。
【図３】図２に示すテストパッドのうち第１パッドの構造を示す詳細な図面である。
【図４】本発明の実施形態によるＣＯＦパッケージ形成方法を説明するためのフローチャーチである。
【符号の説明】
１０ ：ＣＯＦパケージ
１００：ＬＣＤドライバチップ
１１０：テストパッド
１１０a：第１ソルダパターン
１１０b：第２ソルダパターン
１１０c：突出型パターン
１２０：テストパッド
１２０a：ソルダパターン
１３０：信号入力部
１４０：受動素子部
１５０：受動素子部
１６０：受動素子部
１６０a：パッドの第１パターン
１６０b：パッドの第２パターン
１７０：信号ライン
１８０：VDDライン
１８５：CLS信号ライン
１９０：CL信号ライン
【発明の属する技術分野】
本発明は半導体装置に係り、特に、電気的特性評価のためのテストパッドを有するチップオンフィルムパッケージ及びチップオンフィルムパッケージ形成方法に関する。
【０００２】
【従来の技術】
最近、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｅｖｉｃｅ：以下、ＬＣＤという）を使用する電子製品は軽薄短小化を要求する趨勢にある。すなわち、ＬＣＤ分野でＩＣパッケージは多様な機能を行うために入出力端子が増加すると同時に薄型化がさらに要求される。このような要求に応じるために、集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：以下、ＩＣという）をテープ形のパッケージで形成したテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ：以下、ＴＣＰという）技術が開発された。ＴＣＰにはテープ自動ボンディング（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ：以下、ＴＡＢ）パッケージ、チップオンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ：以下、ＣＯＦという）パッケージなどがある。
【０００３】
ＴＡＢパッケージはベースフィルムとして利用されるテープ上に接着剤を塗布し、接着剤により銅箔（Ｃｕ ｆｏｉｌ）を接着させる。したがって、接着された銅箔は設計されたパターンで配線され、テープ上に配線されたリードとチップとが連結される。このようなＴＡＢパッケージは薄くなり、可撓性が向上するという点で有利である。したがって、ＴＡＢパッケージはＬＣＤが装備されるノート型パソコン、携帯電話のような通信機器、時計及び計測器などいろいろな分野で多用されている。
【０００４】
また、最近にはＴＡＢパッケージよりさらに発展した段階のＣＯＦパッケージが開発された。このようなＣＯＦパッケージはポリイミドテープの厚さが２５ｕｍであって、７５ｕｍの厚さを有するＴＡＢパッケージより可撓性をさらに改善できる。また、ＣＯＦパッケージには抵抗およびキャパシタなどの受動素子を実装して外部ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）のサイズを減らせる。このように、ＣＯＦパッケージでは受動素子を実装することによってノイズ特性を向上させ、外部ＰＣＢと連結されるコネクタ部分の端子数を最小化できる。
【０００５】
【発明が解決しようとする課題】
しかしながら、ＣＯＦパッケージは電気的特性評価時に一部制限的な要素が伴う。すなわち、ＣＯＦパッケージ内部で半導体チップデバイスのいくつかの端子はキャパシタ及び抵抗と連結された状態で一つの端子で結合されて外部と連結される場合が存在する。一方、ＣＯＦパッケージの電気的特性評価は外部ＰＣＢと連結されるコネクタ側の端子だけで行われることが一般的である。したがって、多くの端子がパッケージ外部に引き出されずに内部的に形成されるＣＯＦパッケージでは、テストされる端子が制限される。これによって、従来はチップの各パッドに対する全体的な電気的特性を評価し難いという問題点があった。
上記問題点に鑑み、本発明の目的は、受動素子が実装されるＣＯＦパッケージ内部にテストパッドを具備して外部に引き出されないチップの端子をテストできるようにしたＣＯＦパッケージを提供することである。
上記問題点に鑑み、本発明の他の目的は、前記ＣＯＦパッケージを形成するための方法を提供することである。
【０００６】
【課題を解決するための手段】
前記課題を解決するために、本発明による電気的特性評価のためのテストパッドを有するＣＯＦパッケージは、ベースフィルム上に所定の半導体チップデバイスが装着されるチップオンフィルムパッケージであって、ベースフィルムに設けられて外部から所定のデータ及び制御信号を入力して半導体チップデバイスに伝達するための信号入力部と、半導体チップデバイスの該当端子と連結される一つ以上の受動素子と、ベースフィルム上に形成されて受動素子を実装するための一つ以上の受動素子用パッドと、半導体チップデバイスの各端子のうちベースフィルムのラインを介して信号入力部に連結される第１端子、及びこのラインにベースフィルム上で他のラインを介して内部的に統合されて直に信号入力部を通じて外部に引き出されていない第２端子、を有して当該ベースフィルム上の統合されるラインの間に第１端子及び第２端子をテストするためのテストパッドと、を具備し、このテストパッドは、第１端子のラインに連結される第１ソルダパターンと、第２端子のラインに連結されて第１ソルダパターンとは別のパターンで形成される第２ソルダパターンとを具備することで、テストが終わった後、第１及び第２ソルダパターンをお互いに短絡するように設けられるとともに、第２端子を少なくとも一つ以上有して第１端子に統合させるラインに応じてテストパターンを一つ以上形成することを特徴とする。
【０００７】
前記他の課題を解決するために、本発明による電気的特性評価のためのテストパッドを有するＣＯＦパッケージ形成方法は、ベースフィルム上に所定の半導体チップデバイスが装着されるＣＯＦパッケージの形成方法であって、（ａ）ベースフィルム上に外部からデータ及び制御信号を入力する信号入力部を有して半導体チップデバイスと連結させるラインにパターンを形成する過程で、所定の受動素子を実装するためのパッドと、半導体チップデバイスの各端子のうち、ラインを介して信号入力部に連結される第１端子、及びこのラインにベースフィルム上で他のラインを介して内部的に連結されて直に信号入力部に引き出されない第２端子を、各々テストするために連結するラインの間にパターンを有したテストパッドとを形成する段階と、（ｂ）半導体チップデバイスと、ベースフィルム上に形成された内部リードとをボンディングする段階と、（ｃ）外部のテスト設備を利用してテストパッドを接触し、テストパッドと連結された各端子をテストする段階と、（ｄ）テストが終わったならば、受動素子の実装のためのパッド及びテストパッドにソルダペーストを覆う段階と、（ｅ）受動素子を所定のパッドに整列させて熱により互いに接合させるとともに、テストが終わったテストパッドに熱を加えてパターンを互いに短絡させて第１端子と第２端子とを内部的に連結させる段階とを具備し、(ａ)段階は、テストパッドのパターンが、第１端子のラインに連結される第１ソルダパターンと、第２端子のラインに連結されて第１ソルダパターンとは別のパターンで形成される第２ソルダパターンとを具備することで、(ｅ)段階で、テストが終わった後、第１及び第２ソルダパターンをお互いに短絡させるとともに、第２端子を少なくとも一つ以上有して第１端子に統合させるラインに応じてテストパターンを一つ以上形成して短絡することを特徴とする。
【０００８】
【発明の実施の形態】
以下、添付した図面を参照して、本発明による電気的特性評価のためのテストパッドを有するＣＯＦパッケージ及びＣＯＦパッケージ形成方法に関して詳細に説明する。
図１は、本発明の実施形態による電気的特性評価を容易にするＣＯＦパッケージを説明するための図面である。図１に示した実施形態のＣＯＦパッケージはＬＣＤドライバチップのためのＣＯＦパッケージである。
図１を参照すれば、ＬＣＤドライバＩＣのためのＣＯＦパッケージ１０はＬＣＤドライバチップ１００、パターニングされた信号ライン１７０、電気的特性評価用テストパッド１１０、１２０、受動素子部１４０、１５０、１６０及び信号入力部１３０より構成される。
図１のＣＯＦパッケージ１０はポリイミドテープのベースフィルム上に接着剤を塗布せずに、テープ上に銅箔を接着させて、設計されたパターンによって配線される。
【０００９】
信号入力部１３０は、外部ＰＣＢとコネクタにより連結されるようにコネクタタイプで形成され、外部の制御回路（例えば、マイクロプロセッサ）から多数のデータおよび制御信号を入力して信号ライン１７０を通じてＬＣＤドライバチップ１００に伝達する。
図１に示す信号入力部１３０に関して具体的に説明すれば次の通りである。すなわち、信号入力部１３０は電源電圧ＶＤＤと接地電圧ＶＳＳとが入力される端子を具備する。また、信号入力部１３０は所定ビット、例えば、８ビットのデータをマイクロプロセッサ（図示せず）から入力または出力するための端子Ｄ０〜Ｄ７を具備する。信号入力部１３０のＲＤ端子及びＷＲ端子は各々読出しイネーブル信号と書込みイネーブル信号とを収容するための端子を示す。信号入力部１３０のＡＯ端子は８ビットのデータ入出力端子Ｄ０〜Ｄ７がディスプレイデータを入力とするかあるいは制御信号を入力とするかを選択するための端子である。また、入力端子ＲＥＳはＲＥＳＥＴ信号を入力とする端子を示し、ＣＳ１はチップセレクト端子を示し、ＣＳ１がイネーブルされる時だけデータ及び制御信号がイネーブルされる。 図１の信号ライン１７０はＣＯＦパッケージ１０内部で信号入力部１３０とＬＣＤドライバチップ１００の各々の端子との間を連結するための信号ラインである。
【００１０】
ＬＣＤドライバチップ１００は、外部のＬＣＤパネル（図示せず）の画面ディスプレイのために、外部の信号入力部１３０と信号ライン１７０とを通じてマイクロプロセッサ（図示せず）で所定のデータ及び制御信号を受信し、ＬＣＤパネル（図示せず）を駆動するための駆動信号を生成してＬＣＤパネルに出力する。図１には図面の簡略化のために、ＬＣＤパネル（図示せず）への出力端子は示さない。
図１のＬＣＤドライバチップ１００を参照して、各入力端子の機能を簡略に説明する。
【００１１】
まず、電源電圧ＶＤＤと接地電圧ＶＳＳとを収容するための端子が備わる。ＴＥＭＰＳ端子はＬＣＤの温度によって動作速度が変わるので、温度変化によって電圧変化比率を調節するための信号入力端子を示す。ＩＮＴＲＳ端子はＬＣＤドライバチップ１００内部の演算増幅器（図示せず）の利得を決定するための信号入力端子であって、利得調整のために内部抵抗を使用するかどうかを選択できる。ＨＰＭ端子はＬＣＤドライバの電源供給回路のためのパワー制御端子であって、ハイまたはローレベル状態によってノーマルモードか／高電力モードかを示す。ＶＯ〜Ｖ４端子は電圧レベルが相異なるＬＣＤ駆動電圧端子である。例えば、チップ１００内部に電圧発生回路が備わっていれば高電圧Ｖ０からＶ１〜Ｖ４が内部的に生成でき、外部から印加されることもある。各Ｖ０〜Ｖ４端子はチップ外部の受動素子部１６０と連結される。ＶＲ端子はＶＯ電圧調整のための端子であって、内部に電圧調整のための抵抗が備わっていない時は図１に示したように受動素子部１５０によりＶ０電圧が調整される。また、図１のＣ２＋、Ｃ２−、Ｃ１＋、Ｃ１−、Ｃ３＋、Ｃ３−端子は各々内部電圧ブースタ用キャパシタ、すなわち、受動素子部１６０のキャパシタを連結するための端子である。また、ＭＩ端子はマイクロプロセッサのタイプを決定するための端子である。ＰＳ端子はデータインターフェースモードを決定するための端子であって、並列または直列データ入力を選択するための端子である。ＣＬＳ端子はテストクロック信号入力のイネーブル／ディセーブル選択端子である。すなわち、ＣＬＳ端子がハイレベルと設定されればイネーブル状態を示し、内部クロック信号がＣＬ端子を通じて出力される。また、ＣＬＳ端子がローレベルと設定されればディセーブル状態を示し、外部クロック信号がＣＬ端子を通じて入力される。ＭＳ端子はマスターとスレーブモードを選択するための端子であり、ＤＵＴＹ０、ＤＵＴＹ１端子はＬＣＤドライバのデューティ比率を決定するための端子である。
【００１２】
また、ＬＣＤドライバチップ１００のＤＢ０〜ＤＢ７は外部マイクロプロセッサ（図示せず）から８ビット並列データを入力したりマイクロプロセッサへ８ビット並列データを出力するための端子を示し、信号入力部１３０のＤ０〜Ｄ７端子と連結される。Ｅ＿ＲＤ端子は読出しイネーブルクロック信号を入力するための端子を示し、ＲＷ＿ＷＲは読出し／書込み制御のための端子を示し、マイクロプロセッサのタイプによって読出し／書込み制御入力端子または書込みイネーブルクロック入力端子として使われることもある。ＲＳ端子はレジスター選択入力端子である。ＲＳ端子がハイレベルまたはローレベルのうちのどちらに設定されるかによってＤＢ０〜ＤＢ７は制御データ用に使われることもあり、ディスプレイデータとして使われることもある。ＲＥＳＥＴＢ端子はリセット入力端子であり、ＣＳ２とＣＳ１Ｂはチップ選択入力端子を示す。ＤＩＳＰ端子はＬＣＤディスプレイブランキング制御入力／出力端子であり、ＣＬ端子はディスプレイクロック入／出力端子であり、ＭはＬＣＤ ＡＣ信号入／出力端子を示し、ＦＲＳはＬＣＤパネルに対する静的ドライバセグメント出力端子を示す。
【００１３】
図１の受動素子部１４０は、ＣＯＦパッケージ１０に実装される多数の受動素子、例えばキャパシタと抵抗、を含む。具体的に言えば、受動素子部１４０は、各電圧Ｖ０〜Ｖ４を安定化させるための目的で、キャパシタＣ１がＶ０〜Ｖ４端子と接地電圧ＶＳＳとの間に連結されて、リップル成分が除去される。受動素子部１５０は、Ｖ０電圧を調節するための素子、すなわち、抵抗Ｒ１、Ｒ２及びキャパシタＣ３より構成される。受動素子部１６０は、電圧ブースティング用キャパシタＣ２より構成されて各々Ｃ２−、Ｃ２＋、Ｃ３＋、Ｃ３−、Ｃ１＋、Ｃ１−端子と連結されている。
【００１４】
図１を参照すれば、本発明のＣＯＦパッケージ１０にはチップ１００の各端子のうち信号入力部１３０を通じて外部に引き出されない端子をテストするためのテストパッド１１０、１２０が備わる。すなわち、第１パッド１１０は、電源電圧ＶＤＤライン１８０とＣＬＳ信号ライン１８５との間に各々連結される第１、第２ソルダパターンを含み、テストが終わった後第１、第２ソルダパターンは互いに短絡される。
第２パッド１２０は、ＣＬ端子により入／出力されるクロック信号をテストできるようにＣＬ信号ライン１９０と連結されており、第1パッド１１０とは別のパターンで形成されている。
【００１５】
このように、テストパッド１１０、１２０は、外部に引き出されずに内部的に一つの端子で統合されている端子の電気的特性をテストするのに有利である。例えば、従来はＣＬＳ端子がＶＤＤと常に連結されていてＣＬＳ端子自体をテストすることが困難であった。さらに、このような場合にＣＬＳ端子がハイレベルあるいはローレベルのうちのどちらに設定されているかによってＣＬ端子にクロック信号が正常に入力あるいは出力されているのかが決まるので、ＣＬ端子をテストすることもできなかった。しかし、本発明では第１パッド１１０を通じてＣＬＳ端子が正常に動作しているかどうかを評価でき、ＣＬ端子も第２パッド１２０により評価できる。
【００１６】
図２は、図１に示したテストパッド１１０、１２０を具体的に説明するための図面である。
図２を参照すれば、第１パッド１１０は第１ソルダパターン１１０ａ、第２ソルダパターン１１０ｂより構成される。第１ソルダパターン１１０ａの一側は電源電圧ＶＤＤライン１８０と連結され、第２パターン１１０ｂの一側はＣＬＳ信号ライン１８５と連結される。
第２パッド１２０はソルダパターン１２０ａにより具現され、ＣＬ信号ライン１９０と連結されている。
図２には受動素子部１６０のためのパッドが共に示されている。受動素子部１６０の各受動素子Ｃ２は各パッドの第１パターン１６０ａと第２パターン１６０ｂとの間で一側及び他側がソルダリングされる。ここで、受動素子部１６０のパッドに各受動素子Ｃ２がソルダリングされる前に、テスト用パッド１１０、１２０の電気的特性評価が行われる。したがって、特性評価が終わればテスト用パッド１１０の第１、第２ソルダパターン１１０ａ、１１０ｂは互いに短絡され、受動素子１６０がソルダリングされる。
【００１７】
図３は、図２に示したテストパッド１１０の実施形態の図面である。図３を参照すれば、ソルダパターン１１０ａ、１１０ｂの各中心部には突出型パターン１１０ｃがお互い交互に突出させて形成されていて、テスト完了後に容易に短絡されるようになっている。
【００１８】
図４は、本発明による電気的特性評価のためのテストパッドを有するＣＯＦパッケージ形成方法を説明するためのフローチャーチである。図１〜図４を参照してＣＯＦパッケージ１０形成方法を具体的に説明する。
まず、ベースフィルム上のパターン形成過程で受動素子を実装するためのパッドと、複数のテストパッド１１０、１２０とが形成される（第４００段階）。ここで、パターン形成過程は、ベースフィルムのポリイミドテープ上に銅箔を接着させ、接着された銅箔を予め設計されたパターンで配線する過程により行われる。この時、受動素子実装のためのパッド（例えば、図２の１６０ａ、１６０ｂ）と複数のテストパッド１１０、１２０とが形成されると同時にチップデバイス１００を実装するための内部リードも形成される。したがって、装着しようとするチップデバイス、例えば、図１のＬＣＤドライバチップ１００と内部リードとをボンディングしてＬＣＤドライバチップ１００をベースフィルムに装着させる（第４１０段階）。
【００１９】
第４１０段階後に、所定のテスト設備（図示せず）を利用してテストパッド１１０を設備と接触させた後、テストパッド１１０と連結された各端子をテストして良品及び不良品を判定する（第４２０段階）。この時、テストが終わったかどうかが判断される（第４３０段階）。もし、テストが終わっていなければ、第４２０段階が反復行われる。一方、テストが終わったならば、受動素子を実装するためのパッド１６０ａ、１６０ｂ及びテストパッド１１０にソルダペーストを覆う（第４４０段階）。この時、ソルダペーストを覆うことは、キャパシタおよび抵抗のような受動素子をＳＭＤ（Ｓｕｒｆａｃｅ Ｍｏｕｎｔ Ｄｅｖｉｃｅ）実装方式でフィルムに接合するための過程であるといえる。具体的に、ソルダペーストを覆う過程において、受動素子が位置するパッド１６０ａ、１６０ｂにメタルマスクを利用したスクリーンプリンティング方式またはソルダドッティング（ｓｏｌｄｅｒ ｄｏｔｔｉｎｇ）方式が利用される。このような方式は当業者に公知の方式であるため具体的な説明を省略する。
【００２０】
第４４０段階後に、受動素子用パッド１６０ａ、１６０ｂに各受動素子を整列した後、熱を加えてパッドに接合させ、第４３０段階でテストが終わったテストパッドに熱を加えて各ソルダパターンを互いに短絡させる（第４５０段階）。この時、受動素子実装のためのパッド１６０ａ、１６０ｂに素子を整列する時はＳＭＤマウント設備が利用される。また、受動素子の接合のために熱を加える方式はリフロー方式及びレーザ照射方式がある。リフロー方式は熱がある部分にパッドを通過させてパッドと受動素子とを接合させる方式である。また、レーザ照射方式はレーザビームを所望の部分に照射して受動素子をパッドに接合させる方式をいう。同じく、テストパッド１１０の場合にもリフロー方式またはレーザ照射方式により熱を加えてテストパッド１１０のパターン１１０ａ、１１０ｂ、１１０ｃを互いに連結させてパターンが互いに短絡されるようにする。ここで、テストパッド１１０のパターンを具現する方式は図３に示したことと異なる多様な方式により具現できる。すなわち、テストが要求されるチップの端子に対してはフィルムの適切な余分の位置にパッドを形成させてテストを行い、終わった後にはパターンを互いに連結させる。
また、前述したように、特性評価が必ず要求される端子には図１のテストパッド１２０のように別のパッドがベースフィルム上に形成されるように具現できる。
【００２１】
本発明は図面に示された一実施形態を参考して説明されたが、これは例示的なものに過ぎず、当業者であればこれより多様な変形及び均等な他の実施形態が可能である。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００２２】
【発明の効果】
本発明によれば、チップデバイス以外に多数の受動素子が実装されうるＣＯＦパッケージにおいて、一つの端子で統合されて外部に引き出されない多数の内部端子をテストするためのテストパッドを具備することによって電気的な特性評価を容易に行える。また、受動素子を実装できるＣＯＦパッケージの長所を最大化しつつ電気的なテスト時に生じた制限点を最小化できるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施形態による電気的特性評価のためのテストパッドを有するＣＯＦパッケージを説明するための図面である。
【図２】図１に示すＣＯＦパッケージに備わるテストパッドを説明するための図面である。
【図３】図２に示すテストパッドのうち第１パッドの構造を示す詳細な図面である。
【図４】本発明の実施形態によるＣＯＦパッケージ形成方法を説明するためのフローチャーチである。
【符号の説明】
１０ ：ＣＯＦパケージ
１００：ＬＣＤドライバチップ
１１０：テストパッド
１１０a：第１ソルダパターン
１１０b：第２ソルダパターン
１１０c：突出型パターン
１２０：テストパッド
１２０a：ソルダパターン
１３０：信号入力部
１４０：受動素子部
１５０：受動素子部
１６０：受動素子部
１６０a：パッドの第１パターン
１６０b：パッドの第２パターン
１７０：信号ライン
１８０：VDDライン
１８５：CLS信号ライン
１９０：CL信号ライン
Claims (7)
- ベースフィルム上に複数の端子を有する半導体チップデバイスが装着されるチップオンフィルムパッケージにおいて、
前記ベースフィルムに設けられて外部から所定のデータ及び制御信号を入力して前記半導体チップデバイスに伝達するための信号入力部と、
前記半導体チップデバイスの前記複数の端子のうち該当端子と連結される一つ以上の受動素子と、
前記ベースフィルム上に形成され、前記受動素子を実装するための一つ以上の受動素子用パッドと、
前記半導体チップデバイスの前記複数の端子の各々と前記信号入力部との間を連結するための複数のラインと、
前記半導体チップデバイスの各端子のうち前記ラインを介して前記信号入力部に直接連結される第１端子と、前記信号入力部に直接連結されず外部に引き出されていない第２端子とを有し、前記複数のラインの間に前記第１端子及び前記第２端子をテストするための少なくとも一つのテストパッドとを具備し、
前記少なくとも一つのテストパッドは、
前記第１端子の前記ラインに連結される第１ソルダパターンと、前記第２端子の前記ラインに連結されて前記第１ソルダパターンとは別のパターンで形成される第２ソルダパターンとを具備し、テストが終わった後、前記第１及び第２ソルダパターンをお互いに短絡するように設けられることを特徴とするチップオンフィルムパッケージ。 - 前記テストパッドは、
前記第１ソルダパターンの一側及び前記第２ソルダパターンの一側に各々連結されてお互い対向して中心に向かって交互に突設される第３突出型パターンをさらに具備することを特徴とする請求項１に記載のチップオンフィルムパッケージ。 - 前記テストパッドは、
電気的特性評価のためのテスト後に、前記第１、第２ソルダパターンが前記第３突出型パターンにより互いに短絡されることを特徴とする請求項２に記載のチップオンフィルムパッケージ。 - 前記半導体チップデバイスは、
外部の液晶表示装置をドライビングするための液晶表示装置ドライバチップであることを特徴とする請求項１に記載のチップオンフィルムパッケージ。 - 前記テストパッドは、
前記第１端子である電源電圧端子（ＶＤＤ端子）及び前記第２端子であるクロックイネーブル端子（ＣＬＳ端子）をお互い統合する前記ライン間に各々前記第１、第２ソルダパターンを形成し、
電気的特性評価テスト後に前記第１、第２ソルダパターンは互いに短絡されることを特徴とする請求項４に記載のチップオンフィルムパッケージ。 - ベースフィルム上に複数の端子を有する半導体チップデバイスが装着されるチップオンフィルムパッケージの形成方法において、
（ａ）前記ベースフィルム上に設けられて外部からデータ及び制御信号を入力する信号入力部と前記半導体チップデバイスの前記複数の端子の各々との間を連結するための複数のラインにパターンを形成する過程で、所定の受動素子を実装するためのパッド（１４０、１５０、１６０）と、前記半導体チップデバイスの各端子のうち、前記ラインを介して前記信号入力部に直接連結される第１端子及び前記信号入力部に直接連結されず外部に引き出されていない第２端子を各々テストするために前記連結するラインの間にパターンを有した少なくとも一つのテストパッド（１１０）とを形成する段階と、
（ｂ）前記半導体チップデバイスと、前記ベースフィルム上に形成された内部リード（ライン）とをボンディングする段階と、
（ｃ）外部のテスト設備を利用して前記テストパッドを接触し、前記テストパッドと連結された各端子をテストする段階と、
（ｄ）前記テストが終わったならば、前記受動素子の実装のためのパッド及び前記テストパッドにソルダペーストを覆う段階と、
（ｅ）前記受動素子を所定のパッドに整列させて熱により互いに接合させるとともに、前記テストが終わった前記テストパッドに熱を加えて前記パターンを互いに短絡させて前記第１端子と前記第２端子とを内部的に連結させる段階とを具備し、
前記少なくとも一つのテストパッドは、
前記第１端子の前記ラインに連結される第１ソルダパターンと、前記第２端子の前記ラインに連結されて前記第１ソルダパターンとは別のパターンで形成される第２ソルダパターンとを具備し、前記(ｅ)段階で、テストが終わった後、前記第１及び第２ソルダパターンをお互いに短絡することを特徴とするチップオンフィルムパッケージ形成方法。 - 前記（ａ）段階は、
前記テストパッドの前記第１、第２ソルダパターンに各々連結されてお互い対向した間の中心に向かって交互に突設される第３突出型パターンを形成する段階を含むことを特徴とする請求項６に記載のチップオンフィルムパッケージ形成方法。
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