JP2000208717A - 半導体チップおよび半導体装置用パッケ―ジ、並びに、プロ―ブカ―ドおよびパッケ―ジのテスト方法 - Google Patents
半導体チップおよび半導体装置用パッケ―ジ、並びに、プロ―ブカ―ドおよびパッケ―ジのテスト方法Info
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Abstract
コストを低減する。 【解決手段】 TCP11に搭載された隣接する2つの
液晶ドライバチップ14,14は、入力リード15側ま
たは出力リード16側を対向させて配置し、入力テスト
端子17または出力テスト端子18を共通にしている。
こうして、液晶ドライバチップ14の搭載ピッチを減少
して基材12を有効に活用し、コストダウンを図る。そ
の場合、液晶ドライバチップ14の両端から見て同数番
目の入力端子は、同電位の電源又は信号が入力されるよ
うに配置されている。そこで、両液晶ドライバ14b,1
4cに共通する入力テスト端子17bに入力信号を印加し
て夫々の出力テスト端子18a,18cからの出力を同時
に測定して、両液晶ドライバチップ14b,14cを1回
のプロービングで同時にテストする。こうして、テスト
時間を短縮してテスト時のコストダウンを図る。
Description
用の集積回路等が形成された半導体チップ、この半導体
チップを搭載した半導体装置用パッケージ、この半導体
装置用パッケージのテスト時に使用するプローブカー
ド、および、このプローブカードを用いたパッケージの
テスト方法に関する。
ライバチップの搭載方法としては、液晶パネルの下ガラ
ス基板上に直接搭載するCОG(チップ・オン・グラス)実
装方式と、TCP(テープ・キャリア・パッケージ)実装方
式が知られている。後者のTCP実装方式では、上記液
晶ドライバチップが搭載されているテープ状のTCPを
用い、液晶パネルの下ガラス基板上に設けられた電極と
上記TCP上の導体パターンとをACF(異方製導電膜)
を介して熱圧着することによって、上記液晶ドライバチ
ップを液晶パネルの周辺に搭載するようにしている。
うに構成されている。図10において、テープ状の基材
1上に、複数の液晶ドライバ2,2,…が一方向を向いて
一列に所定の間隔で搭載されている。個々の液晶ドライ
バ2は、液晶ドライバチップ3,入力リード4,出力リー
ド5,入力テスト端子6および出力テスト端子7によっ
て構成されている。そして、破線8によって示すTCP
打抜きサイズによって打抜かれて、最終的な液晶ドライ
バ2の形態となる。
プ3の位置は、基材1の両側部に所定間隔で形成された
スプロケットホール9,10の中心と液晶ドライバチッ
プ3の中心との長手方向の座標が一致する位置に配置さ
れる(図中、最右側の液晶ドライバチップ3を参照)。し
たがって、液晶ドライバチップ3は、スプロケットホー
ル9(10)のピッチの整数倍毎に一つの割合で配置され
ることとなる。例えば、入力テスト端子6の先端から出
力テスト端子7の後端までの長さが6.0mmの液晶ドラ
イバ2を配置する場合には、スプロケットホール9(1
0)のピッチはJIS規格で4.75mmに定められている
ため、少なくともスプロケットホール9(10)の2ピッ
チに一つの液晶ドライバ2が配置されることになる。
する。図10においては、出力テスト端子7の配列を簡
略して一列に記載しているが、実際の配列は、図11に
示すように、4個ずつの基材1の長手方向に向かって4
段に配列している。この出力テスト端子7の複数段配列
は、液晶ドライバチップ3の出力端子数と、プローバの
針ピッチで決定される出力テスト端子7の最小許容サイ
ズと、TCP幅から決定される。
のコスト低減を図るべく、液晶ドライバ2の出力数を増
加させて、液晶表示装置1台当たりの液晶ドライバ2の
使用個数を少なくする方法が検討されている。この方法
においては、上述したような出力テスト端子7の複数段
配列は必須条件となり、出力数によっては4段から6段
更にはそれ以上の複数段の配列が行われている。
来のTCPの構成においては以下のような問題がある。
すなわち、上記TCPの構成においては、出力テスト端
子7を複数段に配列しているために、入力テスト端子6
の最先端から出力テスト端子7の最後端までの長さが長
くなり、基材1の長さが長くなる。そして、この基材1
の長さは、液晶ドライバチップ3の配列ピッチが、4.
75mmに定められているスプロケットホール9(10)の
ピッチの整数倍でなければならないことと相俟って更に
拡大されるために、基材1が有効に活用されないことな
る。その結果、一個の液晶ドライバ2当たりのコストが
上がってしまうという問題がある。
用とテスト時間の短縮とを図ってコストを低減できる半
導体チップ、この半導体チップを搭載した半導体装置用
パッケージ、この半導体装置用パッケージのテスト時に
使用するプローブカード、および、このプローブカード
を用いたパッケージのテスト方法を提供することにあ
る。
め、請求項1に係る発明は、電源および信号が入力され
る入力端子を有する半導体チップにおいて、上記入力端
子を、当該半導体チップの両端から見て同数番目の入力
端子には同電位の電源あるいは同電位の信号が供給され
るように配置したことを特徴としている。
子列に入力する信号の順番を逆にしても構わない。さら
に、2つの半導体チップを互いの入力端子を対向させて
配置した場合、同電位の電源あるいは同電位の信号が供
給される入力端子同士が互いに対向することになる。し
たがって、その場合には、上記互いに対向している入力
端子に同一電源を供給しても電源ショートは起きない。
係る発明の半導体チップが搭載された半導体装置用パッ
ケージであって、隣接する2つの半導体チップを、何れ
か一方の向きが他方の向きに対して180度回転してい
るように配置したことを特徴としている。
チップは互いに逆向きに配置されている。したがって、
上記隣接する2つの半導体チップにおける互いに対向し
た入力端子に同一電源や信号を入力することが可能にな
り、両半導体チップに対する入力テスト端子を共通化す
ることによって1つの半導体チップ当たりの配列ピッチ
を小さくすることが可能になる。
係る発明の半導体装置用パッケージにおいて、隣接する
2つの半導体チップにおける互いに対向している入力端
子同士を入力リードによって接続する一方、隣接する2
つの半導体チップにおける互いに対向している出力端子
同士を出力リードによって接続したことを特徴としてい
る。
チップにおける入力端子間および出力端子間を狭くで
き、1つの半導体チップ当たりの配列ピッチが小さくな
る。
係る発明の半導体装置用パッケージにおいて、上記入力
リードに,隣接する2つの半導体チップに共通の入力テ
スト端子を介設する一方、上記出力リードに,隣接する
2つの半導体チップに共通の出力テスト端子を介設した
ことを特徴としている。
チップの何れか一方の入力テスト端子、および、隣接す
る2つの半導体チップの何れか一方の出力テスト端子が
削減されて、入力端子間および出力端子間が狭くなる。
こうして、1つの半導体チップ当たりの配列ピッチが小
さくなる。
信号が入力される入力端子を有する半導体チップにおい
て、上記入力端子を、当該半導体チップの両端から見て
同数番目の入力端子対のうち一部の入力端子対には、同
電位の電源あるいは同電位の信号が供給されるように配
置したことを特徴としている。
ら見て同数番目の入力端子対のうち同電位の電源または
同電位の信号が供給される一対の入力端子に供給される
信号を逆にしても構わない。さらに、2つの半導体チッ
プを互の入力端子を対向させて配置した場合に、同電位
の電源または同電位の信号が供給される入力端子同士が
互いに対向することになる。したがって、上記互いに対
向している入力端子に同一電源を供給しても電源ショー
トは起きない。
係る発明の半導体チップが搭載された半導体装置用パッ
ケージであって、隣接する2つの半導体チップを、何れ
か一方の向きが他方の向きに対して180度回転してい
るように配置したことを特徴とする半導体装置用パッケ
ージ。
チップは互いに逆向きに配置されている。したがって、
上記隣接する2つの半導体チップにおける互いに対向し
て且つ同電位の電源または同電位の信号が供給される入
力端子に、同一電源や信号を入力することが可能にな
る。
係る発明の半導体装置用パッケージにおいて、上記入力
端子側が対向している2つの半導体チップは一組として
機能し、隣接する2つの半導体チップにおける互いに対
向している出力端子同士を出力リードによって接続した
ことを特徴としている。
チップにおける出力端子間を狭くでき、1つの半導体チ
ップ当たりの配列ピッチが小さくなる。
係る発明の半導体装置用パッケージにおいて、一組とし
て機能する2つの半導体チップにおける互いに対向して
いる入力端子同士のうち、上記同電位の電源あるいは同
電位の信号が供給される入力端子対を構成する少なくと
も一つの入力端子に係る入力端子同士を、接続リードに
よって接続したことを特徴とする半導体装置用パッケー
ジ。
つの半導体チップにおける互いに対向している入力端子
同士のうち接続リードによって接続されている入力端子
対を共通にできる。
るいは請求項8に係る発明の半導体装置用パッケージに
おいて、上記出力リードに,上記隣接する2つの半導体
チップに共通の出力テスト端子を介設する一方、上記各
半導体チップの入力端子には入力テスト端子を接続する
と共に、上記接続リードは互いに対向する入力テスト端
子間に配設されていることを特徴としている。
チップの何れか一方の出力テスト端子が削除されて、出
力端子間が狭くなる。こうして、1つの半導体チップ当
たりの配列ピッチが小さくなる。
乃至請求項4および請求項6乃至請求項9の何れか一つ
に係る発明の半導体装置用パッケージであって、上記半
導体チップがテープ状の基材上に搭載されたTCPであ
ることを特徴としている。
載された2つの半導体チップにおける互いに対向してい
る入力端子間あるいは出力端子間が狭くなって、半導体
チップの配列ピッチが小さくなる。こうして、上記基材
の有効利用が図られ、コストダウンが図られる。
乃至請求項4および請求項6乃至請求項9の何れか一つ
に係る発明の半導体装置用パッケージであって、上記半
導体チップが矩形の基材上に搭載されたCOF(チップ・
オン・フィルム)実装用フレキシブル基板であることを特
徴としている。
れた二つの半導体チップにおける互いに対向している入
力端子間あるいは出力端子間が狭くなって、半導体チッ
プの配列ピッチが小さくなる。こうして、上記基材の有
効利用が図られ、コストダウンが図られる。
に係る発明の半導体装置用パッケージのテスト時に使用
されるプローブカードであって、隣接する2つの半導体
チップに共通の入力テスト端子と当該隣接する2つの半
導体チップ夫々の出力テスト端子とに,同時に接続可能
に配置された針を備えて、上記隣接する2つの半導体チ
ップを1回のプロービングでテストできることを特徴と
するプローブカード。
てプロービングされる入力テスト端子は、隣接する2つ
の半導体チップに共通の入力テスト端子である。そし
て、上記隣接する2つの半導体チップの入力端子は、夫
々の半導体チップの両端から見て同数番目の入力端子に
は同電位の電源あるいは同電位の信号が供給されるよう
に配置されている。したがって、当該プローブカードに
よって隣接する2つの半導体チップに共通の入力テスト
端子に信号および電源を供給して各半導体チップ夫々の
出力テスト端子の出力を検出することによって、上記隣
接する2つの半導体チップが1回のプロービングで支障
なくテストされる。
に係る発明の半導体装置用パッケージのテスト時に使用
されるプローブカードであって、隣接する2つの半導体
チップに共通の出力テスト端子と,当該隣接する2つの
半導体チップ夫々の入力テスト端子とに,同時に接続可
能に配置された針を備えて、上記隣接する2つの半導体
チップを1回のプロービングでテストできることを特徴
としている。
てプロービングされる出力テスト端子は隣接する2つの
半導体チップに共通の出力テスト端子である。したがっ
て、上記隣接する2つの半導体チップ夫々の入力テスト
端子に独立して信号および電源を供給して両半導体チッ
プに共通の出力テスト端子からの出力を順次検出するこ
とによって、上記隣接する2つの半導体チップが1回の
プロービングでテストされる。
に係る発明の半導体装置用パッケージのテスト時に使用
されるプローブカードであって、上記一組として機能す
る2つの半導体チップ夫々の入力テスト端子と,当該2
つの半導体チップ夫々の出力テスト端子とに,同時に接
続可能に配置された針を備えて、上記一組として機能す
る2つの半導体チップを1回のプロービングでテストで
きることを特徴としている。
つの半導体チップの入力端子が、夫々の半導体チップの
両端から見て同数番目の入力端子には同電位の電源ある
いは同電位の信号が供給されるように配置されている場
合には、次の様にテストが行われる。すなわち、上記2
つの半導体チップ夫々の入力テスト端子に同じ信号およ
び電源が同時に供給され、両半導体チップ夫々の出力テ
スト端子の出力が同時に検出される。こうして、上記一
組として機能する2つの半導体チップが1回のプロービ
ングでテストされる。
チップ夫々の一部の入力端子が、個々の半導体チップの
両端から見て同数番目の入力端子には同電位の電源ある
いは同電位の信号が供給されるように配置されている場
合には、次の様にテストが行われる。すなわち、上記2
つの半導体チップの何れか一方の入力テスト端子に信号
および電源が供給され、当該半導体チップの出力テスト
端子の出力が検出される。次に、他方の半導体チップの
入力テスト端子に信号および電源が供給され、当該半導
体チップの出力テスト端子の出力が検出される。こうし
て、上記一組として機能する2つの半導体チップが1回
のプロービングでテストされる。
に係る発明の半導体装置用パッケージのテスト時に使用
されるプローブカードであって、隣接する2つの半導体
チップに共通の出力テスト端子と,当該隣接する2つの
半導体チップ夫々の入力テスト端子とに,同時に接続可
能に配置された針を備えて、上記隣接する2つの半導体
チップを1回のプロービングでテストできることを特徴
としている。
てプロービングされる出力テスト端子は隣接する2つの
半導体チップに共通の出力テスト端子である。したがっ
て、上記隣接する2つの半導体チップ夫々の入力テスト
端子に独立して信号および電源を供給して両半導体チッ
プに共通の出力テスト端子からの出力を順次検出するこ
とによって、上記隣接する2つの半導体チップが1回の
プロービングでテストされる。
2乃至請求項15の何れか一つに係る発明のプローブカ
ードを用いたパッケージのテスト方法であって、隣接す
る2つの半導体チップを1回のプロービングでテストす
る場合に、上記隣接する2つの半導体チップの入力テス
ト端子あるいは出力端子の少なくとも一方に対する信号
入力順番あるいは信号検出順番を、当該隣接する2つの
半導体チップの一方と他方とで逆転させることを特徴と
している。
チップの一方における入力テスト端子あるいは出力端子
に対する信号入力順番あるいは信号検出順番が、他方の
半導体チップにおける入力テスト端子あるいは出力端子
に対する上記順番と逆転される。そのため、隣接する2
つの半導体チップ夫々の入力テスト端子あるいは出力端
子にプロービングしたままで、当該隣接する2つの半導
体チップに対する信号入力あるいは信号検出が独立して
行われる。すなわち、1回のプロービングで、上記隣接
する2つの半導体チップに対するテストが独立して行わ
れる。
態により詳細に説明する。 <第1実施の形態>図1は、第1実施の形態における半
導体装置用パッケージとしてのTCPの平面図である。
TCP11は、テープ状の基材12に複数の液晶ドライ
バ13,…が搭載されて構成されている。個々の液晶ド
ライバ13は、図10に示す従来のTCPと同様に、液
晶ドライバチップ14,入力リード15,出力リード1
6,入力テスト端子17および出力テスト端子18によ
って構成されている。そして、破線19によって示すT
CP打抜きサイズによって打抜かれて、最終的な液晶ド
ライバ13の形態となる。
は、互い隣接する二つの液晶ドライバ13,13の液晶
ドライバチップ14,14は、入力リード15側あるい
は出力リード16側を向かい合わせて配置されており、
隣接する液晶ドライバ13の入力テスト端子17あるい
は出力テスト端子18を共通としている。尚、基材12
上に配置される液晶ドライバチップ14は、図10に示
す従来のTCPの場合と同様に、基材12の両側部に所
定間隔で形成されたスプロケットホール20,21の中
心と液晶ドライバチップ14の中心との長手方向の座標
が一致する位置に配置される(図中、最右側の液晶ドラ
イバチップ14を参照)。
テスト端子17について説明する。図1においては、出
力テスト端子18の配列を簡略して一列に記載している
が、実際には、図2に示すように、4個ずつの基材12
の長手方向に向かって4段に配列されている。但し、本
実施の形態においては、液晶ドライバチップ14aの出
力端子1は、出力リード16a1を介して出力テスト端子
18a1(ON)に接続されており、さらに出力リード16b
1を介して液晶ドライバチップ14bの出力端子Nに接続
されている。同様に、液晶ドライバチップ14aの出力
端子2は、出力リード16a2を介して出力テスト端子1
8a2(ON‐1)に接続されており、更に出力リード16b2
を介して液晶ドライバチップ14bの出力端子(N-1)に接
続されている。以下同様にして、液晶ドライバチップ1
4aの出力端子Nは、出力テスト端子18a3(O1)を介し
て液晶ドライバチップ14bの出力端子1に接続されて
いる。
力端子1は、入力リード15bを介し入力テスト端子1
7b1(I1)に接続されており、さらに入力リード15cを
介して液晶ドライバチップ14cの入力端子nに接続さ
れている。以下同様にして、液晶ドライバチップ14b
の入力端子nは、入力テスト端子17b2(In)を介し
て、液晶ドライバチップ14cの入力端子1に接続され
ている。
する液晶ドライバチップ14aと液晶ドライバチップ1
4bとの互いに対向する出力端子同士を出力テスト端子
18aを介して接続している。一方、隣接する液晶ドラ
イバチップ14bと液晶ドライバチップ14cとの互いに
対向する入力端子同士を入力テスト端子17bを介して
接続している。こうすることによって、基材12上にお
ける液晶ドライバチップ14の搭載ピッチを減少するこ
とができ、基材12に配置する液晶ドライバチップ14
の数の増加を図ることができる。したがって、基材12
の有効利用を図って1個の液晶ドライバ13当たりのコ
ストダウンを図ることができるのである。
子配置である。本実施の形態においては、液晶ドライバ
チップ14の上記入力端子側および出力端子側を向かい
合わせて配置して接続する関係上、上記接続される端子
同士による電源ショート等が生じてはならない。したが
って、図3において、入力端子1と入力端子n、入力端
子2と入力端子(n−1)、入力端子3と入力端子(n−
2)…と言うように、液晶ドライバチップ14の両端か
ら見て同数番目の入力端子には同電位の電源あるいは同
電位の信号が入力されるように配置する必要がある。
力端子のうち、電源関係について言えば、例えばGND
は入力端子1と入力端子nとに入力され、更に液晶ドラ
イバチップ14の内部においても内部配線によって接続
されている。また、他の電源Vccは入力端子2と入力端
子(n−1)に入力され、更に内部での配線によって接続
されている。このように、液晶に印加される電源を含む
電源端子に関しては、液晶ドライバチップ14の入力端
子の電位には、入力端子1=入力端子n、入力端子2=
入力端子(n−1)…のごとく、その配置に対称性があ
る。つまり、自ずと、液晶ドライバチップ14の両端か
ら見て同数番目の入力端子は同電位の電源入力になるよ
うに各入力端子は配置されているのである。
晶ドライバチップ14bの入力端子1,nと液晶ドライバ
チップ14cの入力端子n,1との両入力端子同士を接続
して、同一電源を供給しても正常な印加となる。そこ
で、本実施の形態では、互いに対向している上記液晶ド
ライバチップ14bの入力端子1,nと液晶ドライバチッ
プ14cの入力端子n,1とを、入力テスト端子17b
1(I1),17b2(In)を介して接続して、基材12の節約
を図るのである。
電源関係以外の信号の入力端子についても上述の電源端
子と同様に対称に配置されている入力端子が在れば、そ
の入力端子とこの入力端子対向する入力端子とも入力テ
スト端子17を介して接続されるのである。こうするこ
とによって、テスト時において、液晶ドライバ14bと
液晶ドライバ14cとには、共通の入力テスト端子17b
から夫々適切な制御信号を同時に入力することが可能で
あり、両液晶ドライバチップ14b,14c夫々の出力テ
スト端子18,18からの両出力1〜両出力Nを同時に
測定することによって、両液晶ドライバチップ14b,1
4cを同時にテストすることが可能になるのである。
針位置を示す。上記液晶ドライバチップ14b,14cの
テスト時には、図4における黒色で示す入力テスト端子
17bと黒色で示す出力テスト端子18a,18cとに、プ
ローブカードの針が当てられる。こうして、液晶ドライ
バチップ14bと液晶ドライバチップ14cとの入力テス
ト端子17bに同時に入力信号を印加することによっ
て、液晶ドライバチップ14bと液晶ドライバチップ1
4cとの出力を同時に観測することが可能になるのであ
る。
当てると2個の液晶ドライバチップ14,14を同時に
テストすることができる。したがって、1個の液晶ドラ
イバチップ14のテスト当たり、上記プローブカードの
上げ下げの時間や、次にテストされる液晶ドライバチッ
プ14までの移動並びに位置合わせ等の時間が短縮でき
ることは勿論のこと、テストそのものの時間も短縮でき
るのである。したがって、本実施の形態によれば、TC
P11に搭載された液晶ドライバチップ14のテスト時
間を短縮してコスト低減を図ることができるのである。
尚、一度プローブカードの針を当てる毎に、1個の液晶
ドライバチップ14の出力を測定しても構わない。
数は、液晶ドライバチップ14の出力端子数の2倍と入
力端子数との合計となり、プローブカードの価格が高く
なることが予測される。しかしながら、2つの液晶ドラ
イバチップ14,14を同時にテストできるので、テス
ト時間の短縮によるコスト低減を図ることが可能なので
ある。
液晶ドライバチップ14cとを同時にテストするに際し
て、液晶ドライバチップ14aおよび液晶ドライバチッ
プ14dには、プローブカードの針を介して電源が供給
されていない。そのため、両液晶ドライバチップ14a,
14dの出力端子1〜出力端子Nはハイインピーダンス
になっている。したがって、テストすべき液晶ドライバ
チップ14b,14cの出力端子1〜出力端子Nの出力テ
ストに支障はないのである。尚、プローブカードおよび
針等は、既知の技術を使用して構成できるため、ここで
は説明を省略する。
ローブカードの針位置の説明図である。液晶ドライバチ
ップ14c,14dのテスト時には、図5における黒色で
示す入力テスト端子17b,17dと、黒色で示す出力テ
スト端子18cとに、プローブカードの針が当てられ
る。この場合には、液晶ドライバチップ14cの入力テ
スト端子17bと液晶ドライバチップ14dの入力テスト
端子17dとに独立した入力信号を印加し、両液晶ドラ
イバチップ14c,14dの共通の出力テスト端子18cに
よって個々に出力を観測することが可能となる。この場
合におけるプローブカードの針数は、図4に示す場合と
異なって、液晶ドライバチップ14の出力端子数と入力
端子数の2倍との合計となる。この場合、一般的に、液
晶ドライバチップ14の入力端子数は出力端子数よりも
少ない。したがって、図5におけるプローブカードの針
数は図4における針数よりも少なくて済む。したがっ
て、プローブカードの価格を、従来のプローブカードよ
りも若干高くなる程度に抑えることができるのである。
トする際には液晶ドライバチップ14dの出力をハイイ
ンピーダンス状態にする一方、液晶ドライバチップ14
dをテストする際には液晶ドライバチップ14cの出力を
ハイインピーダンス状態にする必要があり、液晶ドライ
バチップ14cをテストする際には、入力テスト端子1
7bに所定の電圧を加えると共に入力テスト端子17d
はオープンとする。また、液晶ドライバチップ14dを
テストする際は、入力テスト端子17dに所定の電圧を
加えると共に入力テスト端子17bはオープンとする。
また、図5に示すTCPテスト用プローブカードの針位
置の場合には、液晶ドライバチップ14の出力段(図2
参照)にスイッチ等を挿入する方法がある。
ての出力端子(出力端子1〜出力端子N)の直後にアナロ
グスイッチを設置する。そして、液晶ドライバチップ1
4cをテストする場合は、液晶ドライバチップ14cの各
出力端子に設置したアナログスイッチをオンする一方、
液晶ドライバチップ14dの各出力端子に設置したアナ
ログスイッチをオフしてハイインビーダンス状態にする
ことによって、当該テストが可能になるのである。尚、
上記アナログスイッチのオン・オフの操作は該当する入
力端子からの信号によって設定すればよく、例えば、上
記該当する入力端子への入力信号のレベルが“L”
(“H”)の場合には各出力端子1〜Nのアナログスイッ
チを全てオフ(オン)させるような回路構成にすればよ
い。上記アナログスイッチは、MOS(金属酸化膜半導
体)によるスイッチやトランスミッションゲート等の既
知の技術で実現可能である。
ば、図5における黒色で示された入力テスト端子17b,
17dと黒色で示された出力テスト端子18cとにプロー
ブカードの針を当てた状態で、まず、液晶ドライバチッ
プ14cの入力端子1〜入力端子nに所定の信号および
電源を供給して液晶ドライバチップ14cの出力1〜N
を出力テスト端子18cで測定(この場合、液晶ドライバ
チップ14dの出力端子1〜出力端子Nはハイインビー
ダンス状態)する。そうした後、上記アナログスイッチ
を切り換えて、液晶ドライバチップ14dの出力1〜N
を上述と同様にして測定(この場合は、液晶ドライバチ
ップ14cの出力端子1〜出力端子Nがハイインビーダ
ンス状態)することによってテストが可能になる。但
し、本例の場合には、上記テスト時における出力端子と
プローブカードの針との対応は、液晶ドライバチップ1
4cと液晶ドライバチップ14dとでは逆転している。
テスト端子17および出力テスト端子18にプローブカ
ードの針を当ててテストを行い、液晶ドライバチップ1
4の良否判定を行った後には、図中の破線19によって
示すTCP打抜きサイズによって打抜かれて個別のTC
Pが作成される。尚、上記説明においては、TCP11
や液晶ドライバチップ14を保護するためのソルダーレ
ジストや液晶ドライバ13を封止する樹脂、および、液
晶ドライバ13の基材12への搭載方法についての説明
は、既知の技術であるため省略している。
上記TCP11上の互い隣接する二つの液晶ドライバチ
ップ14,14を、入力リード15側あるいは出力リー
ド16側を向かい合わせて配置し、隣接する液晶ドライ
バチップ14,14の入力テスト端子17あるいは出力
テスト端子18を共通にしている。こうすることによっ
て、基材12上における液晶ドライバチップ14の搭載
ピッチを減少することができ、基材12に配置する液晶
ドライバチップ14の数の増加を図ることができるので
ある。特に、出力テスト端子18が図2に示すように複
数段に配置されている場合には、上述の効果は顕著であ
る。
には、入力テスト端子6の先端から出力テスト端子7の
後端までの長さが6.0mmの液晶ドライバ2は、スプロ
ケットホール9(10)の2ピッチに一つが配置され、液
晶ドライバ一個当たりの基材1の長さは9.5mm(=4.
75mm×2)である。これに対して、第1実施の形態の
場合には、液晶ドライバ2個当たり液晶ドライバ1個分
の入力テスト端子17および出力テスト端子18を省略
でき、液晶ドライバ13はスプロケットホール20(2
1)の2ピッチに二個配置することが可能となる。その
場合には、液晶ドライバ1個当たりの基材1の長さは
4.75mmである。したがって、基材12の有効利用を
図ってコストダウンを図ることができる。
14の両端から見て同数番目の入力端子は、同電位の電
源および同電位の信号が入力されるように配置されてい
る。したがって、互いに対向している液晶ドライバチッ
プ14bの入力端子1〜nと液晶ドライバチップ14cの
入力端子n〜1とのうち同じ電位の電源や同じ信号が入
力される入力端子を、入力テスト端子17b1(I1)〜1
7b2(In)を介して接続することが可能になり、基材1
2の節約を図ることができる。また、こうすることによ
って、液晶ドライバ14b,14cの共通の入力テスト端
子17bに入力信号を印加し、両液晶ドライバチップ1
4b,14cの各出力テスト端子18a,18cからの出力を
同時に測定して、あるいは、液晶ドライバ14c,14d
の各入力テスト端子17b,17dに入力信号を独立に印
加し、両液晶ドライバチップ14c,14dの共通の出力
テスト端子18cからの出力を交互に測定して、両液晶
ドライバチップ14b,14cをテストできる。こうし
て、液晶ドライバチップ14のテスト時間を短縮してテ
スト時のコストダウンを図ることができるのである。
の液晶ドライバチップで1構成を成すような液晶ドライ
バが搭載されたTCPに関する。
面図である。TCP31における基材32,液晶ドライ
バチップ34,入力リード35,出力リード36,出力テ
スト端子39およびスプロケットホール41・42は、
図1に示すTCP11における基材12,液晶ドライバ
チップ14,入力リード15,出力リード16,出力テス
ト端子18およびスプロケットホール20・21と同様
の構成を有して、同様に機能する。
は、入力リード35側を対向させて隣接して配置されて
いる2つの液晶ドライバチップ34,34を一組として
機能する。そのために、本実施の形態においては、一つ
置きの液晶ドライバチップ34(図6においては左から
2番目と4番目の液晶ドライバチップ34)を、その中
心とスプロケットホール41,42の中心との長手方向
の座標が一致する位置に配置するのである。この場合に
は、液晶ドライバ34はスプロケットホール41(42)
の3ピッチに二つを配置することが可能となり、液晶ド
ライバ1個当たりの基材1の長さは7.125mm(=4.
75mm×3/2)となる。したがって、図10に示す従来
のTCPの場合に比して基材32全長を短くして、コス
トダウンを図ることができるのである。
つの液晶ドライバチップ14,14は一つの入力テスト
端子17を共有しているが、本実施の形態においては、
一組として機能する2つの液晶ドライバチップ34は、
夫々独立に入力テスト端子37,38を有している。そ
して、各入力テスト端子37,38は図7に示すように
構成されている。
の入力端子1は、入力リード35bを介して入力テスト
端子37b1(I1)に接続されており、さらに、接続リー
ド45を介して液晶ドライバチップ34cの入力テスト
端子38c1(In)に接続されており、さらに、入力リー
ド35cを介して液晶ドライバチップ34cの入力端子n
にも接続されている。また、液晶ドライバチップ34b
の入力端子nは、入力テスト端子37b2(In),接続リー
ド46および入力テスト端子38c2(I1)を介して、液
晶ドライバチップ34cの入力端子1にも接続されてい
る。さらに、液晶ドライバチップ34bの入力端子2,
(n−1)と液晶ドライバチップ34cの入力端子(n−
1),2との間も同様に接続されている。また、液晶ドラ
イバチップ34bの入力端子3〜(n−2)は入力テスト
端子37bに接続されている。同様に、液晶ドライバチ
ップ34cの入力端子(n−2)〜3は入力テスト端子3
8cに接続されている。
例えばGNDは入力端子1と入力端子nとに入力され、
更に液晶ドライバチップ14の内部においても内部配線
によって接続されている。また、他の電源Vccは入力端
子2と入力端子(n−1)に入力され、更に内部での配線
によって接続されている。このように、液晶に印加され
る電源を含む電源端子に関しては、液晶ドライバチップ
34の入力端子の電位には、入力端子1=入力端子n、
入力端子2=入力端子(n−1)…のごとく、その配置に
対称性がある。したがって、図7において、例えば、液
晶ドライバチップ34bの入力端子1,2,(n−1),nと
液晶ドライバチップ34cの入力端子n,(n−1),2,1
との両入力端子同士を接続して同一電源を供給しても電
源ショート等は生ずることがなく、正常な印加となる。
針位置を示す。以下、図8にしたがって、本実施の形態
における上記一組として機能する液晶ドライバチップ3
4b,34cのテストについて説明する。本実施の形態に
おける液晶ドライバチップ34b,34cのテストは、電
源関係以外の信号の入力端子の配置関係に応じて、以下
の如く異なってくる。
の配置に、電源関係の入力端子と同様に対称性がある場
合について述べる。この場合には、各液晶ドライバチッ
プ34の両端から見て同番目の入力端子には同電位の電
源あるいは同電位の信号が入力される。したがって、こ
の場合には、互いに対向した入力テスト端子37b,38
cに同じ信号を入力しても問題はない。そこで、液晶ド
ライバチップ34bと液晶ドライバチップ34cとをテス
トする場合には、黒色で示す各入力テスト端子37b,3
8cにプローブカードの針を当てて所定の同じ入力を印
加する一方、黒色で示す各出力テスト端子39a,39c
にプローブカードの針を当てて各々の出力1〜Nを交互
に測定することによって、一組として機能する両液晶ド
ライバチップ34b,34cの良否を判定できるのであ
る。
の配置に上記対称性がなく、内部配線もない場合につい
て述べる。この場合は、電源以外の入力信号に関して
は、例えば液晶ドライバチップ34bをテストするため
に、上述と同様に、黒色で示す各入力テスト端子37b,
38cにプローブカードの針を当てて所定の同じ入力を
印加した場合には、隣接する液晶ドライバチップ34c
には適正な入力信号が印加されないことになる。ところ
が、その場合、上記テストは入力信号が適正か否かを判
定するだけであるので、液晶ドライバチップ34cが破
壊されることはないのである。上記一組として機能する
液晶ドライバチップ34b,34cに対する実際のテスト
は次のように行う。
力テスト端子37b(38c)に所定の入力信号を印加し
て、液晶ドライバチップ34bの出力テスト端子39aで
出力1〜Nを測定する。こうして、液晶ドライバチップ
34bのテストが終了した後、入力信号を逆転して液晶
ドライバチップ34cに適正な信号を入力する。すなわ
ち、液晶ドライバチップ34bの入力端子1に印加した
入力信号を、正反対側に位置する液晶ドライバチップ3
4cの入力端子1に印加するのである。そして、液晶ド
ライバチップ34cの出力テスト端子39cで出力1〜N
を測定する。この場合、電源関係は上述のように対称配
置になっているので、上述のごとく入力信号を逆転して
も問題はない。
がない場合には、上記両液晶ドライバチップ34b,34
cの同時テストはできない。しかしながら、一度プロー
ブカードの針を当てると2個の液晶ドライバチップ3
4,34を順次テストできるので、1個の液晶ドライバ
チップ34のテスト当たり、上記プローブカードの上げ
下げの時間や、次にテストされる液晶ドライバチップ3
4までの移動並びに位置合わせ等の時間が短縮できると
共に、テスト時間も短縮でき、テスト時のコスト低減を
図ることができるのである。
ードの針位置の場合におけるプローブカードの針数は、
液晶ドライバチップ34の全出力端子数と全入力端子数
との合計の2倍となり、プローブカードの価格が高くな
ることが予測される。しかしながら、2つの液晶ドライ
バチップ34,34を同時にテストできるので、テスト
時間の短縮によるコスト低減を図ることが可能なのであ
る。また、本TCP31の構成によれば、液晶ドライバ
チップ34bの入力端子nと液晶ドライバチップ34cの
入力端子1、および、液晶ドライバチップ34bの入力
端子1と液晶ドライバチップ34cの入力端子nは、接
続リード45,46を介して接続されている。したがっ
て、接続された両入力端子の何れか一方へのプロービン
グは省略可能である。
ローブカードの針位置の説明図である。液晶ドライバチ
ップ34c,34dのテスト時には、図9における黒色で
示す入力テスト端子38c,37dと、黒色で示す出力テ
スト端子39cとに、プローブカードの針が当てられ
る。この場合には、液晶ドライバチップ34cの入力テ
スト端子38cと液晶ドライバチップ34dの入力テスト
端子37dとに独立して入力信号を印加し、両液晶ドラ
イバチップ34c,34dの共通の出力テスト端子39cに
よって個々に出力を観測することが可能となる。この場
合におけるプローブカードの針数は、図8に示す場合と
異なって、図5に示す場合と同様に、液晶ドライバチッ
プ34の出力端子数と入力端子数の2倍との合計とな
る。一般に、液晶ドライバチップ34の入力端子数は出
力端子数よりも少ない。したがって、プローブカードの
価格を、従来のプローブカードよりも若干高くなる程度
に抑えることができるのである。
トする際には液晶ドライバチップ34dの出力をハイイ
ンピーダンス状態にする一方、液晶ドライバチップ34
dをテストする際には液晶ドライバチップ34cの出力を
ハイインピーダンス状態にする必要があり、液晶ドライ
バチップ34cをテストする際には、入力テスト端子3
8cに所定の電圧を加えると共に入力テスト端子37d
はオープンとする。また、液晶ドライバチップ34dを
テストする際は、入力テスト端子37dに所定の電圧を
加えると共に入力テスト端子38cはオープンとする。
また、図9に示すTCPテスト用プローブカードの針位
置の場合には、第1実施の形態における図5に示すTC
Pテスト用プローブカードの針位置の場合と同様に、液
晶ドライバチップ34の出力段(図7参照)にスイッチ等
を挿入する方法がある。
装置用パッケージの一例として上記TCPの場合につい
て説明したが、COF実装方式にも適用可能である。こ
の場合、COF実装方式で用いるフレキシブル基板の場
合には、このフレキシブル基板がテープ状ではなく正方
形または長方形である。したがって、この場合は、上記
TCPの場合からスプロケットホールと液晶ドライバチ
ップとの位置関係に関する構成のみを削除し、その他は
同様の構成となる。そのため、上記COF実装用のフレ
キシブル基板の場合にも、基材の有効利用を図り、液晶
ドライバチップのテスト時間の短縮を図り、コストダウ
ンを図ることは可能である。
る発明の半導体チップは、当該半導体チップの両端から
見て同数番目の入力端子には同電位の電源あるいは同電
位の信号が供給されるように、上記入力端子を配置して
いるので、上記入力端子列に入力する信号の順番を逆に
しても構わない。さらに、2つの半導体チップを互いの
入力端子を対向させて配置した場合に、互いに対向する
入力端子同士に同一電源を供給しても電源ショートが起
きないようにできる。
パッケージは、隣接する2つの半導体チップの何れか一
方を、その向きが他方の向きに対して180度回転して
いるように配置したので、上記隣接する2つの半導体チ
ップにおける互いに対向している入力端子に同一電源や
信号を入力することができる。したがって、両半導体チ
ップの入力テスト端子を共通化して1つの半導体チップ
当たりの配列ピッチを小さくすることが可能になる。
パッケージは、隣接する2つの半導体チップにおける互
いに対向している入力端子同士を入力リードによって接
続する一方、隣接する2つの半導体チップにおける互い
に対向している出力端子同士を出力リードによって接続
したので、上記隣接する2つの半導体チップにおける入
力端子間および出力端子間を狭くして、1つの半導体チ
ップ当たりの配列ピッチを小さくできる。
パッケージは、上記入力リードに、隣接する2つの半導
体チップに共通する入力テスト端子を介設する一方、上
記出力リードに、隣接する2つの半導体チップに共通す
る出力テスト端子を介設したので、隣接する2つの半導
体チップの何れか一方における入力テスト端子、およ
び、隣接する2つの半導体チップの何れか一方における
出力テスト端子を削除して、両半導体チップの入力端子
間および出力端子間を狭くできる。したがって、1つの
半導体チップ当たりの配列ピッチを小さくしてコストダ
ウンを図ることができる。
は、当該半導体チップの両端から見て同数番目の入力端
子対のうち一部の入力端子対には同電位の電源または同
電位の信号が供給されるように、上記入力端子を配置し
たので、同電位の電源または同電位の信号が供給される
入力端子対に供給される信号を逆にしても構わない。さ
らに、2つの半導体チップを互いの入力端子を対向させ
て配置した場合に、互いに対向する入力端子同士に同一
電源を供給しても電源ショートが起きないようにでき
る。
パッケージは、隣接する2つの半導体チップの何れか一
方を、その向きが他方の向きに対して180度回転して
いるように配置したので、上記隣接する2つの半導体チ
ップにおける互いに対向して且つ同電位の電源または同
電位の信号が供給される入力端子に、同一電源や信号を
入力することができる。
ッケージは、上記入力端子が対向している2つの半導体
チップは一組として機能すると共に、隣接する2つの半
導体チップにおける互いに対向している出力端子同士を
出力リードによって接続したので、隣接する2つの半導
体チップにおける出力端子間を狭くして、1つの半導体
チップ当たりの配列ピッチを小さくできる。
パッケージは、一組として機能する2つの半導体チップ
における互いに対向している入力端子同士のうち、上記
同電位の電源あるいは同電位の信号が供給される入力端
子対を構成する少なくとも一つの入力端子に係る入力端
子同士を接続リードによって接続したので、上記接続リ
ードによって接続されている入力端子対を共通にでき
る。
パッケージは、上記出力リードに上記隣接する2つの半
導体チップに共通の出力テスト端子を介設する一方、上
記各半導体チップの入力端子には入力テスト端子を接続
したので、隣接する2つの半導体チップの何れか一方に
おける出力テスト端子を削除して、両半導体チップの出
力端子間を狭くできる。したがって、1つの半導体チッ
プ当たりの配列ピッチを小さくしてコストダウンを図る
ことができる。
用パッケージは、上記半導体チップがテープ状の基材上
に搭載されたTCPであるので、上記テープ状の基材上
に搭載された2つの半導体チップにおける互いに対向し
ている入力端子間または出力端子間を狭くして、半導体
チップの配列ピッチを小さくできる。したがって、上記
基材の有効利用を図って、コストを低減できる。その場
合に、上記半導体チップを上記基材のスプロケットホー
ルと位置を合わせを行って配置する場合には、上記効果
がさらに顕著になる。
用パッケージは、上記半導体チップが矩形の基材上に搭
載されたCOF実装用フレキシブル基板であるので、矩
形の基材上に搭載された二つの半導体チップにおける互
いに対向している入力端子間あるいは出力端子間を狭く
して、半導体チップの配列ピッチを小さくでき。したが
って、上記基材の有効利用を図って、コストを低減でき
る。
ードは、請求項4に係る発明の半導体装置用パッケージ
のテスト時に使用され、隣接する2つの半導体チップに
共通の入力テスト端子と、当該隣接する2つの半導体チ
ップ夫々の出力テスト端子とに同時に接続するように針
が配置されているので、上記共通の入力テスト端子に信
号および電源を供給して各半導体チップ夫々の出力テス
ト端子の出力を検出することによって、上記隣接する2
つの半導体チップを1回のプロービングでテストでき
る。したがって、本プローブカードの上げ下げの時間や
移動時間並びに位置合わせ時間を含むテスト時間を短縮
して、半導体チップのテスト時におけるコスト低減を図
ることができる。その場合に、上記両半導体チップの入
力端子は、夫々の半導体チップの両端から見て同数番目
の入力端子には同電位の電源あるいは同電位の信号が供
給されるように配置されているので、1回のプロービン
グによる上記隣接する2つの半導体チップに対するテス
トを支障なく行うことができるのである。
ードは、請求項4に係る発明の半導体装置用パッケージ
のテスト時に使用され、隣接する2つの半導体チップに
共通の出力テスト端子と、当該隣接する2つの半導体チ
ップ夫々の入力テスト端子とに、同時に接続するように
針が配置されているので、上記隣接する2つの半導体チ
ップ夫々の入力テスト端子に独立して信号および電源を
供給して両半導体チップに共通の出力テスト端子からの
出力を順次検出することによって、上記隣接する2つの
半導体チップを1回のプロービングでテストできる。し
たがって、本プローブカードの上げ下げの時間や移動時
間並びに位置合わせ時間を含んだテスト時間を短縮し
て、半導体チップのテスト時におけるコスト低減を図る
ことができる。
記出力テスト端子数よりも少ない。従って、本プローブ
カードの針数を、請求項11における針数よりも少なく
できる。
ードは、請求項9に係る発明の半導体装置用パッケージ
のテスト時に使用され、上記一組として機能する2つの
半導体チップ夫々の入力テスト端子と、当該2つの半導
体チップ夫々の出力テスト端子とに、同時に接続される
ように針が配置されているので、上記一組として機能す
る2つの半導体チップ夫々の入力端子が、個々の半導体
チップの両端から見て同数番目の入力端子には同電位の
電源あるいは同電位の信号が供給されるように配置され
ている場合には、上記2つの半導体チップ夫々の入力テ
スト端子に同じ信号および電源を同時に供給して両半導
体チップ夫々の出力テスト端子の出力を交互に検出する
ことによって、上記2つの半導体チップを1回のプロー
ビングでテストできる。
チップ夫々の一部の入力端子が、個々の半導体チップの
両端から見て同数番目の入力端子には同電位の電源ある
いは同電位の信号が供給されるように配置されている場
合には、上記2つの半導体チップの何れか一方の入力テ
スト端子に信号および電源を供給して当該半導体チップ
の出力テスト端子の出力を検出し、次に、他方の半導体
チップの入力テスト端子に信号および電源を供給して当
該半導体チップの出力テスト端子の出力を検出すること
によって、上記隣接する2つの半導体チップを1回のプ
ロービングでテストできる。
ブカードの上げ下げの時間や移動時間並びに位置合わせ
時間を含むテスト時間を短縮して、半導体チップのテス
ト時におけるコスト低減を図ることができる。尚、その
場合、互いに対向して接続リードで接続された入力テス
ト端子対の一方に対するプロービングは省略できる。
ードは、請求項9に係る発明の半導体装置用パッケージ
のテスト時に使用され、隣接する2つの半導体チップに
共通の出力テスト端子と、当該隣接する2つの半導体チ
ップ夫々の入力テスト端子とに、同時に接続されるよう
に針を配置しているので、上記隣接する2つの半導体チ
ップ夫々の入力テスト端子に独立して信号および電源を
供給して両半導体チップに共通の出力テスト端子からの
出力を順次検出することによって、上記隣接する2つの
半導体チップを1回のプロービングでテストできる。し
たがって、本プローブカードの上げ下げの時間や移動時
間並びに位置合わせ時間を含んだテスト時間を短縮し
て、半導体チップのテスト時におけるコスト低減を図る
ことができる。
記出力テスト端子数よりも少ない。従って、本プローブ
カードの針数を、請求項13における針数よりも少なく
できる。
のテスト方法は、隣接する2つの半導体チップを1回の
プロービングでテストする場合に、上記両半導体チップ
の入力テスト端子あるいは出力端子の少なくとも一方に
対する信号入力順番あるいは信号検出順番を、当該隣接
する2つの半導体チップの一方と他方とで逆転させるの
で、上記隣接する2つの半導体チップ夫々の入力テスト
端子あるいは出力端子にプロービングしたままで、当該
隣接する2つの半導体チップに対する信号入力あるいは
信号検出を独立して行うことができる。すなわち、この
発明によれば、1回のプロービングで、上記隣接する2
つの半導体チップに対するテストを独立して行うことが
できる。
TCPの平面図である。
示す図である。
例を示す図である。
ローブカードの針位置を示す図である。
ドの針位置を示す図である。
示す図である。
ローブカードの針位置を示す図である。
ドの針位置を示す図である。
列を示す図である。
13,33…液晶ドライバ、14,34…液晶ドラ
イバチップ、 15,35…入力リード、16,36
…出力リード、 17,37,38…入力テ
スト端子、18,39…出力テスト端子、20,21,4
1,42…スプロケットホール、45,46…接続リー
ド。
Claims (16)
- 【請求項1】 電源および信号が入力される入力端子を
有する半導体チップにおいて、 上記入力端子を、当該半導体チップの両端から見て同数
番目の入力端子には同電位の電源あるいは同電位の信号
が供給されるように配置したことを特徴とする半導体チ
ップ。 - 【請求項2】 請求項1に記載の半導体チップが搭載さ
れた半導体装置用パッケージであって、 隣接する2つの半導体チップを、何れか一方の向きが他
方の向きに対して180度回転しているように配置した
ことを特徴とする半導体装置用パッケージ。 - 【請求項3】 請求項2に記載の半導体装置用パッケー
ジにおいて、 隣接する2つの半導体チップにおける互いに対向してい
る入力端子同士を入力リードによって接続する一方、 隣接する2つの半導体チップにおける互いに対向してい
る出力端子同士を出力リードによって接続したことを特
徴とする半導体装置用パッケージ。 - 【請求項4】 請求項3に記載の半導体装置用パッケー
ジにおいて、 上記入力リードに、隣接する2つの半導体チップに共通
の入力テスト端子を介設する一方、 上記出力リードに、隣接する2つの半導体チップに共通
の出力テスト端子を介設したことを特徴とする半導体装
置用パッケージ。 - 【請求項5】 電源および信号が入力される入力端子を
有する半導体チップにおいて、 上記入力端子を、当該半導体チップの両端から見て同数
番目の入力端子対のうち一部の入力端子対には、同電位
の電源あるいは同電位の信号が供給されるように配置し
たことを特徴とする半導体チップ。 - 【請求項6】 請求項5に記載の半導体チップが搭載さ
れた半導体装置用パッケージであって、 隣接する2つの半導体チップを、何れか一方の向きが他
方の向きに対して180度回転しているように配置した
ことを特徴とする半導体装置用パッケージ。 - 【請求項7】 請求項6に記載の半導体装置用パッケー
ジにおいて、 上記入力端子が対向している2つの半導体チップは一組
として機能し、 隣接する2つの半導体チップにおける互いに対向してい
る出力端子同士を出力リードによって接続したことを特
徴とする半導体装置用パッケージ。 - 【請求項8】 請求項7に記載の半導体装置用パッケー
ジにおいて、 一組として機能する2つの半導体チップにおける互いに
対向している入力端子同士のうち、上記同電位の電源あ
るいは同電位の信号が供給される入力端子対を構成する
少なくとも一つの入力端子に係る入力端子同士を、接続
リードによって接続したことを特徴とする半導体装置用
パッケージ。 - 【請求項9】 請求項7あるいは請求項8に記載の半導
体装置用パッケージにおいて、 上記出力リードに、上記隣接する2つの半導体チップに
共通の出力テスト端子を介設する一方、 上記各半導体チップの入力端子には入力テスト端子を接
続すると共に、上記接続リードは互いに対向する入力テ
スト端子間に配設されていることを特徴とする半導体装
置用パッケージ。 - 【請求項10】 請求項2乃至請求項4および請求項6
乃至請求項9の何れか一つに記載の半導体装置用パッケ
ージは、テープ状の基材上に上記半導体チップが搭載さ
れたテープ・キャリア・パッケージであることを特徴とす
る半導体装置用パッケージ。 - 【請求項11】 請求項2乃至請求項4および請求項6
乃至請求項9の何れか一つに記載の半導体装置用パッケ
ージは、矩形の基材上に上記半導体チップが搭載された
チップ・オン・フィルム実装用フレキシブル基板であるこ
とを特徴とする半導体装置用パッケージ。 - 【請求項12】 請求項4に記載の半導体装置用パッケ
ージのテスト時に使用されるプローブカードであって、 隣接する2つの半導体チップに共通の入力テスト端子
と、当該隣接する2つの半導体チップ夫々の出力テスト
端子とに、同時に接続可能に配置された針を備えて、 上記隣接する2つの半導体チップを1回のプロービング
でテストできることを特徴とするプローブカード。 - 【請求項13】 請求項4に記載の半導体装置用パッケ
ージのテスト時に使用されるプローブカードであって、 隣接する2つの半導体チップに共通の出力テスト端子
と、当該隣接する2つの半導体チップ夫々の入力テスト
端子とに、同時に接続可能に配置された針を備えて、 上記隣接する2つの半導体チップを1回のプロービング
でテストできることを特徴とするプローブカード。 - 【請求項14】 請求項9に記載の半導体装置用パッケ
ージのテスト時に使用されるプローブカードであって、 上記一組として機能する2つの半導体チップ夫々の入力
テスト端子と、当該2つの半導体チップ夫々の出力テス
ト端子とに、同時に接続可能に配置された針を備えて、 上記一組として機能する2つの半導体チップを1回のプ
ロービングでテストできることを特徴とするプローブカ
ード。 - 【請求項15】 請求項9に記載の半導体装置用パッケ
ージのテスト時に使用されるプローブカードであって、 隣接する2つの半導体チップに共通の出力テスト端子
と、当該隣接する2つの半導体チップ夫々の入力テスト
端子とに、同時に接続可能に配置された針を備えて、 上記隣接する2つの半導体チップを1回のプロービング
でテストできることを特徴とするプローブカード。 - 【請求項16】 請求項12乃至請求項15の何れか一
つに記載のプローブカードを用いたパッケージのテスト
方法であって、 隣接する2つの半導体チップを1回のプロービングでテ
ストする場合に、上記隣接する2つの半導体チップの入
力テスト端子あるいは出力端子の少なくとも一方に対す
る信号入力順番あるいは信号検出順番を、当該隣接する
2つの半導体チップの一方と他方とで逆転させることを
特徴とするテスト方法。
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