JP2000102292A - ステッピング・モータ駆動装置 - Google Patents
ステッピング・モータ駆動装置Info
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- JP2000102292A JP2000102292A JP10266895A JP26689598A JP2000102292A JP 2000102292 A JP2000102292 A JP 2000102292A JP 10266895 A JP10266895 A JP 10266895A JP 26689598 A JP26689598 A JP 26689598A JP 2000102292 A JP2000102292 A JP 2000102292A
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- Japan
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- memory means
- motor
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- stepping
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Abstract
(57)【要約】
【課題】 パッケージのピン数を大幅に増加することな
しに、ステッピング・モータのマイクロステップ駆動を
容易に実現するシングル・パッケージのモータ・ドライ
バを提供する。 【解決手段】 従来ＡＳＩＣ内で実現していた制御ブロ
ックをモータ・ドライバ内に取り込み、さらに各種のテ
ーブルを含むメモリにデータを書き込むために、シフト
レジスタが含まれる。シフトレジスタ１００１は、メモ
リをアドレス指定するためのアドレスを生成する。シフ
トレジスタ１００２はテーブルに書き込むデータを、シ
リアル・データとして受信する。このようにして、アド
レス・バスおよびデータ・バス上にアドレスおよびデー
タがそれぞれ用意されると、次にチップ・セレクト信
号、次に書込み信号の順にイネーブルされ、その結果、
対応するメモリのアドレスに、データ・バス上のデータ
が書き込まれる。
しに、ステッピング・モータのマイクロステップ駆動を
容易に実現するシングル・パッケージのモータ・ドライ
バを提供する。 【解決手段】 従来ＡＳＩＣ内で実現していた制御ブロ
ックをモータ・ドライバ内に取り込み、さらに各種のテ
ーブルを含むメモリにデータを書き込むために、シフト
レジスタが含まれる。シフトレジスタ１００１は、メモ
リをアドレス指定するためのアドレスを生成する。シフ
トレジスタ１００２はテーブルに書き込むデータを、シ
リアル・データとして受信する。このようにして、アド
レス・バスおよびデータ・バス上にアドレスおよびデー
タがそれぞれ用意されると、次にチップ・セレクト信
号、次に書込み信号の順にイネーブルされ、その結果、
対応するメモリのアドレスに、データ・バス上のデータ
が書き込まれる。
Description
【０００１】
【発明の属する技術分野】本発明は、プリンタやファッ
クス装置などのステッピング・モータ用のモータ駆動装
置に関し、特に制御が容易で、低騒音を達成可能な高付
加価値のモータ駆動装置に関する。
クス装置などのステッピング・モータ用のモータ駆動装
置に関し、特に制御が容易で、低騒音を達成可能な高付
加価値のモータ駆動装置に関する。
【０００２】
【従来の技術】従来プリンタやファックス装置では、通
常、紙送り用モータと、記録ヘッドを収納するキャリッ
ジを往復移動させるキャリッジ・モータの、少なくとも
２個のモータを要した。これらのモータとして、特に低
価格のプリンタではステッピング・モータが主に使用さ
れる。ステッピング・モータの駆動方法には、様々な方
式が存在する。
常、紙送り用モータと、記録ヘッドを収納するキャリッ
ジを往復移動させるキャリッジ・モータの、少なくとも
２個のモータを要した。これらのモータとして、特に低
価格のプリンタではステッピング・モータが主に使用さ
れる。ステッピング・モータの駆動方法には、様々な方
式が存在する。
【０００３】図１は、典型的な２層バイポーラ・モータ
の駆動回路を示す。
の駆動回路を示す。
【０００４】図１において、２層バイポーラ・モータ１
０１は、２つの巻線ＡおよびＢを有する。モータ１０１
はモータ駆動装置（本明細書では“モータ・ドライバ”
とも称す）１０２により駆動される。ＣＰＵまたはゲー
ト・アレイ１０３は端子２７、２６を通してモータ１０
１の回転方向を決定する制御信号ＩＮ１（１１２）、Ｉ
Ｎ２（１１３）をゲート回路１１６へ転送する。ＣＰＵ
またはゲート・アレイ１１８は端子１６、１７を通して
モータ１０１の回転方向を決定する制御信号ＩＮ４（１
１４）、ＩＮ３（１１５）をゲート回路１１７へ転送す
る。さらにＣＰＵまたはゲート・アレイ１１８は端子２
５、１８を通してモータ１０１に流れる電流のレベルを
決定する制御信号Ｉ０（１２０）、Ｉ１（１２１）を転
送する。ゲート回路１１６、１１７によりパワートラン
ジスタ１０４ないし１１１が制御される。
０１は、２つの巻線ＡおよびＢを有する。モータ１０１
はモータ駆動装置（本明細書では“モータ・ドライバ”
とも称す）１０２により駆動される。ＣＰＵまたはゲー
ト・アレイ１０３は端子２７、２６を通してモータ１０
１の回転方向を決定する制御信号ＩＮ１（１１２）、Ｉ
Ｎ２（１１３）をゲート回路１１６へ転送する。ＣＰＵ
またはゲート・アレイ１１８は端子１６、１７を通して
モータ１０１の回転方向を決定する制御信号ＩＮ４（１
１４）、ＩＮ３（１１５）をゲート回路１１７へ転送す
る。さらにＣＰＵまたはゲート・アレイ１１８は端子２
５、１８を通してモータ１０１に流れる電流のレベルを
決定する制御信号Ｉ０（１２０）、Ｉ１（１２１）を転
送する。ゲート回路１１６、１１７によりパワートラン
ジスタ１０４ないし１１１が制御される。
【０００５】図２および図３は制御信号の組合せの真理
値表を示す。
値表を示す。
【０００６】モータ・ドライバ１０２は、図２および図
３に示される制御信号の組合せにより制御される。特に
図２の真理値表は、モータ１０１の巻線に流れる電流の
方向、すなわちモータ１０１の回転方向を決定する制御
信号ＩＮ１（１１２）、ＩＮ２（１１３）、ＩＮ３（１
１５）またはＩＮ４（１１４）を表し、図３の真理値表
はモータに流れる電流のレベルを決定する制御信号Ｉ０
（１２０），Ｉ１（１２１）を表す。
３に示される制御信号の組合せにより制御される。特に
図２の真理値表は、モータ１０１の巻線に流れる電流の
方向、すなわちモータ１０１の回転方向を決定する制御
信号ＩＮ１（１１２）、ＩＮ２（１１３）、ＩＮ３（１
１５）またはＩＮ４（１１４）を表し、図３の真理値表
はモータに流れる電流のレベルを決定する制御信号Ｉ０
（１２０），Ｉ１（１２１）を表す。
【０００７】図４は一般的な通称２−２層駆動と呼ばれ
る駆動方式を示す。
る駆動方式を示す。
【０００８】図４において、図中斜線で塗りつぶされた
波形は、図４（Ａ）が巻線Ａ、図４（Ｂ）が巻線Ｂに流
れる電流、およびその方向を示す。ＡバーはＡと逆向
き、ＢバーはＢと逆向きを示す。
波形は、図４（Ａ）が巻線Ａ、図４（Ｂ）が巻線Ｂに流
れる電流、およびその方向を示す。ＡバーはＡと逆向
き、ＢバーはＢと逆向きを示す。
【０００９】図５は、モータ１０１の回転をベクトル的
に表現した図を示す。
に表現した図を示す。
【００１０】図５において、丸印の番号で示さ
れるベクトル位置は、図４の電流波形の一番下に示す丸
印番号と対応する。たとえば、図４ので示さ
れる電流の向きＡおよびＢは、図５の第一象限ののベ
クトルに対応する。
れるベクトル位置は、図４の電流波形の一番下に示す丸
印番号と対応する。たとえば、図４ので示さ
れる電流の向きＡおよびＢは、図５の第一象限ののベ
クトルに対応する。
【００１１】上述した図４に示されるような２−２層駆
動は、駆動方法が簡単である反面、電流波形が方形波で
あるためになめらかな駆動が困難であり、騒音的には不
利である。
動は、駆動方法が簡単である反面、電流波形が方形波で
あるためになめらかな駆動が困難であり、騒音的には不
利である。
【００１２】図６は、こうした欠点を改善する正弦波駆
動を示す。
動を示す。
【００１３】最近のプリンタやファックス装置では、図
６に示すような正弦波駆動を採用することにより、低騒
音化に対応する傾向にある。このような正弦波駆動はマ
イクロステップ駆動とも呼ばれ、図６において、Ｓ１な
いしＳ４で示されている。マイクロステップの数はＳ１
からＳ４より通常多いが、例示的に４つのマイクロステ
ップで示す。しかしながら、こうしたマイクロステップ
駆動を実現するためには、制御がより複雑化する。
６に示すような正弦波駆動を採用することにより、低騒
音化に対応する傾向にある。このような正弦波駆動はマ
イクロステップ駆動とも呼ばれ、図６において、Ｓ１な
いしＳ４で示されている。マイクロステップの数はＳ１
からＳ４より通常多いが、例示的に４つのマイクロステ
ップで示す。しかしながら、こうしたマイクロステップ
駆動を実現するためには、制御がより複雑化する。
【００１４】図８は、モータ電流の推移を示す。
【００１５】図８と図６とを比較すると、図６に示され
るモータ電流波形が、モータを等速で駆動しているとき
の電流波形であるのに対し、図８に示される電流波形
は、モータのランプアップ(ramp up) 時、すなわち加速
時の駆動周期、および駆動電流を示す。波形Ａ−ｐｈ８
０１およびＢ−ｐｈ８０２ならびにそれらの反転波形
は、図１の８個の出力パワー・トランジスタ１０４ない
し１１１の導通を制御する制御信号ＩＮ１ないしＩＮ４
（１１２ないし１１５）に対応する。電流波形Ａ−ｉ８
０３とＢ−ｉ８０４は、これらの制御信号ＩＮ１ないし
ＩＮ４により制御される。Ｓ１等は各ステップを示し、
Ｔ１等は１ステップ期間（インターバル）を示す。
るモータ電流波形が、モータを等速で駆動しているとき
の電流波形であるのに対し、図８に示される電流波形
は、モータのランプアップ(ramp up) 時、すなわち加速
時の駆動周期、および駆動電流を示す。波形Ａ−ｐｈ８
０１およびＢ−ｐｈ８０２ならびにそれらの反転波形
は、図１の８個の出力パワー・トランジスタ１０４ない
し１１１の導通を制御する制御信号ＩＮ１ないしＩＮ４
（１１２ないし１１５）に対応する。電流波形Ａ−ｉ８
０３とＢ−ｉ８０４は、これらの制御信号ＩＮ１ないし
ＩＮ４により制御される。Ｓ１等は各ステップを示し、
Ｔ１等は１ステップ期間（インターバル）を示す。
【００１６】図８に示されるように、通常のモータの始
動方法では、ランプアップ時にモータの回転を徐々に加
速することにより、等速時の回転速度に近づける。従っ
て、駆動周期は徐々に短くなり、さらに駆動電流につい
ても連続的に、または段階的に低減する手法が取られた
りする。ここで“連続的”および“段階的”とは、図８
において、１ステップ期間Ｔ１，Ｔ２，Ｔ３…が連続的
に変化したり、あるいは半周期または１周期毎に期間が
短くなることを意味する。さらに、電流に関しても、１
ステップ毎に連続的に、あるいは半周期または１周期毎
に段階的に低減するような手法が取られうる。こうした
制御の効果は、上述したような騒音の低下の他に、整定
性能の向上にも寄与する。要するに、滑らかに等速運動
に移行する。
動方法では、ランプアップ時にモータの回転を徐々に加
速することにより、等速時の回転速度に近づける。従っ
て、駆動周期は徐々に短くなり、さらに駆動電流につい
ても連続的に、または段階的に低減する手法が取られた
りする。ここで“連続的”および“段階的”とは、図８
において、１ステップ期間Ｔ１，Ｔ２，Ｔ３…が連続的
に変化したり、あるいは半周期または１周期毎に期間が
短くなることを意味する。さらに、電流に関しても、１
ステップ毎に連続的に、あるいは半周期または１周期毎
に段階的に低減するような手法が取られうる。こうした
制御の効果は、上述したような騒音の低下の他に、整定
性能の向上にも寄与する。要するに、滑らかに等速運動
に移行する。
【００１７】図７は、従来使用された制御ブロックを示
す。上述の図８に示されるようなステッピング・モータ
の駆動制御を実現するためには、例えば図７に示される
制御回路が使用される。
す。上述の図８に示されるようなステッピング・モータ
の駆動制御を実現するためには、例えば図７に示される
制御回路が使用される。
【００１８】図７において、４つのテーブル７０１，７
０２，７０３，７０４が用意されている。
０２，７０３，７０４が用意されている。
【００１９】テーブル７０１は、図８に示すステッピン
グ・モータの制御ステップ・インターバルＴ１，Ｔ２，
Ｔ３…を記憶する。インターバルはランプアップ領域で
は、上述のように連続的または段階的に短くなり、等速
領域に達すると、同じ調子で繰り返される。また、ラン
プダウン(ramp down) 時、すなわち減速時には、一般
的にランプアップ時と逆の方向にテーブルを進行するよ
うに制御することにより、問題無くモータの停止に至り
うる。従って、テーブルの記憶容量としては、ランプア
ップ時に相当するデータと、等速時に相当するデータを
収容可能なように選択される。
グ・モータの制御ステップ・インターバルＴ１，Ｔ２，
Ｔ３…を記憶する。インターバルはランプアップ領域で
は、上述のように連続的または段階的に短くなり、等速
領域に達すると、同じ調子で繰り返される。また、ラン
プダウン(ramp down) 時、すなわち減速時には、一般
的にランプアップ時と逆の方向にテーブルを進行するよ
うに制御することにより、問題無くモータの停止に至り
うる。従って、テーブルの記憶容量としては、ランプア
ップ時に相当するデータと、等速時に相当するデータを
収容可能なように選択される。
【００２０】テーブル７０２は、Ａ相電流テーブルであ
り、図８の制御曲線Ａ−ｉ８０３の電流値データＳ１，
Ｓ２，Ｓ３…を記憶する。この電流値は、一般に半サイ
クル毎に、もしくは１サイクル毎に、または所定の複数
サイクル毎に減衰され、等速領域に至るなどの方法が採
用されうる。
り、図８の制御曲線Ａ−ｉ８０３の電流値データＳ１，
Ｓ２，Ｓ３…を記憶する。この電流値は、一般に半サイ
クル毎に、もしくは１サイクル毎に、または所定の複数
サイクル毎に減衰され、等速領域に至るなどの方法が採
用されうる。
【００２１】テーブル７０３はテーブル７０２と対を成
すＢ相電流テーブルであり、図８の制御曲線Ｂ−ｉ８０
４の電流値データＳ１′，Ｂ２′，Ｓ３′…を記憶す
る。
すＢ相電流テーブルであり、図８の制御曲線Ｂ−ｉ８０
４の電流値データＳ１′，Ｂ２′，Ｓ３′…を記憶す
る。
【００２２】テーブル７０４は位相テーブルであり、図
８のＡ−ｐｈ８０１およびＢ−ｐｈ８０２に対応する波
形、ならびにそれらの反転波形（図７のテーブル７０４
では“バー”で示される）を記憶する。ここでＡ−ｐｈ
８０１はＡ相電流波形Ａ−ｉ８０３の位相と合致し、Ｂ
−ｐｈ８０２はＢ相電流波形Ｂ−ｉ８０４の位相と合致
する。上述のように、これらの波形Ａ−ｐｈ８０１およ
びＢ−ｐｈ８０２ならびにそれらの反転波形は、図１の
８個の出力パワー・トランジスタ１０４ないし１１１の
導通を制御する制御信号ＩＮ１ないしＩＮ４（参照番号
１１２ないし１１５）に対応する。
８のＡ−ｐｈ８０１およびＢ−ｐｈ８０２に対応する波
形、ならびにそれらの反転波形（図７のテーブル７０４
では“バー”で示される）を記憶する。ここでＡ−ｐｈ
８０１はＡ相電流波形Ａ−ｉ８０３の位相と合致し、Ｂ
−ｐｈ８０２はＢ相電流波形Ｂ−ｉ８０４の位相と合致
する。上述のように、これらの波形Ａ−ｐｈ８０１およ
びＢ−ｐｈ８０２ならびにそれらの反転波形は、図１の
８個の出力パワー・トランジスタ１０４ないし１１１の
導通を制御する制御信号ＩＮ１ないしＩＮ４（参照番号
１１２ないし１１５）に対応する。
【００２３】上述した図７の４つの各テーブルのデータ
は、比較器７０７の一致信号７０８により、それぞれ対
応するレジスタ１（７０５），レジスタ２（７１０），
レジスタ３（７１２）およびＩ／Ｏポート７１８に、そ
れぞれＤＭＡ転送２（７１５）、ＤＭＡ転送３（７１
６）、ＤＭＡ転送４（７１７）される。比較器７０７
は、レジスタ１（７０５）内の現インターバル値とカウ
ンタ７０６のカウント値とを比較し、一致が発生する
と、転送トリガ信号７０９を発生する。一致信号７０８
と転送トリガ信号７０９とは同一の信号である。テーブ
ルからレジスタへのこうした転送方式としては、一般に
ダイレクト・メモリ・アクセス（Direct Memory Access
:ＤＭＡ）転送が使用されていた。すなわち、テーブル
７０１ないし７０４がシステム内のメモリ、例えばＲＯ
Ｍ内またはＲＡＭ内に構成され、これらのＲＯＭまたは
ＲＡＭがＣＰＵバス７２５に接続され、これらのテーブ
ル７０１ないし７０４が、ＣＰＵ（不図示）によりデー
タを書き込まれる。そして、転送トリガ信号７０９が発
生すると、ＣＰＵバス７２５が一時的に解放され、これ
らのテーブル７０１ないし７０４から、それぞれ対応す
るレジスタ１（７０５），レジスタ２（７１０），レジ
スタ３（７１２）およびＩ／Ｏポート７１８に、次のデ
ータが転送される。制御ブロック７００は、テーブル７
０１ないし７０４を除き、大部分が通常、アプリケーシ
ョン特有の大規模ＬＳＩ（Application Specific Integ
rated Circuit : ＡＳＩＣ）の一部として含まれうる。
あるいは、テーブル７０１ないし７０４がＡＳＩＣ内に
一緒に含まれてもよい。ただし、この場合、システム・
メモリとテーブル７０１ないし７０４用のメモリとが別
々のメモリ素子に分かれ、不経済となりうる。さらに、
Ｄ／Ａ（デジタル−アナログ）変換器７１１，７１３を
ＡＳＩＣ内に盛り込むことも、ＡＳＩＣのコストアップ
の要因となりうる。従って、従来、Ｄ／Ａ変換器７１
１，７１３そのものをＡＳＩＣ内に設けない手法も使用
された。なお、図７の制御ブロック７００には、モータ
・ドライバをＯＮ／ＯＦＦ制御するための専用のポート
７２２も含まれうる。
は、比較器７０７の一致信号７０８により、それぞれ対
応するレジスタ１（７０５），レジスタ２（７１０），
レジスタ３（７１２）およびＩ／Ｏポート７１８に、そ
れぞれＤＭＡ転送２（７１５）、ＤＭＡ転送３（７１
６）、ＤＭＡ転送４（７１７）される。比較器７０７
は、レジスタ１（７０５）内の現インターバル値とカウ
ンタ７０６のカウント値とを比較し、一致が発生する
と、転送トリガ信号７０９を発生する。一致信号７０８
と転送トリガ信号７０９とは同一の信号である。テーブ
ルからレジスタへのこうした転送方式としては、一般に
ダイレクト・メモリ・アクセス（Direct Memory Access
:ＤＭＡ）転送が使用されていた。すなわち、テーブル
７０１ないし７０４がシステム内のメモリ、例えばＲＯ
Ｍ内またはＲＡＭ内に構成され、これらのＲＯＭまたは
ＲＡＭがＣＰＵバス７２５に接続され、これらのテーブ
ル７０１ないし７０４が、ＣＰＵ（不図示）によりデー
タを書き込まれる。そして、転送トリガ信号７０９が発
生すると、ＣＰＵバス７２５が一時的に解放され、これ
らのテーブル７０１ないし７０４から、それぞれ対応す
るレジスタ１（７０５），レジスタ２（７１０），レジ
スタ３（７１２）およびＩ／Ｏポート７１８に、次のデ
ータが転送される。制御ブロック７００は、テーブル７
０１ないし７０４を除き、大部分が通常、アプリケーシ
ョン特有の大規模ＬＳＩ（Application Specific Integ
rated Circuit : ＡＳＩＣ）の一部として含まれうる。
あるいは、テーブル７０１ないし７０４がＡＳＩＣ内に
一緒に含まれてもよい。ただし、この場合、システム・
メモリとテーブル７０１ないし７０４用のメモリとが別
々のメモリ素子に分かれ、不経済となりうる。さらに、
Ｄ／Ａ（デジタル−アナログ）変換器７１１，７１３を
ＡＳＩＣ内に盛り込むことも、ＡＳＩＣのコストアップ
の要因となりうる。従って、従来、Ｄ／Ａ変換器７１
１，７１３そのものをＡＳＩＣ内に設けない手法も使用
された。なお、図７の制御ブロック７００には、モータ
・ドライバをＯＮ／ＯＦＦ制御するための専用のポート
７２２も含まれうる。
【００２４】図９は、従来のＤ／Ａ変換器そのものをＡ
ＳＩＣ内に設けない手法を示す。
ＳＩＣ内に設けない手法を示す。
【００２５】図９に示すように、Ｄ／Ａ変換器７１１、
７１３と同等の機能を、ＰＷＭ（パルス幅変調）回路９
３０，９４０と、積分回路９３２，９４２との組み合わ
せにより達成する手法が使用されていた。
７１３と同等の機能を、ＰＷＭ（パルス幅変調）回路９
３０，９４０と、積分回路９３２，９４２との組み合わ
せにより達成する手法が使用されていた。
【００２６】図９において、制御ロジック９００はＡ相
パルス幅テーブル９０２とＢ相パルス幅テーブル９０３
を有している。Ａ相パルス幅テーブル９０２は転送トリ
ガ信号９０９によりＰＷＭ回路９３０にＤＭＡ転送され
（９１５）、Ｂ相パルス幅テーブル９０３は転送トリガ
信号９０９によりＰＷＭ回路９４０にＤＭＡ転送され
（９１６）。ＰＷＭ回路９３０は外部回路の積分回路９
３２に接続され、この出力はＡ相電流制御信号９１９と
なり、ＰＷＭ回路９４０は外部回路の積分回路９４２に
接続され、この出力はＢ相電流制御信号９２０となる。
パルス幅テーブル９０２とＢ相パルス幅テーブル９０３
を有している。Ａ相パルス幅テーブル９０２は転送トリ
ガ信号９０９によりＰＷＭ回路９３０にＤＭＡ転送され
（９１５）、Ｂ相パルス幅テーブル９０３は転送トリガ
信号９０９によりＰＷＭ回路９４０にＤＭＡ転送され
（９１６）。ＰＷＭ回路９３０は外部回路の積分回路９
３２に接続され、この出力はＡ相電流制御信号９１９と
なり、ＰＷＭ回路９４０は外部回路の積分回路９４２に
接続され、この出力はＢ相電流制御信号９２０となる。
【００２７】他方、図７の制御ブロック７００、あるい
はその一部の機能を図９に示す構成により置換した制御
ブロックを、新たな製品設計の度にＡＳＩＣ内に盛り込
むことは、設計効率の点で非効率的である。なぜなら、
図７に示される各種のテーブル７０１ないし７０４を、
システム・メモリ内に割り当てなければならず、それに
より貴重なメモリ領域が圧迫されたり、その内容をレジ
スタやＩ／Ｏポートに転送するためのＤＭＡ機構を盛り
込まなければならないからである。さらに、図９に示す
ような構成では、積分回路９３２および９４２を外部回
路として設けなければならない煩わしさが付きまとうと
いう問題があった。
はその一部の機能を図９に示す構成により置換した制御
ブロックを、新たな製品設計の度にＡＳＩＣ内に盛り込
むことは、設計効率の点で非効率的である。なぜなら、
図７に示される各種のテーブル７０１ないし７０４を、
システム・メモリ内に割り当てなければならず、それに
より貴重なメモリ領域が圧迫されたり、その内容をレジ
スタやＩ／Ｏポートに転送するためのＤＭＡ機構を盛り
込まなければならないからである。さらに、図９に示す
ような構成では、積分回路９３２および９４２を外部回
路として設けなければならない煩わしさが付きまとうと
いう問題があった。
【００２８】
【発明が解決しようとする課題】そこで、本発明の目的
は、上記問題を解決するためになされたものであり、パ
ッケージのピン数を大幅に増加することなしに、ステッ
ピング・モータのマイクロステップ駆動を容易に実現す
るシングル・パッケージのモータ・ドライバを提供する
ことにある。
は、上記問題を解決するためになされたものであり、パ
ッケージのピン数を大幅に増加することなしに、ステッ
ピング・モータのマイクロステップ駆動を容易に実現す
るシングル・パッケージのモータ・ドライバを提供する
ことにある。
【００２９】
【課題を解決するための手段】請求項１記載の発明は、
ステッピング・モータ用のシングル・パッケージのステ
ッピング・モータ駆動装置であって、ステップ的に変化
するモータ電流を決定するデータを記憶する第１のメモ
リ手段と、前記ステップ的に変化するモータ電流を通電
する時間間隔データを記憶する第２のメモリ手段と、前
記第１のメモリ手段から前記モータ電流を決定するデー
タを受信し、該モータ電流を決定するデータに基づきア
ナログ出力を生成するＤ／Ａ変換手段と、前記第２のメ
モリ手段から前記時間間隔データを受信し、該時間間隔
データをカウントしてカウント値を求めるカウント手段
と、前記時間間隔データと前記カウント値との一致を検
出する検出手段とを備えたステッピング・モータ駆動装
置である。
ステッピング・モータ用のシングル・パッケージのステ
ッピング・モータ駆動装置であって、ステップ的に変化
するモータ電流を決定するデータを記憶する第１のメモ
リ手段と、前記ステップ的に変化するモータ電流を通電
する時間間隔データを記憶する第２のメモリ手段と、前
記第１のメモリ手段から前記モータ電流を決定するデー
タを受信し、該モータ電流を決定するデータに基づきア
ナログ出力を生成するＤ／Ａ変換手段と、前記第２のメ
モリ手段から前記時間間隔データを受信し、該時間間隔
データをカウントしてカウント値を求めるカウント手段
と、前記時間間隔データと前記カウント値との一致を検
出する検出手段とを備えたステッピング・モータ駆動装
置である。
【００３０】請求項２記載の発明は、請求項１におい
て、前記検出手段が一致を検出した場合、前記第１のメ
モリ手段から次の前記モータ電流を決定するデータを前
記Ｄ／Ａ変換手段に転送する第１の転送手段と、前記第
２のメモリ手段から次の前記時間間隔データを前記カウ
ント手段に転送する第２の転送手段とをさらに備えるこ
とができる。
て、前記検出手段が一致を検出した場合、前記第１のメ
モリ手段から次の前記モータ電流を決定するデータを前
記Ｄ／Ａ変換手段に転送する第１の転送手段と、前記第
２のメモリ手段から次の前記時間間隔データを前記カウ
ント手段に転送する第２の転送手段とをさらに備えるこ
とができる。
【００３１】請求項３記載の発明は、請求項１または２
において、前記第１および第２のメモリ手段は、少なく
ともランプアップ制御に必要なデータ分のメモリ容量を
有することができる。
において、前記第１および第２のメモリ手段は、少なく
ともランプアップ制御に必要なデータ分のメモリ容量を
有することができる。
【００３２】請求項４記載の発明は、請求項１または２
において、前記第１および第２のメモリ手段は、ランダ
ム・アクセス・メモリであることができる。
において、前記第１および第２のメモリ手段は、ランダ
ム・アクセス・メモリであることができる。
【００３３】請求項５記載の発明は、請求項１または２
において、前記Ｄ／Ａ変換手段は、パルス幅変調回路と
積分回路との組合せからなることができる。
において、前記Ｄ／Ａ変換手段は、パルス幅変調回路と
積分回路との組合せからなることができる。
【００３４】請求項６記載の発明は、請求項１または２
において、前記第１および第２のメモリ手段にデータを
書き込むデータ書きこみ手段をさらに備えることができ
る。
において、前記第１および第２のメモリ手段にデータを
書き込むデータ書きこみ手段をさらに備えることができ
る。
【００３５】請求項７記載の発明は、請求項６におい
て、前記データ書きこみ手段は、前記第１および第２の
メモリ手段のアドレスを指定するデータをシリアル・デ
ータとして受信し、該受信データをパラレル・データと
して前記第１および第２のメモリ手段に提供する手段
と、前記第１および第２メモリ手段のアドレスに書込ま
れるデータをシリアル・データとして受信し、該受信デ
ータをパラレル・データとして前記第１および第２のメ
モリ手段に提供する手段とを備えることができる。
て、前記データ書きこみ手段は、前記第１および第２の
メモリ手段のアドレスを指定するデータをシリアル・デ
ータとして受信し、該受信データをパラレル・データと
して前記第１および第２のメモリ手段に提供する手段
と、前記第１および第２メモリ手段のアドレスに書込ま
れるデータをシリアル・データとして受信し、該受信デ
ータをパラレル・データとして前記第１および第２のメ
モリ手段に提供する手段とを備えることができる。
【００３６】請求項８記載の発明は、ステッピング・モ
ータ用のシングル・パッケージのステッピング・モータ
駆動方法であって、ステップ的に変化するモータ電流を
決定するデータを第１のメモリ手段に記憶するステップ
と、前記ステップ的に変化するモータ電流を通電する時
間間隔データを第２のメモリ手段に記憶するステップ
と、前記第１のメモリ手段から前記モータ電流を決定す
るデータを受信し、該モータ電流を決定するデータに基
づきアナログ出力を生成するＤ／Ａ変換ステップと、前
記第２のメモリ手段から前記時間間隔データを受信し、
該時間間隔データをカウントしてカウント値を求めるカ
ウントステップと、前記時間間隔データと前記カウント
値との一致を検出する検出ステップとを備えたステッピ
ング・モータ駆動方法である。
ータ用のシングル・パッケージのステッピング・モータ
駆動方法であって、ステップ的に変化するモータ電流を
決定するデータを第１のメモリ手段に記憶するステップ
と、前記ステップ的に変化するモータ電流を通電する時
間間隔データを第２のメモリ手段に記憶するステップ
と、前記第１のメモリ手段から前記モータ電流を決定す
るデータを受信し、該モータ電流を決定するデータに基
づきアナログ出力を生成するＤ／Ａ変換ステップと、前
記第２のメモリ手段から前記時間間隔データを受信し、
該時間間隔データをカウントしてカウント値を求めるカ
ウントステップと、前記時間間隔データと前記カウント
値との一致を検出する検出ステップとを備えたステッピ
ング・モータ駆動方法である。
【００３７】請求項９記載の発明は、請求項８におい
て、前記検出ステップにおいて一致を検出した場合、前
記第１のメモリ手段から次の前記モータ電流を決定する
データを前記Ｄ／Ａ変換手段に転送する第１の転送ステ
ップと、前記第２のメモリ手段から次の前記時間間隔デ
ータを前記カウント手段に転送する第２の転送ステップ
とをさらに備えることができる。
て、前記検出ステップにおいて一致を検出した場合、前
記第１のメモリ手段から次の前記モータ電流を決定する
データを前記Ｄ／Ａ変換手段に転送する第１の転送ステ
ップと、前記第２のメモリ手段から次の前記時間間隔デ
ータを前記カウント手段に転送する第２の転送ステップ
とをさらに備えることができる。
【００３８】請求項１０記載の発明は、請求項８または
９において、前記Ｄ／Ａ変換ステップは、パルス幅変調
回路により変調し、積分回路により積分することができ
る。
９において、前記Ｄ／Ａ変換ステップは、パルス幅変調
回路により変調し、積分回路により積分することができ
る。
【００３９】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態を詳細に説明する。
実施の形態を詳細に説明する。
【００４０】図１０は、本発明のモータ・ドライバの１
実施の形態をブロック図で示す。
実施の形態をブロック図で示す。
【００４１】図１０において、図７の構成要素と同一の
ものは、同一の参照番号で示されるため説明は省略す
る。
ものは、同一の参照番号で示されるため説明は省略す
る。
【００４２】図１０に示すように、本発明によるモータ
・ドライバは従来ＡＳＩＣ内で実現していた制御ブロッ
クをモータ・ドライバ内に取り込み、さらに上述の各種
のテーブルを含むメモリ（好適にはＳＲＡＭ）７０１な
いし７０４にデータを書き込むために、シフトレジスタ
１００１および１００２が含まれる。シフトレジスタ１
００１は、メモリ７０１ないし７０４をアドレス指定す
るためのアドレスを生成する。より詳細には、シフトレ
ジスタ１００１は、クロック端子ＣＬＫ１（１００５）
に入力されるシリアル・クロックに同期して、データ入
力端子ＤＡＴＡ１（１００７）にシリアル・データを受
信し、受信の完了時に端子ＬＴ１（１００６）が入力さ
れるラッチ信号により、データをラッチする。こうして
ラッチされたデータが、アドレス・バス１００３に出力
される。同様に、シフトレジスタ１００２はテーブル７
０１ないし７０４に書き込むデータを、シリアル・デー
タとして受信する。より詳細には、シフトレジスタ１０
０２は、クロック端子ＣＬＫ２（１００８）に入力され
るシリアル・クロックに同期して、データ入力端子ＤＡ
ＴＡ２（１０１０）にシリアル・データを受信し、受信
の完了時に端子ＬＴ２（１００９）に入力されるラッチ
信号により、データをラッチする。こうしてラッチされ
たデータが、データ・バス１００４に出力される。
・ドライバは従来ＡＳＩＣ内で実現していた制御ブロッ
クをモータ・ドライバ内に取り込み、さらに上述の各種
のテーブルを含むメモリ（好適にはＳＲＡＭ）７０１な
いし７０４にデータを書き込むために、シフトレジスタ
１００１および１００２が含まれる。シフトレジスタ１
００１は、メモリ７０１ないし７０４をアドレス指定す
るためのアドレスを生成する。より詳細には、シフトレ
ジスタ１００１は、クロック端子ＣＬＫ１（１００５）
に入力されるシリアル・クロックに同期して、データ入
力端子ＤＡＴＡ１（１００７）にシリアル・データを受
信し、受信の完了時に端子ＬＴ１（１００６）が入力さ
れるラッチ信号により、データをラッチする。こうして
ラッチされたデータが、アドレス・バス１００３に出力
される。同様に、シフトレジスタ１００２はテーブル７
０１ないし７０４に書き込むデータを、シリアル・デー
タとして受信する。より詳細には、シフトレジスタ１０
０２は、クロック端子ＣＬＫ２（１００８）に入力され
るシリアル・クロックに同期して、データ入力端子ＤＡ
ＴＡ２（１０１０）にシリアル・データを受信し、受信
の完了時に端子ＬＴ２（１００９）に入力されるラッチ
信号により、データをラッチする。こうしてラッチされ
たデータが、データ・バス１００４に出力される。
【００４３】このようにして、アドレス・バス１００３
およびデータ・バス１００４上にアドレスおよびデータ
がそれぞれ用意されると、次にチップ・セレクト信号
（ＣＳバー）１０１２、次に書込み信号（Ｒ／Ｗバー）
１０１１の順にイネーブルされ、その結果、対応するメ
モリ７０１ないし７０４のアドレスに、データ・バス１
００４上のデータが書き込まれる。
およびデータ・バス１００４上にアドレスおよびデータ
がそれぞれ用意されると、次にチップ・セレクト信号
（ＣＳバー）１０１２、次に書込み信号（Ｒ／Ｗバー）
１０１１の順にイネーブルされ、その結果、対応するメ
モリ７０１ないし７０４のアドレスに、データ・バス１
００４上のデータが書き込まれる。
【００４４】図１１は、図１０のモター・ドライバのタ
イミング図を示す。
イミング図を示す。
【００４５】なお、上述のチップ・セレクト信号１０１
２、書込み許可信号１０１１の役割およびタイミング関
係については、当業者には周知であるので、ここでは説
明を省略する。また、図１０ではテーブル７０１ないし
７０４が別々のメモリのように示されるが、実際にはこ
れら同一の物理メモリ上で割り当てられる方が、コスト
的に有利である。
２、書込み許可信号１０１１の役割およびタイミング関
係については、当業者には周知であるので、ここでは説
明を省略する。また、図１０ではテーブル７０１ないし
７０４が別々のメモリのように示されるが、実際にはこ
れら同一の物理メモリ上で割り当てられる方が、コスト
的に有利である。
【００４６】図１２は本発明のステッピング・モータ用
ドラバ１２０２を使用したときのシステム構成の一実施
の形態を示す。
ドラバ１２０２を使用したときのシステム構成の一実施
の形態を示す。
【００４７】図１２において、ＡＳＩＣ１２０１とモー
タ・ドライバ１２０２との間は、図１０で示されるＣＬ
Ｋ１（１００５）等で接続されている。モータ・ドライ
バ１２０２は制御回路１２０３（図１０に示す）とパワ
ー回路１２０４（図1 のモータ・ドライバ１０２の変
形）とを含む。モータ１２０５は図1 のモータ１０１に
対応する。ＡＳＩＣ１２０１とモータ・ドライバ１２０
２との間の接続信号線の数を図１の従来例の場合と比較
すると、従来例が６本（ＩＮ１ないし４，Ｉ１０，Ｉ１
１）なのに対し、図１２では９本が示されており、大幅
な信号線の増加無しに、マイクロステップ駆動に対応す
るモータ・ドライバが提供されることが示されている。
タ・ドライバ１２０２との間は、図１０で示されるＣＬ
Ｋ１（１００５）等で接続されている。モータ・ドライ
バ１２０２は制御回路１２０３（図１０に示す）とパワ
ー回路１２０４（図1 のモータ・ドライバ１０２の変
形）とを含む。モータ１２０５は図1 のモータ１０１に
対応する。ＡＳＩＣ１２０１とモータ・ドライバ１２０
２との間の接続信号線の数を図１の従来例の場合と比較
すると、従来例が６本（ＩＮ１ないし４，Ｉ１０，Ｉ１
１）なのに対し、図１２では９本が示されており、大幅
な信号線の増加無しに、マイクロステップ駆動に対応す
るモータ・ドライバが提供されることが示されている。
【００４８】本発明のモータ・ドライバを使用したＯＡ
機器を提供することができることは言うまでもない。Ｏ
Ａ機器の例としては、プリンタ、ファックス、タイプラ
イタ、複写機などがあるが、これらに限定されるもので
はない。
機器を提供することができることは言うまでもない。Ｏ
Ａ機器の例としては、プリンタ、ファックス、タイプラ
イタ、複写機などがあるが、これらに限定されるもので
はない。
【００４９】
【発明の効果】以上述べたように、本発明によれば、イ
ンタフェース信号線の数、従ってＩ／Ｏ端子の数を大幅
に増加することなしに、ステッピング・モータのマイク
ロステップ駆動を容易に可能にするシングル・パッケー
ジのモータ・ドライバを提供することができる。
ンタフェース信号線の数、従ってＩ／Ｏ端子の数を大幅
に増加することなしに、ステッピング・モータのマイク
ロステップ駆動を容易に可能にするシングル・パッケー
ジのモータ・ドライバを提供することができる。
【図１】従来のモータ・ドライバの回路ブロックを示す
図である。
図である。
【図２】図１のモータ・ドライバの入力制御信号と出力
との関係を示す真理値表図である。
との関係を示す真理値表図である。
【図３】図１のモータ・ドライバの電流切り替え真理値
表図である。
表図である。
【図４】代表的な２−２相駆動の場合の電流波形を示す
図である。
図である。
【図５】２−２相駆動の場合の回転ベクトルを示す図で
ある。
ある。
【図６】マイクロステップ駆動の場合の電流波形を示す
図である。
図である。
【図７】マイクロステップ駆動を実現する従来のアーキ
テクチャを示す図である。
テクチャを示す図である。
【図８】マイクロステップ駆動におけるランプアップ領
域の制御を示す図である。
域の制御を示す図である。
【図９】図７のＤ／Ａ変換回路７１１，７１３の別の実
現方法を示す図である。
現方法を示す図である。
【図１０】本発明のモータ・ドライバの制御ブロックを
示す図である。
示す図である。
【図１１】図１０の制御ブロック内の制御信号のタイミ
ング図である。
ング図である。
【図１２】本発明のモータ・ドライバを用いたモータ制
御系を示す図である。
御系を示す図である。
１０１ モータ １０２ モータ・ドライバ １０４、１０５、１０６、１０７、１０８、１０９、１
１０、１１１ パワートランジスタ ７００ 制御ブロック ７０１、７０２、７０３、７０４ テーブル ７０５、７１０、７１２ レジスタ ７０７ 比較器 ７１１、７１３ Ｄ／Ａ変換器 ７１８ Ｉ／Ｏポート ９３０、９４０ ＰＷＭ回路 ９３２、９４２ 積分回路 １００１、１００２ シフトレジスタ １２０２ ステッピング・モータ用ドライバ
１０、１１１ パワートランジスタ ７００ 制御ブロック ７０１、７０２、７０３、７０４ テーブル ７０５、７１０、７１２ レジスタ ７０７ 比較器 ７１１、７１３ Ｄ／Ａ変換器 ７１８ Ｉ／Ｏポート ９３０、９４０ ＰＷＭ回路 ９３２、９４２ 積分回路 １００１、１００２ シフトレジスタ １２０２ ステッピング・モータ用ドライバ
Claims (10)
- 【請求項１】 ステッピング・モータ用のシングル・パ
ッケージのステッピング・モータ駆動装置であって、 ステップ的に変化するモータ電流を決定するデータを記
憶する第１のメモリ手段と、 前記ステップ的に変化するモータ電流を通電する時間間
隔データを記憶する第２のメモリ手段と、 前記第１のメモリ手段から前記モータ電流を決定するデ
ータを受信し、該モータ電流を決定するデータに基づき
アナログ出力を生成するＤ／Ａ変換手段と、 前記第２のメモリ手段から前記時間間隔データを受信
し、該時間間隔データをカウントしてカウント値を求め
るカウント手段と、 前記時間間隔データと前記カウント値との一致を検出す
る検出手段とを備えたことを特徴とするステッピング・
モータ駆動装置。 - 【請求項２】 請求項１記載のステッピング・モータ駆
動装置において、 前記検出手段が一致を検出した場合、 前記第１のメモリ手段から次の前記モータ電流を決定す
るデータを前記Ｄ／Ａ変換手段に転送する第１の転送手
段と、 前記第２のメモリ手段から次の前記時間間隔データを前
記カウント手段に転送する第２の転送手段とをさらに備
えたことを特徴とするステッピング・モータ駆動装置。 - 【請求項３】 請求項１または２記載のステッピング・
モータ駆動装置において、 前記第１および第２のメモリ手段は、少なくともランプ
アップ制御に必要なデータ分のメモリ容量を有すること
を特徴とするステッピング・モータ駆動装置。 - 【請求項４】 請求項１または２記載のステッピング・
モータ駆動装置において、 前記第１および第２のメモリ手段は、ランダム・アクセ
ス・メモリであることを特徴とするステッピング・モー
タ駆動装置。 - 【請求項５】 請求項１または２記載のステッピング・
モータ駆動装置において、 前記Ｄ／Ａ変換手段は、パルス幅変調回路と積分回路と
の組合せからなることを特徴とするステッピング・モー
タ駆動装置。 - 【請求項６】 請求項１または２記載のステッピング・
モータ駆動装置において、前記第１および第２のメモリ
手段にデータを書き込むデータ書きこみ手段をさらに備
えたことを特徴とするステッピング・モータ駆動装置。 - 【請求項７】 請求項６記載のステッピング・モータ駆
動装置において、 前記データ書きこみ手段は、 前記第１および第２のメモリ手段のアドレスを指定する
データをシリアル・データとして受信し、該受信データ
をパラレル・データとして前記第１および第２のメモリ
手段に提供する手段と、 前記第１および第２メモリ手段のアドレスに書込まれる
データをシリアル・データとして受信し、該受信データ
をパラレル・データとして前記第１および第２のメモリ
手段に提供する手段とを備えたことを特徴とするステッ
ピング・モータ駆動装置。 - 【請求項８】 ステッピング・モータ用のシングル・パ
ッケージのステッピング・モータ駆動方法であって、 ステップ的に変化するモータ電流を決定するデータを第
１のメモリ手段に記憶するステップと、 前記ステップ的に変化するモータ電流を通電する時間間
隔データを第２のメモリ手段に記憶するステップと、 前記第１のメモリ手段から前記モータ電流を決定するデ
ータを受信し、該モータ電流を決定するデータに基づき
アナログ出力を生成するＤ／Ａ変換ステップと、 前記第２のメモリ手段から前記時間間隔データを受信
し、該時間間隔データをカウントしてカウント値を求め
るカウントステップと、 前記時間間隔データと前記カウント値との一致を検出す
る検出ステップとを備えたことを特徴とするステッピン
グ・モータ駆動方法。 - 【請求項９】 請求項８記載のステッピング・モータ駆
動方法において、 前記検出ステップにおいて一致を検出した場合、 前記第１のメモリ手段から次の前記モータ電流を決定す
るデータを前記Ｄ／Ａ変換手段に転送する第１の転送ス
テップと、 前記第２のメモリ手段から次の前記時間間隔データを前
記カウント手段に転送する第２の転送ステップとをさら
に備えたことを特徴とするステッピング・モータ駆動方
法。 - 【請求項１０】 請求項８または９記載のステッピング
・モータ駆動方法において、 前記Ｄ／Ａ変換ステップは、パルス幅変調回路により変
調し、積分回路により積分することを特徴とするステッ
ピング・モータ駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10266895A JP2000102292A (ja) | 1998-09-21 | 1998-09-21 | ステッピング・モータ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10266895A JP2000102292A (ja) | 1998-09-21 | 1998-09-21 | ステッピング・モータ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000102292A true JP2000102292A (ja) | 2000-04-07 |
Family
ID=17437156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10266895A Pending JP2000102292A (ja) | 1998-09-21 | 1998-09-21 | ステッピング・モータ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000102292A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001327191A (ja) * | 2000-05-12 | 2001-11-22 | Seiko Epson Corp | 駆動機構制御装置、駆動機構の制御方法及びその記録媒体 |
| WO2008034382A1 (fr) * | 2006-09-07 | 2008-03-27 | Byd Company Limited | Appareil de commande de moteur pas à pas |
-
1998
- 1998-09-21 JP JP10266895A patent/JP2000102292A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001327191A (ja) * | 2000-05-12 | 2001-11-22 | Seiko Epson Corp | 駆動機構制御装置、駆動機構の制御方法及びその記録媒体 |
| JP4655328B2 (ja) * | 2000-05-12 | 2011-03-23 | セイコーエプソン株式会社 | 駆動機構制御装置、駆動機構の制御方法及びその記録媒体 |
| WO2008034382A1 (fr) * | 2006-09-07 | 2008-03-27 | Byd Company Limited | Appareil de commande de moteur pas à pas |
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