JP2002281786A - ステッピングモータ制御回路 - Google Patents
ステッピングモータ制御回路Info
- Publication number
- JP2002281786A JP2002281786A JP2001079378A JP2001079378A JP2002281786A JP 2002281786 A JP2002281786 A JP 2002281786A JP 2001079378 A JP2001079378 A JP 2001079378A JP 2001079378 A JP2001079378 A JP 2001079378A JP 2002281786 A JP2002281786 A JP 2002281786A
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- JP
- Japan
- Prior art keywords
- data
- transfer
- excitation pattern
- stepping motor
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Stepping Motors (AREA)
Abstract
(57)【要約】
【課題】 ステッピングモータ制御回路において、１回
の転送命令で複数のデータ転送を行うことができＣＰＵ
への負荷をより一層軽減することができるステッピング
モータ制御回路を提供する。 【解決手段】 ステッピングモータ制御回路において、
周期設定レジスタと該周期設定レジスタに記憶された設
定値とを比較するカウンタとからなる比較回路と、励磁
パターンを転送する転送元アドレスと転送先アドレス
と、パルス周期データを転送する転送元アドレスと転送
先アドレスを備えるデータ転送レジスタ３０とを備え、
一つの励磁パターンテーブルでスルーアップとスルーダ
ウンの両方を行う。
の転送命令で複数のデータ転送を行うことができＣＰＵ
への負荷をより一層軽減することができるステッピング
モータ制御回路を提供する。 【解決手段】 ステッピングモータ制御回路において、
周期設定レジスタと該周期設定レジスタに記憶された設
定値とを比較するカウンタとからなる比較回路と、励磁
パターンを転送する転送元アドレスと転送先アドレス
と、パルス周期データを転送する転送元アドレスと転送
先アドレスを備えるデータ転送レジスタ３０とを備え、
一つの励磁パターンテーブルでスルーアップとスルーダ
ウンの両方を行う。
Description
【０００１】
【発明の属する技術分野】本発明はステッピングモータ
制御回路に関し、特にステッピングモータ制御専用のＣ
ＰＵによりステッピングモータを制御する制御回路に関
する。
制御回路に関し、特にステッピングモータ制御専用のＣ
ＰＵによりステッピングモータを制御する制御回路に関
する。
【０００２】
【従来の技術】ステッピングモータは、たとえば、レー
ザープリンタやデジタル複写機等をはじめ、高精度の回
転制御が求められる機器に用いられている。従来、ステ
ッピングモータは当該機器を制御する中央制御ユニット
（ＣＰＵ）よりの制御信号により回転制御が行われてき
たが、複数のステッピングモータが機器に用いられると
共に、近年は特に高精度の回転制御が求められる機器が
多くなり、その結果、ステッピングモータを制御するた
めのＣＰＵの負荷率が高まったため、ステッピングモー
タ制御専用のＣＰＵを備えるステッピングモータ制御回
路も数多く利用されている。特開平７−３２２６９６号
公報に開示されたステッピングモータ駆動装置もステッ
ピングモータ制御専用のＣＰＵを備え、パルスが発生し
たときに励磁パターンテーブルのアドレスを出力し、励
磁パターンテーブルが指定されたアドレスのデータを出
力したときに励磁レジスタにデータをフェッチさせるデ
ータ転送機器を設け、ＣＰＵの負荷を低減し、１台のＣ
ＰＵに接続されるステッピングモータの台数を増大させ
ている。
ザープリンタやデジタル複写機等をはじめ、高精度の回
転制御が求められる機器に用いられている。従来、ステ
ッピングモータは当該機器を制御する中央制御ユニット
（ＣＰＵ）よりの制御信号により回転制御が行われてき
たが、複数のステッピングモータが機器に用いられると
共に、近年は特に高精度の回転制御が求められる機器が
多くなり、その結果、ステッピングモータを制御するた
めのＣＰＵの負荷率が高まったため、ステッピングモー
タ制御専用のＣＰＵを備えるステッピングモータ制御回
路も数多く利用されている。特開平７−３２２６９６号
公報に開示されたステッピングモータ駆動装置もステッ
ピングモータ制御専用のＣＰＵを備え、パルスが発生し
たときに励磁パターンテーブルのアドレスを出力し、励
磁パターンテーブルが指定されたアドレスのデータを出
力したときに励磁レジスタにデータをフェッチさせるデ
ータ転送機器を設け、ＣＰＵの負荷を低減し、１台のＣ
ＰＵに接続されるステッピングモータの台数を増大させ
ている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来技術では励磁パターンとパルス周期は１回の命令に対
して１データの転送を行われているため、依然としてＣ
ＰＵに対する負荷が大きく、また、ステッピングモータ
制御回路においてデータ転送に関する技術が考慮されて
いない。この発明は上記問題点に鑑みなされたものであ
り、ステッピングモータ制御回路において、１回の転送
命令で複数のデータ転送を行うことができＣＰＵへの負
荷をより一層軽減することができるステッピングモータ
制御回路を提供することを目的とする。
来技術では励磁パターンとパルス周期は１回の命令に対
して１データの転送を行われているため、依然としてＣ
ＰＵに対する負荷が大きく、また、ステッピングモータ
制御回路においてデータ転送に関する技術が考慮されて
いない。この発明は上記問題点に鑑みなされたものであ
り、ステッピングモータ制御回路において、１回の転送
命令で複数のデータ転送を行うことができＣＰＵへの負
荷をより一層軽減することができるステッピングモータ
制御回路を提供することを目的とする。
【０００４】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係るステッピングモータ制御回路の請求項
１記載の発明は、周期設定レジスタと該周期設定レジス
タに記憶された設定値とを比較するカウンタとからなる
比較回路と、励磁パターンを転送する転送元アドレスと
転送先アドレスと、パルス周期データを転送する転送元
アドレスと転送先アドレスを備えるデータ転送レジスタ
とを備え、一つの励磁パターンテーブルでスルーアップ
とスルーダウンの両方を行う。これにより、１回の転送
命令で複数のデータ転送を行う事ができるためＣＰＵへ
の負荷が軽減できる。本発明に係るステッピングモータ
制御回路の請求項２記載の発明は、請求項１記載の発明
において、前記比較回路は周期設定レジスタの値とカウ
ンタの値が一致した際にＣＰＵに対してデータ転送の割
込み命令を発生させる機能を有する。これにより、１回
のデータ転送終了によって転送終了割込みが発生するの
で次のデータを連続転送できる。本発明に係るステッピ
ングモータ制御回路の請求項３記載の発明は、周期設定
レジスタと該周期設定レジスタに記憶された設定値とを
比較するカウンタとからなる比較回路と、励磁パターン
を転送するため、励磁パターンが記憶されたＲＯＭ上の
転送元アドレスと該励磁パターンを書き込むためのＲＡ
Ｍ上の転送先アドレスと、パルス周期データが記憶され
たＲＯＭ上の転送元アドレスと該パルス周期データを書
き込むためのＲＡＭ上の転送先アドレスとを備えるデー
タ転送レジスタと、励磁パターンデータが配置されるＲ
ＯＭ上の励磁パターンテーブルとパルス周期データが配
置されるＲＯＭ上のパルス周期テーブルと、前記データ
転送レジスタには、励磁パターンデータとして前記転送
元アドレス及び転送先アドレスに加えて転送回数指定デ
ータと、パルス周期データとして前記転送元アドレス及
び転送先アドレスに加えて転送加速ステップ数とを含
み、１回の転送命令により複数のデータを転送する機能
を有した。これにより、励磁パターンとパルス周期デー
タの転送において転送元アドレスと転送先アドレスを持
たせることによりデータ転送回数が低減できＣＰＵへの
負荷が軽減できる。
に、本発明に係るステッピングモータ制御回路の請求項
１記載の発明は、周期設定レジスタと該周期設定レジス
タに記憶された設定値とを比較するカウンタとからなる
比較回路と、励磁パターンを転送する転送元アドレスと
転送先アドレスと、パルス周期データを転送する転送元
アドレスと転送先アドレスを備えるデータ転送レジスタ
とを備え、一つの励磁パターンテーブルでスルーアップ
とスルーダウンの両方を行う。これにより、１回の転送
命令で複数のデータ転送を行う事ができるためＣＰＵへ
の負荷が軽減できる。本発明に係るステッピングモータ
制御回路の請求項２記載の発明は、請求項１記載の発明
において、前記比較回路は周期設定レジスタの値とカウ
ンタの値が一致した際にＣＰＵに対してデータ転送の割
込み命令を発生させる機能を有する。これにより、１回
のデータ転送終了によって転送終了割込みが発生するの
で次のデータを連続転送できる。本発明に係るステッピ
ングモータ制御回路の請求項３記載の発明は、周期設定
レジスタと該周期設定レジスタに記憶された設定値とを
比較するカウンタとからなる比較回路と、励磁パターン
を転送するため、励磁パターンが記憶されたＲＯＭ上の
転送元アドレスと該励磁パターンを書き込むためのＲＡ
Ｍ上の転送先アドレスと、パルス周期データが記憶され
たＲＯＭ上の転送元アドレスと該パルス周期データを書
き込むためのＲＡＭ上の転送先アドレスとを備えるデー
タ転送レジスタと、励磁パターンデータが配置されるＲ
ＯＭ上の励磁パターンテーブルとパルス周期データが配
置されるＲＯＭ上のパルス周期テーブルと、前記データ
転送レジスタには、励磁パターンデータとして前記転送
元アドレス及び転送先アドレスに加えて転送回数指定デ
ータと、パルス周期データとして前記転送元アドレス及
び転送先アドレスに加えて転送加速ステップ数とを含
み、１回の転送命令により複数のデータを転送する機能
を有した。これにより、励磁パターンとパルス周期デー
タの転送において転送元アドレスと転送先アドレスを持
たせることによりデータ転送回数が低減できＣＰＵへの
負荷が軽減できる。
【０００５】
【発明の実施の形態】以下、この発明の実施形態を図面
に基づいて詳細に説明する。図１はステッピングモータ
を駆動するために必要な励磁パターン及びパルス周期を
転送する部分に関するブロック図であり、１０は比較
器、２０はベクタアドレス、３０はデータ転送レジス
タ、４０は励磁パターンテーブル、５０はパルス周期デ
ータテーブル、６０は励磁パターン転送先アドレス、７
０はパルス周期データ転送先アドレス、８０はＲＡＭで
ある。比較器１０は図２に示すように周期設定レジスタ
１１とカウンタ１２とで構成し、周期設定レジスタ１１
にパルス周期を設定することにより、カウンタ１２がカ
ウントアップした値と前記設定したパルス周期の値が一
致した場合、図示を省略したＣＰＵへの割込み要因とな
り、データ転送システムへの起動許可が発生する。デー
タ転送システムの起動が許可されると、ベクタアドレス
２０へアクセスし、ベクタアドレス２０に記載されたＲ
ＡＭの先頭アドレスに基づいて、データ転送レジスタ３
０に配置されているアドレスを読み出す。図３にデータ
転送制御レジスタが配置されているアドレスが記載され
たベクタアドレスの内容の一例を示す。データ転送レジ
スタ３０には図４に示すように励磁パターンデータとパ
ルス周期データのデータが設定されており、各ＲＡＭア
ドレスに対応してＲＯＭ上の転送元アドレスとＲＡＭ上
の転送先アドレスが書かれている。また、励磁パターン
データには転送先アドレスと転送元アドレス以外に転送
回数のデータも含まれ、該転送回数は転送回数指定レジ
スタに転送される。したがって、ＣＰＵにアクセスせず
に繰り返し励磁パターンを何回も行うことができる。更
にパルス周期データには上記転送先と転送元アドレス以
外に加速ステップ数が含まれ、該加速ステップ数データ
は加速ステップ数指定レジスタに転送される。したがっ
て、スルーアップデータ転送の終了割込みをＣＰＵに送
ることができる。
に基づいて詳細に説明する。図１はステッピングモータ
を駆動するために必要な励磁パターン及びパルス周期を
転送する部分に関するブロック図であり、１０は比較
器、２０はベクタアドレス、３０はデータ転送レジス
タ、４０は励磁パターンテーブル、５０はパルス周期デ
ータテーブル、６０は励磁パターン転送先アドレス、７
０はパルス周期データ転送先アドレス、８０はＲＡＭで
ある。比較器１０は図２に示すように周期設定レジスタ
１１とカウンタ１２とで構成し、周期設定レジスタ１１
にパルス周期を設定することにより、カウンタ１２がカ
ウントアップした値と前記設定したパルス周期の値が一
致した場合、図示を省略したＣＰＵへの割込み要因とな
り、データ転送システムへの起動許可が発生する。デー
タ転送システムの起動が許可されると、ベクタアドレス
２０へアクセスし、ベクタアドレス２０に記載されたＲ
ＡＭの先頭アドレスに基づいて、データ転送レジスタ３
０に配置されているアドレスを読み出す。図３にデータ
転送制御レジスタが配置されているアドレスが記載され
たベクタアドレスの内容の一例を示す。データ転送レジ
スタ３０には図４に示すように励磁パターンデータとパ
ルス周期データのデータが設定されており、各ＲＡＭア
ドレスに対応してＲＯＭ上の転送元アドレスとＲＡＭ上
の転送先アドレスが書かれている。また、励磁パターン
データには転送先アドレスと転送元アドレス以外に転送
回数のデータも含まれ、該転送回数は転送回数指定レジ
スタに転送される。したがって、ＣＰＵにアクセスせず
に繰り返し励磁パターンを何回も行うことができる。更
にパルス周期データには上記転送先と転送元アドレス以
外に加速ステップ数が含まれ、該加速ステップ数データ
は加速ステップ数指定レジスタに転送される。したがっ
て、スルーアップデータ転送の終了割込みをＣＰＵに送
ることができる。
【０００６】図５は、ＲＯＭ上に配置されている励磁パ
ターン４０のテーブル、図６は、ＲＯＭ上に配置されて
いるパルス周期データ５０のテーブルを示す図であり、
一つのテーブルでスルーアップ、スルーダウンを行うこ
とができる。このようにデータ転送レジスタ３０に記載
されたレジスタ内容によって、ＲＯＭ上の転送元アドレ
スに記載された励磁パターンテーブル４０の内容と励磁
パターン転送先アドレス５０とに基づいてＲＡＭ８０の
転送先アドレスに励磁パターンを転送し、またＲＯＭ上
の転送元アドレスに記載されたパルス周期データテーブ
ル５０の内容とパルス周期データ転送アドレス７０とに
基づいてＲＡＭ８０の転送先アドレスにパルス周期デー
タを転送することができる。
ターン４０のテーブル、図６は、ＲＯＭ上に配置されて
いるパルス周期データ５０のテーブルを示す図であり、
一つのテーブルでスルーアップ、スルーダウンを行うこ
とができる。このようにデータ転送レジスタ３０に記載
されたレジスタ内容によって、ＲＯＭ上の転送元アドレ
スに記載された励磁パターンテーブル４０の内容と励磁
パターン転送先アドレス５０とに基づいてＲＡＭ８０の
転送先アドレスに励磁パターンを転送し、またＲＯＭ上
の転送元アドレスに記載されたパルス周期データテーブ
ル５０の内容とパルス周期データ転送アドレス７０とに
基づいてＲＡＭ８０の転送先アドレスにパルス周期デー
タを転送することができる。
【０００７】図７は、比較器１０に設けられた周期設定
レジスタ１１の設定値とカウンタ値の一致による周期発
生を表わした図である。比較器１０の周期設定レジスタ
値とカウンタ値が一致するとカウンタがリセットされる
ので周期設定に応じたパルス周期を得ることができ、そ
のパルス周期データに励磁パターンを組み合わせること
によりステッピングモータの駆動波形を生成することが
できる。また、比較器１０における周期設定レジスタ１
１の設定値とカウンタ値の一致によりデータ転送システ
ムを起動し、次のパルス励磁パターン及びパルス周期を
設定することができる。
レジスタ１１の設定値とカウンタ値の一致による周期発
生を表わした図である。比較器１０の周期設定レジスタ
値とカウンタ値が一致するとカウンタがリセットされる
ので周期設定に応じたパルス周期を得ることができ、そ
のパルス周期データに励磁パターンを組み合わせること
によりステッピングモータの駆動波形を生成することが
できる。また、比較器１０における周期設定レジスタ１
１の設定値とカウンタ値の一致によりデータ転送システ
ムを起動し、次のパルス励磁パターン及びパルス周期を
設定することができる。
【０００８】
【発明の効果】以上説明したように、本発明に係る請求
項１及び２記載の発明では、周期設定レジスタに記憶さ
れた設定値とカウンタ値とを比較回路にて比較し、設定
値とカウンタ値とが一致した場合にデータ転送システム
への起動許可とすると共に、データ転送のために、デー
タ転送レジスタが励磁パターンを転送する転送元アドレ
スと転送先アドレス及びパルス周期データを転送する転
送元アドレスと転送先アドレスとを備えるので、一つの
励磁パターンテーブルでスルーアップとスルーダウンの
両方を行うことができ、１回の転送命令で複数のデータ
転送を行う事ができるのでＣＰＵへの負荷が軽減でき
る。本発明に係る請求項３記載の発明では、励磁パター
ンとパルス周期データの転送において転送元アドレスと
転送先アドレスを持たせることによりデータ転送回数が
低減できＣＰＵへの負荷が軽減できる。
項１及び２記載の発明では、周期設定レジスタに記憶さ
れた設定値とカウンタ値とを比較回路にて比較し、設定
値とカウンタ値とが一致した場合にデータ転送システム
への起動許可とすると共に、データ転送のために、デー
タ転送レジスタが励磁パターンを転送する転送元アドレ
スと転送先アドレス及びパルス周期データを転送する転
送元アドレスと転送先アドレスとを備えるので、一つの
励磁パターンテーブルでスルーアップとスルーダウンの
両方を行うことができ、１回の転送命令で複数のデータ
転送を行う事ができるのでＣＰＵへの負荷が軽減でき
る。本発明に係る請求項３記載の発明では、励磁パター
ンとパルス周期データの転送において転送元アドレスと
転送先アドレスを持たせることによりデータ転送回数が
低減できＣＰＵへの負荷が軽減できる。
【図１】本発明に係るステッピングモータ制御回路にお
けるステッピングモータを駆動するために必要な励磁パ
ターン及びパルス周期を転送する部分に関するブロック
図である。
けるステッピングモータを駆動するために必要な励磁パ
ターン及びパルス周期を転送する部分に関するブロック
図である。
【図２】ステッピングモータ制御回路における比較器１
０の構成を示す図である。
０の構成を示す図である。
【図３】ベクタアドレスの内容の一例を示す図である。
【図４】データ転送レジスタの一例を示す図である。
【図５】励磁パターンの一例を示す図である。
【図６】パルス周期データの一例を示す図である。
【図７】周期設定レジスタの設定値とカウンタ値の一致
による周期発生を表した図である。
による周期発生を表した図である。
１０ 比較器 ２０ ベクタアドレス ３０ データ転送レジスタ ４０ 励磁パターンテーブル ５０ パルス周期データテーブル ６０ 励磁パターン転送先アドレス ７０ パルス周期データ転送先アドレス ８０ ＲＡＭ
Claims (3)
- 【請求項１】 周期設定レジスタと該周期設定レジスタ
に記憶された設定値とを比較するカウンタとからなる比
較回路と、 励磁パターンを転送する転送元アドレスと転送先アドレ
スと、パルス周期データを転送する転送元アドレスと転
送先アドレスを備えるデータ転送レジスタとを備え、 一つの励磁パターンテーブルでスルーアップとスルーダ
ウンの両方を行うことを特徴としたステッピングモータ
制御回路。 - 【請求項２】 前記比較回路は周期設定レジスタの値と
カウンタの値が一致した際にＣＰＵに対してデータ転送
の割込み命令を発生させる機能を有することを特徴とす
る請求項１記載のステッピングモータ制御回路。 - 【請求項３】 周期設定レジスタと該周期設定レジスタ
に記憶された設定値とを比較するカウンタとからなる比
較回路と、 励磁パターンを転送するため、励磁パターンが記憶され
たＲＯＭ上の転送元アドレスと該励磁パターンを書き込
むためのＲＡＭ上の転送先アドレスと、パルス周期デー
タが記憶されたＲＯＭ上の転送元アドレスと該パルス周
期データを書き込むためのＲＡＭ上の転送先アドレスと
を備えるデータ転送レジスタと、 励磁パターンデータが配置されるＲＯＭ上の励磁パター
ンテーブルとパルス周期データが配置されるＲＯＭ上の
パルス周期テーブルと、 前記データ転送レジスタには、励磁パターンデータとし
て前記転送元アドレス及び転送先アドレスに加えて転送
回数指定データと、パルス周期データとして前記転送元
アドレス及び転送先アドレスに加えて転送加速ステップ
数とを含み、 １回の転送命令により複数のデータを転送する機能を有
したことを特徴としたステッピングモータ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001079378A JP2002281786A (ja) | 2001-03-19 | 2001-03-19 | ステッピングモータ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001079378A JP2002281786A (ja) | 2001-03-19 | 2001-03-19 | ステッピングモータ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002281786A true JP2002281786A (ja) | 2002-09-27 |
Family
ID=18935840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001079378A Pending JP2002281786A (ja) | 2001-03-19 | 2001-03-19 | ステッピングモータ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002281786A (ja) |
-
2001
- 2001-03-19 JP JP2001079378A patent/JP2002281786A/ja active Pending
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