JPS63141451A - 記録装置 - Google Patents
記録装置Info
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- JPS63141451A JPS63141451A JP61289531A JP28953186A JPS63141451A JP S63141451 A JPS63141451 A JP S63141451A JP 61289531 A JP61289531 A JP 61289531A JP 28953186 A JP28953186 A JP 28953186A JP S63141451 A JPS63141451 A JP S63141451A
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- 238000000034 method Methods 0.000 description 12
- 230000008569 process Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 101000962649 Vespa xanthoptera Mastoparan-X Proteins 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
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- 230000009467 reduction Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は記録装置に関し、詳細にはファクシミリ装置や
プリンタ等に適用されるサーマルヘッド等を利用した記
録装置のサーマルヘッド等の駆動方式の改良を図った記
録装置に関する。
プリンタ等に適用されるサーマルヘッド等を利用した記
録装置のサーマルヘッド等の駆動方式の改良を図った記
録装置に関する。
(従来の技術)
ファクシミリ装置やプリンタ等では、小型化が容易で即
時性や筒便さ等に優れていることから、感熱記録装置が
比較的多く採用されている。
時性や筒便さ等に優れていることから、感熱記録装置が
比較的多く採用されている。
このような従来の記録装置としては、例えば第6図に示
すような感熱記録方式のものが知られている。同図にお
いて、画像情報としてのデータ(Data)は図外のメ
モリから直列データとしてシフトレジスタ1に転送され
、ここで並列データに変換される。この並列データはラ
ンチ回路2によりラッチされ、ドライバ回路3に出力さ
れる。ドライバ回路3は印字ブロック数に対応する数の
ブロックに分割されており、ドライバ回路3には、各ブ
ロック毎に異なるイネーブル信号EN1〜EN3 (図
中では3つのみを示す)が入力されている。
すような感熱記録方式のものが知られている。同図にお
いて、画像情報としてのデータ(Data)は図外のメ
モリから直列データとしてシフトレジスタ1に転送され
、ここで並列データに変換される。この並列データはラ
ンチ回路2によりラッチされ、ドライバ回路3に出力さ
れる。ドライバ回路3は印字ブロック数に対応する数の
ブロックに分割されており、ドライバ回路3には、各ブ
ロック毎に異なるイネーブル信号EN1〜EN3 (図
中では3つのみを示す)が入力されている。
ドライバ回路3は対応するイネーブル信号が入力される
と、ラッチ回路2から入力される並列データに基づいて
発熱抵抗体4を駆動して印字する。
と、ラッチ回路2から入力される並列データに基づいて
発熱抵抗体4を駆動して印字する。
このように、直列データが並列データに変換された後ラ
ッチされ、複数のイネーブル信号により複数のブロック
に分割されて順次、記録が行われる。
ッチされ、複数のイネーブル信号により複数のブロック
に分割されて順次、記録が行われる。
(発明が解決しようとする問題点)
しかしながら、このような従来の記録装置にあっては、
分割したブロックの数だけイネーブル信号が必要となる
ため、画像情報の記録に要する制御信号の数が多くなっ
て装置が複雑になるという問題点があった。したがって
、小型化、コストダウンを図るうえで改善が望まれる。
分割したブロックの数だけイネーブル信号が必要となる
ため、画像情報の記録に要する制御信号の数が多くなっ
て装置が複雑になるという問題点があった。したがって
、小型化、コストダウンを図るうえで改善が望まれる。
(発明の目的)
そこで本発明は、直列データを印字ブロック毎に分割し
てシフトレジスタに入力する分割入力手段を設け、印字
ブロックには当該ブロックに対応するデータを入力し、
それ以外のブロックには自データを入力することにより
、制御信号の数を減らして装置の構成を簡単なものとし
、装置の小型化、低コスト化を図ることを目的としてい
る。
てシフトレジスタに入力する分割入力手段を設け、印字
ブロックには当該ブロックに対応するデータを入力し、
それ以外のブロックには自データを入力することにより
、制御信号の数を減らして装置の構成を簡単なものとし
、装置の小型化、低コスト化を図ることを目的としてい
る。
(発明の構成)
本発明は、上記目的を達成するため、直列データを並列
データに変換するシフトレジスタを有し、シフトレジス
タからの並列データをラッチして発熱素子を駆動し、複
数のブロック毎に分割印字する記録装置において、前記
直列データを前記印字ブロック毎に分割して前記シフト
レジスタへ入力する分割入力手段を設け、印字ブロック
には当該ブロックに対応するデータを入力し、それ以外
のブロックには白データを入力することを特徴とするも
のである。
データに変換するシフトレジスタを有し、シフトレジス
タからの並列データをラッチして発熱素子を駆動し、複
数のブロック毎に分割印字する記録装置において、前記
直列データを前記印字ブロック毎に分割して前記シフト
レジスタへ入力する分割入力手段を設け、印字ブロック
には当該ブロックに対応するデータを入力し、それ以外
のブロックには白データを入力することを特徴とするも
のである。
以下、本発明の実施例に基づいて具体的に説明する。
第1〜3図は本発明の第1実施例を示す図であり、本発
明をサーマルヘッドを用いた感熱記録装置に適用したも
のである。
明をサーマルヘッドを用いた感熱記録装置に適用したも
のである。
第1図において、11はシフトレジスタであり、シフト
レジスタ11にはメモリ12から直列データ(Data
)が転送される。この直列データは第3図に示すように
画像データと白データを組合わせたものとしてシフトレ
ジスタ11に転送される。すなわち、メモリ12には少
なくとも1ライン分のデータが蓄積されており、メモ1
月2に蓄積されたデータはDMAコントローラ(DMA
C)13からの信号に基づいて所定数のデータ毎に、ア
ドレス指定されて読み出される。このアドレス指定は印
字ブロック毎に行われ、今回印字に当たるブロック以外
の直列データ位置には白データが当てはめられる。すな
わち、コントローラ13は印字ブロックには1ラインの
画像データ(生の直列データ)のうち当該ブロックに対
応する画像データを転送用データとし、それ以外のブロ
ックには白データとなるようにデータ処理しく以下、処
理後のデータを直列分割データ;分割Da taという
)、シフトレジスタ11に転送する。DMAコントロー
ラ13は上記処理をCPU14からの命令(第2図のプ
ログラム参照)に基づいて行っており、DMAコントロ
ーラ13およびCPU14は分割入力手段としての機能
を有する。シフトレジスタ11はシフトクロック(CK
)に従って直列分割データを並列データに変換し、ラン
チ回路15に出力する。ランチ回路15はラッチパルス
(Latch)に基づいてシフトレジスタ11からの並
列データをランチし、所定数のナントゲートからなるド
ライバ回路16に出力する。ドライバ回路16には1つ
のイネーブル信号(EN)が入力されており、ドライバ
回路16はイネーブル信号に同期してラッチ回路15か
らの並列データに基づいて熱パルスを発熱抵抗体17に
出力する。発熱抵抗体17はドライバ回路16からの熱
パルスにより発熱して印字を行う。
レジスタ11にはメモリ12から直列データ(Data
)が転送される。この直列データは第3図に示すように
画像データと白データを組合わせたものとしてシフトレ
ジスタ11に転送される。すなわち、メモリ12には少
なくとも1ライン分のデータが蓄積されており、メモ1
月2に蓄積されたデータはDMAコントローラ(DMA
C)13からの信号に基づいて所定数のデータ毎に、ア
ドレス指定されて読み出される。このアドレス指定は印
字ブロック毎に行われ、今回印字に当たるブロック以外
の直列データ位置には白データが当てはめられる。すな
わち、コントローラ13は印字ブロックには1ラインの
画像データ(生の直列データ)のうち当該ブロックに対
応する画像データを転送用データとし、それ以外のブロ
ックには白データとなるようにデータ処理しく以下、処
理後のデータを直列分割データ;分割Da taという
)、シフトレジスタ11に転送する。DMAコントロー
ラ13は上記処理をCPU14からの命令(第2図のプ
ログラム参照)に基づいて行っており、DMAコントロ
ーラ13およびCPU14は分割入力手段としての機能
を有する。シフトレジスタ11はシフトクロック(CK
)に従って直列分割データを並列データに変換し、ラン
チ回路15に出力する。ランチ回路15はラッチパルス
(Latch)に基づいてシフトレジスタ11からの並
列データをランチし、所定数のナントゲートからなるド
ライバ回路16に出力する。ドライバ回路16には1つ
のイネーブル信号(EN)が入力されており、ドライバ
回路16はイネーブル信号に同期してラッチ回路15か
らの並列データに基づいて熱パルスを発熱抵抗体17に
出力する。発熱抵抗体17はドライバ回路16からの熱
パルスにより発熱して印字を行う。
次に、作用を説明する。
第2図は1ラインの画像データを直列分割データに変換
するプログラムを示すフローチャートであり、本プログ
ラムは1ライン2048bitを4分割してDMA (
Direct Memory Access)で転送す
る方式である。DMAは1バイト8 bitで転送する
。
するプログラムを示すフローチャートであり、本プログ
ラムは1ライン2048bitを4分割してDMA (
Direct Memory Access)で転送す
る方式である。DMAは1バイト8 bitで転送する
。
まず、ステップP1でNカウンタをリセットし、ステッ
プP2でPカウンタをリセットする。ここに、Nカウン
タは1ラインの印字ブロック数に対応するもので、本実
施例の場合、1ラインを4つのブロックに分けているか
ら、N=0〜3の間で変化し、Nの値は印字ブロックを
表す。また、Pカウンタはデータを構成するバイトをカ
ウントするものである。したがって、最初はN=0、P
=0となる。次いで、ステップP3でN=Oであるか否
かを判別する。最初はN=OであるからステップP、に
ジャンプし、P7でPバイト目のデータを転送し、ステ
ップP8でPカウンタをインクリメントする。ステップ
P、ではPカウンタの値P=64x (N+1) 但し、最初はN=0より P=64 になったか否かを判別する。P≠64のときはステップ
P7〜P9を繰り返し、P−64になるとステップPI
Gに進む。これにより、第1ブロツクのデータ(64バ
イト)が転送される。ステップP、。ではP=256に
なったか否か、すなわち1ラインのバイト数になったか
否かを判別する。最初はP=64でステップP、からス
テップP、。に進んでおり、No命令に従ってステップ
P、で白データを転送し、ステップp+zでPカウンタ
をインクリメントして再びステップP1゜に戻る。そし
て、P=256になると、ステップPI3に抜けてラッ
チパルスを発生させる。したがって、第1ブロツクには
画像データが転送され、その他のブロックには白データ
が転送されて第3図の上段に示すような分割データがつ
くられる。以上は第1ブロツクのみに情報データを転送
する処理であるが、第2ブロツク以降についても同様に
行われ、N≠3のときはステップP14からステップP
I5に進み、Nカウンタがインクリメントされた後、再
びステップPgに戻る。そして、N=3になると本プロ
グラムを終了する。このようにして情報が連続している
直列データは第3図に示すように、印字ブロックのみが
画像データとなり、その他ブロックはすべて白データと
なる分割データに変換される。
プP2でPカウンタをリセットする。ここに、Nカウン
タは1ラインの印字ブロック数に対応するもので、本実
施例の場合、1ラインを4つのブロックに分けているか
ら、N=0〜3の間で変化し、Nの値は印字ブロックを
表す。また、Pカウンタはデータを構成するバイトをカ
ウントするものである。したがって、最初はN=0、P
=0となる。次いで、ステップP3でN=Oであるか否
かを判別する。最初はN=OであるからステップP、に
ジャンプし、P7でPバイト目のデータを転送し、ステ
ップP8でPカウンタをインクリメントする。ステップ
P、ではPカウンタの値P=64x (N+1) 但し、最初はN=0より P=64 になったか否かを判別する。P≠64のときはステップ
P7〜P9を繰り返し、P−64になるとステップPI
Gに進む。これにより、第1ブロツクのデータ(64バ
イト)が転送される。ステップP、。ではP=256に
なったか否か、すなわち1ラインのバイト数になったか
否かを判別する。最初はP=64でステップP、からス
テップP、。に進んでおり、No命令に従ってステップ
P、で白データを転送し、ステップp+zでPカウンタ
をインクリメントして再びステップP1゜に戻る。そし
て、P=256になると、ステップPI3に抜けてラッ
チパルスを発生させる。したがって、第1ブロツクには
画像データが転送され、その他のブロックには白データ
が転送されて第3図の上段に示すような分割データがつ
くられる。以上は第1ブロツクのみに情報データを転送
する処理であるが、第2ブロツク以降についても同様に
行われ、N≠3のときはステップP14からステップP
I5に進み、Nカウンタがインクリメントされた後、再
びステップPgに戻る。そして、N=3になると本プロ
グラムを終了する。このようにして情報が連続している
直列データは第3図に示すように、印字ブロックのみが
画像データとなり、その他ブロックはすべて白データと
なる分割データに変換される。
この分割データはシフトレジスター1に入力されるが、
このとき、例えば第1ブロツクを印字する場合は1ライ
ンのデータとして第1ブロツクに相当するデータのみが
画像データとなっており、他のブロックについては白デ
ータに変換されている。
このとき、例えば第1ブロツクを印字する場合は1ライ
ンのデータとして第1ブロツクに相当するデータのみが
画像データとなっており、他のブロックについては白デ
ータに変換されている。
その後、分割データはシフトレジスター1によって並列
データに変換され、ラッチ回路15によりラッチパルス
(第3図参照)に基づいて1ライン分毎にラソ萌されて
、イネーブル信号EN(第3図参照)が印加される。こ
のとき、1ライン分全てのドライバ回路16にイネーブ
ル信号が入力されるが、第1ブロツク以外は白データと
なっているため、実際には第1ブロツクしか印字されな
い。以後、同様にして第3図に示すように画像データが
第2ブロツク、第3ブロツク、第4ブロツクと、以降、
順次シフトして印字が行われる。したがって、メモリ1
2からDMAにより4回データ転送が行われた時点で1
ライン分の画像データが全て転送され、各データ転送毎
に1本のイネーブル線からのイネーブル信号により発熱
抵抗体17を駆動して1ラインの印字を行うことができ
る。その結果、本方式によると、1つのイネーブル信号
のみで印字を行うことができ、従来に比して制御信号の
数を少なくすることができる。したがって、装置の小型
化やコストダウンを図ることができる。また、この第1
実施例にあっては既設のハードを改造することなく、ソ
フトの対応のみで実現できるという大きなメリットがあ
る。
データに変換され、ラッチ回路15によりラッチパルス
(第3図参照)に基づいて1ライン分毎にラソ萌されて
、イネーブル信号EN(第3図参照)が印加される。こ
のとき、1ライン分全てのドライバ回路16にイネーブ
ル信号が入力されるが、第1ブロツク以外は白データと
なっているため、実際には第1ブロツクしか印字されな
い。以後、同様にして第3図に示すように画像データが
第2ブロツク、第3ブロツク、第4ブロツクと、以降、
順次シフトして印字が行われる。したがって、メモリ1
2からDMAにより4回データ転送が行われた時点で1
ライン分の画像データが全て転送され、各データ転送毎
に1本のイネーブル線からのイネーブル信号により発熱
抵抗体17を駆動して1ラインの印字を行うことができ
る。その結果、本方式によると、1つのイネーブル信号
のみで印字を行うことができ、従来に比して制御信号の
数を少なくすることができる。したがって、装置の小型
化やコストダウンを図ることができる。また、この第1
実施例にあっては既設のハードを改造することなく、ソ
フトの対応のみで実現できるという大きなメリットがあ
る。
上記第1実施例ではソフト処理のみで可能であるという
利点があるものの、1ブロツクの印字を行う毎に1ライ
ン分のデータの転送を行う必要があるいとう側面がある
。このため、1ラインのデ−タ数が多いと、その転送に
比較的大きい負荷がかかる。また、データ変換という処
理も必要となっている。そこで、これらの点を改良した
ものを第2実施例として第4.5図に示す。第2実施例
ではシフトレジスタ11を印字ブロック毎に分割すると
ともに、各ブロックのデータを選択して並列に入力する
回路が設けられている。
利点があるものの、1ブロツクの印字を行う毎に1ライ
ン分のデータの転送を行う必要があるいとう側面がある
。このため、1ラインのデ−タ数が多いと、その転送に
比較的大きい負荷がかかる。また、データ変換という処
理も必要となっている。そこで、これらの点を改良した
ものを第2実施例として第4.5図に示す。第2実施例
ではシフトレジスタ11を印字ブロック毎に分割すると
ともに、各ブロックのデータを選択して並列に入力する
回路が設けられている。
すなわち、第4図において、シフトレジスタ11は印字
ブロック毎に分割されて第1シフトレジスタ〜第4シフ
トレジスタ(図中では第ルジスタ11a1第2レジスタ
11b1第3レジスタ11Cの3つのレジスタのみを示
す)となっている。これらの第1〜第3シフトレジスタ
Ila〜11Cおよび第4レジスタには選択入力回路(
分割入力手段〉21を介して直列データ(Data)が
入力される。選択入力回路21はマルチプレクサ(MP
X)22、Dフリップフロップ23.24、インバータ
25、ナントゲート26および論理素子であるノアゲー
ト27〜30により構成される。ラッチパルスはインバ
ータ25およびDフリップフロップ23に入力され、イ
ネーブ生信号はナントゲート26に入力される。これら
のインバータ25、ナントゲート26およびDフリップ
23.24は駆動回路としての機能を有する。そして、
Dフリップフロップ23.24は2ビツト・カウンタ(
4進カウンタ)を構成し、ラッチパルスにより印字ブロ
ックを選択するための信号をマルチプレクサ22に出力
し、ノアゲート27〜30はマルチプレクサ22の出力
に基づき直列データ(Data)を印字ブロック毎に分
割してデータD、〜D4としてそれぞれ第1〜第3シフ
トレジスタLla〜IICおよび第4シフトレジスタに
出力する。
ブロック毎に分割されて第1シフトレジスタ〜第4シフ
トレジスタ(図中では第ルジスタ11a1第2レジスタ
11b1第3レジスタ11Cの3つのレジスタのみを示
す)となっている。これらの第1〜第3シフトレジスタ
Ila〜11Cおよび第4レジスタには選択入力回路(
分割入力手段〉21を介して直列データ(Data)が
入力される。選択入力回路21はマルチプレクサ(MP
X)22、Dフリップフロップ23.24、インバータ
25、ナントゲート26および論理素子であるノアゲー
ト27〜30により構成される。ラッチパルスはインバ
ータ25およびDフリップフロップ23に入力され、イ
ネーブ生信号はナントゲート26に入力される。これら
のインバータ25、ナントゲート26およびDフリップ
23.24は駆動回路としての機能を有する。そして、
Dフリップフロップ23.24は2ビツト・カウンタ(
4進カウンタ)を構成し、ラッチパルスにより印字ブロ
ックを選択するための信号をマルチプレクサ22に出力
し、ノアゲート27〜30はマルチプレクサ22の出力
に基づき直列データ(Data)を印字ブロック毎に分
割してデータD、〜D4としてそれぞれ第1〜第3シフ
トレジスタLla〜IICおよび第4シフトレジスタに
出力する。
以上の構成において、第5図に信号のタイミングチャー
トを示すように直列データが選択入力回路21に入力さ
れると、第1ブロツクの選択はう・ノチバルスとイネー
ブル信号(両者の論理積)に基づいて選択され、その後
データをランチするう・ソチパルスにより画像データを
入力するブロックの選択が順次行われている。したがっ
て、直列データ(Data)は印字ブロック毎の信号D
1〜D4に変換される。これにより、例えば第1ブロツ
クを印字するときには信号DIが第1シフトレジスタ1
1aに入力され、他のブロックにはノアゲート28、ノ
アゲート30の出力がローレベルであるため、自データ
が入力される。そして、これらのデータをランチ回路1
5にラッチし、ドライバ回路16にイネーブル信号が入
力されると、第1シフトレジスタ11aに対応する発熱
抵抗体17のみが画像データにより発熱して、第1ブロ
ツクが印字される。このとき、第1ブロツク以外の他の
ブロックは白データであるから印字されない。ラッチパ
ルスにより次は第2ブロツクにデータが入力されるよう
になり、第2ブロツクの印字が上記同様にして行われる
。以下、このような処理が順次繰り返されて1ラインの
印字が行われる。したがって、第2実施例でも第1実施
例と同様に装置の小型化、コストダウンを図ることがで
きる他、冒頭で述べた独自の利点が得られる。
トを示すように直列データが選択入力回路21に入力さ
れると、第1ブロツクの選択はう・ノチバルスとイネー
ブル信号(両者の論理積)に基づいて選択され、その後
データをランチするう・ソチパルスにより画像データを
入力するブロックの選択が順次行われている。したがっ
て、直列データ(Data)は印字ブロック毎の信号D
1〜D4に変換される。これにより、例えば第1ブロツ
クを印字するときには信号DIが第1シフトレジスタ1
1aに入力され、他のブロックにはノアゲート28、ノ
アゲート30の出力がローレベルであるため、自データ
が入力される。そして、これらのデータをランチ回路1
5にラッチし、ドライバ回路16にイネーブル信号が入
力されると、第1シフトレジスタ11aに対応する発熱
抵抗体17のみが画像データにより発熱して、第1ブロ
ツクが印字される。このとき、第1ブロツク以外の他の
ブロックは白データであるから印字されない。ラッチパ
ルスにより次は第2ブロツクにデータが入力されるよう
になり、第2ブロツクの印字が上記同様にして行われる
。以下、このような処理が順次繰り返されて1ラインの
印字が行われる。したがって、第2実施例でも第1実施
例と同様に装置の小型化、コストダウンを図ることがで
きる他、冒頭で述べた独自の利点が得られる。
なお、本発明ではライン間隔がイネーブル期間となるた
め、イネーブル信号は基本的には不要となるが、上記各
実施例では温度制御等を簡単に行うためこれを用いてい
る。但し、ランチ間隔を制御して温度制御を行うことも
可能である。この場合、印字間隔があるときには余白の
データを入力しておく必要がある。
め、イネーブル信号は基本的には不要となるが、上記各
実施例では温度制御等を簡単に行うためこれを用いてい
る。但し、ランチ間隔を制御して温度制御を行うことも
可能である。この場合、印字間隔があるときには余白の
データを入力しておく必要がある。
なお、上記各実施例は本発明を感熱記録方式の記録装置
に適用した例であるが、本発明はこれに限らず、シフト
レジスタを用いるものであれば他の方式のものにも適用
することができる。
に適用した例であるが、本発明はこれに限らず、シフト
レジスタを用いるものであれば他の方式のものにも適用
することができる。
(効果)
本発明によれば、印字ブロックには当該ブロックに対応
するデータを入力し、それ以外のブロックには白データ
を入力しているので、制御信号の数を減らして装置の構
成を簡単なものとすることができ、装置の小型化、低コ
スト化を図ることができる。
するデータを入力し、それ以外のブロックには白データ
を入力しているので、制御信号の数を減らして装置の構
成を簡単なものとすることができ、装置の小型化、低コ
スト化を図ることができる。
第1〜3図は本発明の記録装置の第1実施例を示す図で
あり、第1図はその回路図、第2図はそのデータ変換の
プログラムを示すフローチャート、第3図はその作用を
説明するためのタイミングチヤード、第4.5図は本発
明の記録装置の第2実施例を示す図であり、第4図はそ
の回路図、第5図はその作用を説明するためのタイミン
グチャートである。 第6図は従来の記録装置の回路図である。 11・・・・・・シフトレジスタ、 12・・・・・・メモリ、 13・・・・・・DMAコントローラ、14・・・・・
・CPU 21・・・・・・選択入力回路(分割入力手段)、22
・・・・・・マルチプレクサ、 27〜30・・・・・・ノアゲート(論理素子)。
あり、第1図はその回路図、第2図はそのデータ変換の
プログラムを示すフローチャート、第3図はその作用を
説明するためのタイミングチヤード、第4.5図は本発
明の記録装置の第2実施例を示す図であり、第4図はそ
の回路図、第5図はその作用を説明するためのタイミン
グチャートである。 第6図は従来の記録装置の回路図である。 11・・・・・・シフトレジスタ、 12・・・・・・メモリ、 13・・・・・・DMAコントローラ、14・・・・・
・CPU 21・・・・・・選択入力回路(分割入力手段)、22
・・・・・・マルチプレクサ、 27〜30・・・・・・ノアゲート(論理素子)。
Claims (3)
- (1)直列データを並列データに変換するシフトレジス
タを有し、シフトレジスタからの並列データをラッチし
て発熱素子を駆動し、複数のブロック毎に分割印字する
記録装置において、前記直列データを前記印字ブロック
毎に分割して前記シフトレジスタへ入力する分割入力手
段を設け、印字ブロックには当該ブロックに対応するデ
ータを入力し、それ以外のブロックには白データを入力
することを特徴とする記録装置。 - (2)前記シフトレジスタを複数のブロックに分割し、
印字ブロックには当該ブロックに対応する直列データを
入力し、他のブロックには白データを入力することを特
徴とする特許請求の範囲第1項記載の記録装置。 - (3)前記分割入力手段が、前記印字ブロック数に対応
する数の論理積回路を構成するとともに前記直列データ
の入力される論理素子と、前記ラッチパルスに基づいて
該論理積回路を印字ブロック毎に順次駆動して印字ブロ
ックに相当する論理回路には当該ブロックに対応する直
列データを出力させ、他のブロックに相当する論理回路
には白データを出力させる駆動回路と、を有したことを
特徴とする特許請求の範囲第2項記載の記録装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61289531A JPS63141451A (ja) | 1986-12-03 | 1986-12-03 | 記録装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61289531A JPS63141451A (ja) | 1986-12-03 | 1986-12-03 | 記録装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63141451A true JPS63141451A (ja) | 1988-06-13 |
Family
ID=17744456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61289531A Pending JPS63141451A (ja) | 1986-12-03 | 1986-12-03 | 記録装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63141451A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01153946U (ja) * | 1988-04-01 | 1989-10-24 | ||
JPH03124462A (ja) * | 1989-10-11 | 1991-05-28 | Sharp Corp | サーマルヘッドの記録制御方法 |
JPH08108561A (ja) * | 1994-10-07 | 1996-04-30 | Nec Corp | 熱転写プリンタヘッドの制御装置 |
-
1986
- 1986-12-03 JP JP61289531A patent/JPS63141451A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01153946U (ja) * | 1988-04-01 | 1989-10-24 | ||
JP2501108Y2 (ja) * | 1988-04-01 | 1996-06-12 | ブラザー工業株式会社 | 感熱記録装置 |
JPH03124462A (ja) * | 1989-10-11 | 1991-05-28 | Sharp Corp | サーマルヘッドの記録制御方法 |
JPH08108561A (ja) * | 1994-10-07 | 1996-04-30 | Nec Corp | 熱転写プリンタヘッドの制御装置 |
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