JPH0439019Y2 - - Google Patents
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- JPH0439019Y2 JPH0439019Y2 JP1985087554U JP8755485U JPH0439019Y2 JP H0439019 Y2 JPH0439019 Y2 JP H0439019Y2 JP 1985087554 U JP1985087554 U JP 1985087554U JP 8755485 U JP8755485 U JP 8755485U JP H0439019 Y2 JPH0439019 Y2 JP H0439019Y2
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- 230000015654 memory Effects 0.000 claims description 18
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
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- Accessory Devices And Overall Control Thereof (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、印字ヘツドをスペース動作させて印
字を行うシリアルプリンタにに関する。
字を行うシリアルプリンタにに関する。
シリアルプリンタにおいては、高速化及び高機
能化に伴い、制御処理を行う回路を構成上分割す
る必要がある。
能化に伴い、制御処理を行う回路を構成上分割す
る必要がある。
その理由としては、制御処理の中心となる
μCPUの処理能力の限界または処理の簡略化等が
挙げられる。
μCPUの処理能力の限界または処理の簡略化等が
挙げられる。
第2図はこのように回路を分割した従来のシリ
アルプリンタを示す回路ブロツク図である。
アルプリンタを示す回路ブロツク図である。
第2図において、インタフエース制御部1は、
外部からのデータをコードで受信し、イメージデ
ータに展開して印字バツフアメモリーに格納する
と共に、1行分のデータの受信を終了すると、格
納してあるデータを信号線2を介して機構制御部
3に転送する。
外部からのデータをコードで受信し、イメージデ
ータに展開して印字バツフアメモリーに格納する
と共に、1行分のデータの受信を終了すると、格
納してあるデータを信号線2を介して機構制御部
3に転送する。
また、インタフエース制御部1は前記転送中も
次行のデータを受信し続け、信号線4を介して機
構制御部3からの次行の転送要求があれば、1行
分のデータ受信が完了した時点で前記と同じ手順
で次行のデータを転送する。
次行のデータを受信し続け、信号線4を介して機
構制御部3からの次行の転送要求があれば、1行
分のデータ受信が完了した時点で前記と同じ手順
で次行のデータを転送する。
前記機構制御部3は、印字バツフアメモリーを
2行分持つており、前記インタフエース制御部1
から転送されてくるイメージデータを1行目に相
当する印字バツフアメモリーに格納した後、駆動
回路5を介してスペースモータ6を起動し、印字
動作に入る。
2行分持つており、前記インタフエース制御部1
から転送されてくるイメージデータを1行目に相
当する印字バツフアメモリーに格納した後、駆動
回路5を介してスペースモータ6を起動し、印字
動作に入る。
すなわち、スペースモータ6を駆動すると、そ
の回転に応じてエンコーダ7からフイードバツク
パルス信号8が発生し、これにより機構制御部3
に対して割込みがかかる。
の回転に応じてエンコーダ7からフイードバツク
パルス信号8が発生し、これにより機構制御部3
に対して割込みがかかる。
これと同期して印字データが駆動回路9に送ら
れ、この印字データに基づいて印字ヘツド10が
印字動作する。
れ、この印字データに基づいて印字ヘツド10が
印字動作する。
尚、機構制御部3は1行目の印字中に2行目の
印字バツフアメモリーに次行を格納することがで
きるため、通常はインタフエース制御部1からの
転送受信と印字データのヘツド駆動とスペースモ
ータ6の制御を同時に処理する。
印字バツフアメモリーに次行を格納することがで
きるため、通常はインタフエース制御部1からの
転送受信と印字データのヘツド駆動とスペースモ
ータ6の制御を同時に処理する。
また、前記インタフエース制御部1は駆動回路
11を介してLFモータ12をも制御する。
11を介してLFモータ12をも制御する。
しかしながら、上述した従来例のシリアルプリ
ンタでは、インタフエース制御部側から機構制御
部側に行毎に全印字データを転送するため、この
転送時間の分だけ高速化が妨げられてしまうとい
う問題があり、またインタフエース制御部側と機
構制御部側の両方に、全印字データを格納できる
だけのランダムアクセスメモリー(以下、RAM
と記す。)を持つ必要があるので、高価になると
いう問題もある。
ンタでは、インタフエース制御部側から機構制御
部側に行毎に全印字データを転送するため、この
転送時間の分だけ高速化が妨げられてしまうとい
う問題があり、またインタフエース制御部側と機
構制御部側の両方に、全印字データを格納できる
だけのランダムアクセスメモリー(以下、RAM
と記す。)を持つ必要があるので、高価になると
いう問題もある。
本考案は、このような問題を解決するためにな
されたもので、制御部間の印字データを転送を無
くして高速化を図ることが可能で、かつバツフア
メモリーを削減できると共に、データ処理の効率
の高いスループツトの優れたシリアルプリンタを
実現することを目的とするものである。
されたもので、制御部間の印字データを転送を無
くして高速化を図ることが可能で、かつバツフア
メモリーを削減できると共に、データ処理の効率
の高いスループツトの優れたシリアルプリンタを
実現することを目的とするものである。
この目的を達成するため、本考案は、ドツトに
よる印字を行う印字ヘツドを印字動作させるヘツ
ド駆動回路と、前記印字ヘツドをスペース動作さ
せるスペースモータと、このスペースモータを駆
動するモータ駆動回路と、前記スペースモータの
回転速度、及び回転量に応じてパルス信号を発生
するエンコーダと、バツフアメモリーを有し、外
部からの印字データを受信して前記バツフアメモ
リーに蓄え、1行分の印字データを蓄える毎にス
ペーシング情報をスペース制御部に出力すると共
に、スペース制御部からの割込み信号の受信によ
り前記1行分の印字データを第1のゲート回路に
出力する主制御部と、この主制御部及びスペース
制御部に接続され、スペース制御部から印字ヘツ
ドドライブ時間信号が送られてくる間だけ主制御
部から送られてくる印字データをヘツド駆動回路
に送る第1のゲート回路と、前記主制御部のシリ
アルポートに第1、第2の信号線を介して接続さ
れ、かつ前記エンコーダに接続された第2のゲー
ト回路を有し、前記主制御部から第1の信号線を
介して送られてくるスペーシング情報によりモー
タ駆動回路を介して前記スペースモータを駆動
し、このときのエンコーダからの出力信号から印
字ヘツドの位置を判断して、印字ヘツドが印字を
行う位置にある時は第2のゲート回路に第2の信
号線を介して前記主制御部に印字タイミング信号
としての割込信号を送らせる共に、前記印字ヘツ
ドドライブ時間信号を第1のゲート回路に出力
し、印字ヘツドが印字を行わない位置にある時は
前記主制御部の印字データ受信を妨げないように
前記第2のゲート回路から主制御部への割込信号
を禁止するスペース制御部とを備えたことを特徴
とする。
よる印字を行う印字ヘツドを印字動作させるヘツ
ド駆動回路と、前記印字ヘツドをスペース動作さ
せるスペースモータと、このスペースモータを駆
動するモータ駆動回路と、前記スペースモータの
回転速度、及び回転量に応じてパルス信号を発生
するエンコーダと、バツフアメモリーを有し、外
部からの印字データを受信して前記バツフアメモ
リーに蓄え、1行分の印字データを蓄える毎にス
ペーシング情報をスペース制御部に出力すると共
に、スペース制御部からの割込み信号の受信によ
り前記1行分の印字データを第1のゲート回路に
出力する主制御部と、この主制御部及びスペース
制御部に接続され、スペース制御部から印字ヘツ
ドドライブ時間信号が送られてくる間だけ主制御
部から送られてくる印字データをヘツド駆動回路
に送る第1のゲート回路と、前記主制御部のシリ
アルポートに第1、第2の信号線を介して接続さ
れ、かつ前記エンコーダに接続された第2のゲー
ト回路を有し、前記主制御部から第1の信号線を
介して送られてくるスペーシング情報によりモー
タ駆動回路を介して前記スペースモータを駆動
し、このときのエンコーダからの出力信号から印
字ヘツドの位置を判断して、印字ヘツドが印字を
行う位置にある時は第2のゲート回路に第2の信
号線を介して前記主制御部に印字タイミング信号
としての割込信号を送らせる共に、前記印字ヘツ
ドドライブ時間信号を第1のゲート回路に出力
し、印字ヘツドが印字を行わない位置にある時は
前記主制御部の印字データ受信を妨げないように
前記第2のゲート回路から主制御部への割込信号
を禁止するスペース制御部とを備えたことを特徴
とする。
このような構成を有する本考案は、外部からの
印字データを主制御部が受信すると、主制御部は
この受信した印字データをバツフアメモリーに蓄
え、1行分の印字データを蓄える毎にスペーシン
グ情報を第1の信号線を介してスペース制御部に
出力する。
印字データを主制御部が受信すると、主制御部は
この受信した印字データをバツフアメモリーに蓄
え、1行分の印字データを蓄える毎にスペーシン
グ情報を第1の信号線を介してスペース制御部に
出力する。
スペース制御部は主制御部からのスペーシング
情報によりモータ駆動回路を介してスペースモー
タを駆動し、印字ヘツドをスペース動作させる。
情報によりモータ駆動回路を介してスペースモー
タを駆動し、印字ヘツドをスペース動作させる。
そして、このスペース動作において、印字ヘツ
ドが印字を行う位置に達したかどうかをエンコー
ダからの出力信号に基づいて判断し、達した場合
は第2のゲート回路に第2の信号線を介して前記
主制御部に印字タイミング信号としての割込信号
を送らせると共に、前記印字ヘツドドライブ時間
信号を第1のゲート回路に出力する。
ドが印字を行う位置に達したかどうかをエンコー
ダからの出力信号に基づいて判断し、達した場合
は第2のゲート回路に第2の信号線を介して前記
主制御部に印字タイミング信号としての割込信号
を送らせると共に、前記印字ヘツドドライブ時間
信号を第1のゲート回路に出力する。
ここで主制御部は、前記割込信号を受信すると
バツフアメモリーに蓄えた1行分の印字データを
第1のゲート回路に出力し、第1のゲート回路は
この印字データをスペース制御部からの印字ヘツ
ドドライブ時間信号が送られてくる間だけヘツド
駆動回路に送り、これにより印字ヘツドが印字動
作する。
バツフアメモリーに蓄えた1行分の印字データを
第1のゲート回路に出力し、第1のゲート回路は
この印字データをスペース制御部からの印字ヘツ
ドドライブ時間信号が送られてくる間だけヘツド
駆動回路に送り、これにより印字ヘツドが印字動
作する。
また、スペース制御部は前記エンコーダからの
出力信号に基づいて印字ヘツドが印字を行わない
位置に達すると、前記主制御部の印字データ受信
を妨げないように前記第2のゲート回路から主制
御部への割込信号を禁止する。
出力信号に基づいて印字ヘツドが印字を行わない
位置に達すると、前記主制御部の印字データ受信
を妨げないように前記第2のゲート回路から主制
御部への割込信号を禁止する。
以下に図面を参照して実施例を説明する。
尚、従来のものと同一の構成要素には同一番号
を付してその説明を省略する。
を付してその説明を省略する。
第1図は本考案によるシリアルプリンタの一実
施例を示す回路ブロツク図である。
施例を示す回路ブロツク図である。
第1図において13はスペースモータ6の制御
と印字タイミング制御を行うスペース制御部で、
このスペース制御部13には印字時間を制御する
ゲート回路14を介して印字ヘツド10の駆動回
路(ヘツド駆動回路)9が接続され、更にスペー
スモータ6の駆動回路(モータ駆動回路)5とエ
ンコーダ7もこのスペース制御部13に接続され
ている。
と印字タイミング制御を行うスペース制御部で、
このスペース制御部13には印字時間を制御する
ゲート回路14を介して印字ヘツド10の駆動回
路(ヘツド駆動回路)9が接続され、更にスペー
スモータ6の駆動回路(モータ駆動回路)5とエ
ンコーダ7もこのスペース制御部13に接続され
ている。
15は主制御部で、前記スペース制御部13に
信号線(第1の信号線)16、信号線(第2の信
号線)17、及び信号線(第3の信号線)18を
介して接続されており、実際に印字を必要とする
場合のみスペース制御部13から印字タイミング
割込信号が信号線16を介して送られてくる。
信号線(第1の信号線)16、信号線(第2の信
号線)17、及び信号線(第3の信号線)18を
介して接続されており、実際に印字を必要とする
場合のみスペース制御部13から印字タイミング
割込信号が信号線16を介して送られてくる。
この主制御部5には、LFモータ12の駆動回
路11とゲート回路(第1のゲート回路)14が
接続されており、このゲート回路14はヘツドド
ライブ時間信号用の信号線19を介してスペース
制御部13にも接続されている。
路11とゲート回路(第1のゲート回路)14が
接続されており、このゲート回路14はヘツドド
ライブ時間信号用の信号線19を介してスペース
制御部13にも接続されている。
第3図は第1図の主制御部15及びスペース制
御部13の具体例を示すブロツク図である。
御部13の具体例を示すブロツク図である。
この第3図は、前記主制御部15及びスペース
制御部13を、共にμCPU20または21を用い
た制御回路で構成した場合を示しており、信号線
17,18は前記μCPU20,21のシリアルポ
ートを利用して接続している。
制御部13を、共にμCPU20または21を用い
た制御回路で構成した場合を示しており、信号線
17,18は前記μCPU20,21のシリアルポ
ートを利用して接続している。
また、信号線16もμCPU20のシリアルポー
トに接続している。
トに接続している。
主制御部15のμCPU21は、インタフエース
入力データを入力ポート22が受信すると、その
入力データが印字コードであつた場合、印字に容
易なイメージデータに展開してRAM23の一部
分に設定された印字バツフアメモリに蓄える。
入力データを入力ポート22が受信すると、その
入力データが印字コードであつた場合、印字に容
易なイメージデータに展開してRAM23の一部
分に設定された印字バツフアメモリに蓄える。
このように順次受信データの内の印字すべきも
のを全てイメージデータとして印字バツフアメモ
リに蓄えられ、1行分のデータの受信が終了した
時点で、スペース制御部13に対し信号線17を
介してスペーシング情報が送られる。
のを全てイメージデータとして印字バツフアメモ
リに蓄えられ、1行分のデータの受信が終了した
時点で、スペース制御部13に対し信号線17を
介してスペーシング情報が送られる。
第4図はそのスペーシング情報の構成例を示す
図であり、印字ピツチ情報、印字モード情報及び
ドツト列移動量等のスペーシング条件を決める情
報を含んだNビツトの情報で構成されている。
図であり、印字ピツチ情報、印字モード情報及び
ドツト列移動量等のスペーシング条件を決める情
報を含んだNビツトの情報で構成されている。
第5図は本実施例における1行印字のスペーシ
ング速度と主制御部15に対する印字タイミング
の割込み信号との対応例を示す図である。
ング速度と主制御部15に対する印字タイミング
の割込み信号との対応例を示す図である。
この第5図中の太線部は印字領域を示し、同図
の例から分かるように1行分のスペーシング情報
は非常に少なくても済む。
の例から分かるように1行分のスペーシング情報
は非常に少なくても済む。
すなわち、第5図に示す例では3つのスペーシ
ング情報のみでよい。
ング情報のみでよい。
第3図の説明に戻ると、前記スペーシング情報
を受け取つたスペース制御部13のμCPU20
は、スペースモータ6が印字ピツチ情報と印字モ
ードから決まる速度になるように駆動回路5を介
して駆動する。
を受け取つたスペース制御部13のμCPU20
は、スペースモータ6が印字ピツチ情報と印字モ
ードから決まる速度になるように駆動回路5を介
して駆動する。
このスペースモータ6の回転速度、及び回転量
は、これに直結されたエンコーダ7からのフイー
ドバツクパルス信号8により知ることができる。
は、これに直結されたエンコーダ7からのフイー
ドバツクパルス信号8により知ることができる。
前記スペースモータ6が印字開始位置までの回
転を行うと、ゲート回路(第2のゲート回路)2
4が開いて印字タイミングとしての割込信号が信
号線16を介して主制御部15に出力される。
転を行うと、ゲート回路(第2のゲート回路)2
4が開いて印字タイミングとしての割込信号が信
号線16を介して主制御部15に出力される。
前記割込み信号16を受けた主制御部15は、
印字バツフアメモリ中のイメージデータを割込信
号受信毎に第3図の出力ポート25に出力する。
印字バツフアメモリ中のイメージデータを割込信
号受信毎に第3図の出力ポート25に出力する。
該出力ポート25に出力された印字データは、
スペース制御部13内のタイマ回路26で作られ
たヘツドドライブ時間信号19がゲート回路14
を開く間だけ駆動回路9に入り、印字ヘツド10
で印字が行われる。
スペース制御部13内のタイマ回路26で作られ
たヘツドドライブ時間信号19がゲート回路14
を開く間だけ駆動回路9に入り、印字ヘツド10
で印字が行われる。
尚、スペーシング情報が第5図のスペーシング
情報のように空白情報であつた場合、スペース
制御部13はその空白量と空白後の次の印字速度
がいくらであるかによりスキツプ可能か否かを判
断し、可能な場合にはスキツプを行う。
情報のように空白情報であつた場合、スペース
制御部13はその空白量と空白後の次の印字速度
がいくらであるかによりスキツプ可能か否かを判
断し、可能な場合にはスキツプを行う。
また、空白情報によるスペース動作中またはス
キツプ動作中は、主制御部15に対する第3図の
割込信号を禁止し、主制御部15のインタフエー
ス受信を妨げないようにしている。
キツプ動作中は、主制御部15に対する第3図の
割込信号を禁止し、主制御部15のインタフエー
ス受信を妨げないようにしている。
このように1行の印字が終了すると、スペース
制御部13は主制御部15に対し信号線18を介
して印字終了を報告し、次行のスペーシング情報
待ちとなる。
制御部13は主制御部15に対し信号線18を介
して印字終了を報告し、次行のスペーシング情報
待ちとなる。
尚、第3図において、ROM27,28はリー
ドオンメモリ、RAM29はランダムアクセスメ
モリ、30は出力ポート、TIM31はタイマ回
路を示す。
ドオンメモリ、RAM29はランダムアクセスメ
モリ、30は出力ポート、TIM31はタイマ回
路を示す。
更に、参考までに従来例と本実施例との処理時
間を比較してみる。
間を比較してみる。
従来例において、最も制御が繁忙の時のインタ
フエース制御部1から機構制御部3へのデータ転
送処理時間が示める割合が、インタフエース制御
部1では約40%、機構制御部3では30%である
が、本実施例ではこの分のデータ転送処理時間が
不要となるため、シリアルプリンタ全体としての
処理作業量が軽減され、制御部にμCPUを使用す
るシリアルプリンタにおいては、同一能力の
μCPUでより高速の処理が可能となる。
フエース制御部1から機構制御部3へのデータ転
送処理時間が示める割合が、インタフエース制御
部1では約40%、機構制御部3では30%である
が、本実施例ではこの分のデータ転送処理時間が
不要となるため、シリアルプリンタ全体としての
処理作業量が軽減され、制御部にμCPUを使用す
るシリアルプリンタにおいては、同一能力の
μCPUでより高速の処理が可能となる。
以上説明したように、本考案は、バツフアメモ
リーを有する主制御部とスペースモータ制御及び
印字タイミング制御を行うスペース制御部とをシ
リアルポートを利用した信号線で接続すると共
に、主制御部からスペース制御部へはスペーシン
グ情報のみを送るようにし、そしてスペース制御
部からの印字タイミングの割込信号により主制御
部から第1のゲート回路に印字データを出力する
と共に、第1のゲート回路はスペース制御部から
ヘツドドライブ信号が送られてきた間だけ前記印
字データをヘツド駆動回路に送つて印字ヘツドを
印字動作させるようにし、かつ印字ヘツドのスペ
ース動作中において印字ヘツドが印字を行わない
位置にあるときはスペース制御部から主制御部へ
の印字タイミングの割込信号を禁止して、主制御
部の外部からの印字データの受信処理を妨げない
ようにしている。
リーを有する主制御部とスペースモータ制御及び
印字タイミング制御を行うスペース制御部とをシ
リアルポートを利用した信号線で接続すると共
に、主制御部からスペース制御部へはスペーシン
グ情報のみを送るようにし、そしてスペース制御
部からの印字タイミングの割込信号により主制御
部から第1のゲート回路に印字データを出力する
と共に、第1のゲート回路はスペース制御部から
ヘツドドライブ信号が送られてきた間だけ前記印
字データをヘツド駆動回路に送つて印字ヘツドを
印字動作させるようにし、かつ印字ヘツドのスペ
ース動作中において印字ヘツドが印字を行わない
位置にあるときはスペース制御部から主制御部へ
の印字タイミングの割込信号を禁止して、主制御
部の外部からの印字データの受信処理を妨げない
ようにしている。
従つて、これによれば主制御部からスペース制
御部へ印字データを送る必要がなくなり、その分
だけ処理の高速化を図ることができると共に、ス
ペース制御部は印字データを蓄えるバツフアメモ
リーが不要となるので、安価なプリンタを提供で
きるという効果が得られる。
御部へ印字データを送る必要がなくなり、その分
だけ処理の高速化を図ることができると共に、ス
ペース制御部は印字データを蓄えるバツフアメモ
リーが不要となるので、安価なプリンタを提供で
きるという効果が得られる。
また、主制御部とスペース制御部はシリアルポ
ートを利用した信号線で接続する構成としている
ため、バスラインで接続する場合に較べて回路配
線が容易であるという効果も得られる。
ートを利用した信号線で接続する構成としている
ため、バスラインで接続する場合に較べて回路配
線が容易であるという効果も得られる。
更に、印字ヘツドのスペース動作中において印
字ヘツドが印字を行わない位置にあるときはスペ
ース制御部から主制御部への印字タイミングの割
込信号を禁止して、主制御部の外部からの印字デ
ータの受信処理を妨げないようにしているので、
データ処理の効率が向上し、スループツトの優れ
たプリンタを実現できるという効果も得られる。
字ヘツドが印字を行わない位置にあるときはスペ
ース制御部から主制御部への印字タイミングの割
込信号を禁止して、主制御部の外部からの印字デ
ータの受信処理を妨げないようにしているので、
データ処理の効率が向上し、スループツトの優れ
たプリンタを実現できるという効果も得られる。
第1図は本考案の一実施例を示す回路ブロツク
図、第2図は従来例の回路ブロツク図、第3図は
本考案の一実施例における制御部の具体例を示す
回路ブロツク図、第4図はスペーシング情報の構
成例を示す図、第5図は1行分の印字のスペーシ
ング速度と割込み信号とを表した図である。 5……駆動回路(モータ駆動回路)、6……ス
ペースモータ、7……エンコーダ、9……駆動回
路(ヘツド駆動回路)、10……印字ヘツド、1
3……スペース制御部、14……ゲート回路(第
1のゲート回路)、15……主制御部、16……
信号線(第1の信号線)、17……信号線(第2
の信号線)、18……信号線(第3の信号線)、2
0,21……μCPU、22……入力ポート、2
3,29……RAM、24……ゲート回路(第2
のゲート回路)、25,30……出力ポート、2
6,31……タイマ回路、27,28……
ROM。
図、第2図は従来例の回路ブロツク図、第3図は
本考案の一実施例における制御部の具体例を示す
回路ブロツク図、第4図はスペーシング情報の構
成例を示す図、第5図は1行分の印字のスペーシ
ング速度と割込み信号とを表した図である。 5……駆動回路(モータ駆動回路)、6……ス
ペースモータ、7……エンコーダ、9……駆動回
路(ヘツド駆動回路)、10……印字ヘツド、1
3……スペース制御部、14……ゲート回路(第
1のゲート回路)、15……主制御部、16……
信号線(第1の信号線)、17……信号線(第2
の信号線)、18……信号線(第3の信号線)、2
0,21……μCPU、22……入力ポート、2
3,29……RAM、24……ゲート回路(第2
のゲート回路)、25,30……出力ポート、2
6,31……タイマ回路、27,28……
ROM。
Claims (1)
- 【実用新案登録請求の範囲】 ドツトによる印字を行う印字ヘツドを印字動作
させるヘツド駆動回路と、 前記印字ヘツドをスペース動作させるスペース
モータと、 このスペースモータを駆動するモータ駆動回路
と、 前記スペースモータの回転速度、及び回転量に
応じてパルス信号を発生するエンコーダと、 バツフアメモリーを有し、外部からの印字デー
タを受信して前記バツフアメモリーに蓄え、1行
分の印字データを蓄える毎にスペーシング情報を
スペース制御部に出力すると共に、スペース制御
部からの割込み信号の受信により前記1行分の印
字データを第1のゲート回路に出力する主制御部
と、 この主制御部及びスペース制御部に接続され、
スペース制御部から印字ヘツドドライブ時間信号
が送られてくる間だけ主制御部から送られてくる
印字データをヘツド駆動回路に送る第1のゲート
回路と、 前記主制御部のシリアルポートに第1、第2の
信号線を介して接続され、かつ前記エンコーダに
接続された第2のゲート回路を有し、前記主制御
部から第1の信号線を介して送られてくるスペー
シング情報によりモータ駆動回路を介して前記ス
ペースモータを駆動し、このときのエンコーダか
らの出力信号から印字ヘツドの位置を判断して、
印字ヘツドが印字を行う位置にある時は第2のゲ
ート回路に第2の信号線を介して前記主制御部に
印字タイミング信号としての割込信号を送らせる
共に、前記印字ヘツドドライブ時間信号を第1の
ゲート回路に出力し、印字ヘツドが印字を行わな
い位置にある時は前記主制御部の印字データ受信
を妨げないように前記第2のゲート回路から主制
御部への割込信号を禁止するスペース制御部とを
備えたことを特徴とするシリアルプリンタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1985087554U JPH0439019Y2 (ja) | 1985-06-12 | 1985-06-12 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1985087554U JPH0439019Y2 (ja) | 1985-06-12 | 1985-06-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61204754U JPS61204754U (ja) | 1986-12-24 |
JPH0439019Y2 true JPH0439019Y2 (ja) | 1992-09-11 |
Family
ID=30639881
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1985087554U Expired JPH0439019Y2 (ja) | 1985-06-12 | 1985-06-12 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0439019Y2 (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56147232A (en) * | 1980-04-15 | 1981-11-16 | Brother Ind Ltd | Electronic typewriter |
JPS57113139A (en) * | 1980-12-29 | 1982-07-14 | Nec Corp | Control circuit |
JPS5927666A (ja) * | 1982-08-05 | 1984-02-14 | Canon Inc | 記録装置 |
-
1985
- 1985-06-12 JP JP1985087554U patent/JPH0439019Y2/ja not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56147232A (en) * | 1980-04-15 | 1981-11-16 | Brother Ind Ltd | Electronic typewriter |
JPS57113139A (en) * | 1980-12-29 | 1982-07-14 | Nec Corp | Control circuit |
JPS5927666A (ja) * | 1982-08-05 | 1984-02-14 | Canon Inc | 記録装置 |
Also Published As
Publication number | Publication date |
---|---|
JPS61204754U (ja) | 1986-12-24 |
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