JP2001286190A - モータ制御装置 - Google Patents
モータ制御装置Info
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Abstract
(57)【要約】
【課題】 簡単安価に実施でき、CPUの負担を軽減で
きるモータ制御装置を提供する。 【解決手段】 モータの駆動制御全体を制御するCPU
の制御を介さずにメモリアクセス制御部1001によ
り、速度テーブルメモリからモータの速度を段階的に設
定するための速度データを順次読み出し、時間変換回路
1002により速度テーブルから読み出したデータ値を
時間データに変換し、これに基づき相信号発生部100
3でモータを動作させるための相切り替え信号を発生す
る。また、時間変換手段1002の時間データ出力ごと
にメモリアクセス制御部1001に対して次のデータ出
力を要求するとともに、次のメモリテーブルヘのアクセ
スの発生を促す。
きるモータ制御装置を提供する。 【解決手段】 モータの駆動制御全体を制御するCPU
の制御を介さずにメモリアクセス制御部1001によ
り、速度テーブルメモリからモータの速度を段階的に設
定するための速度データを順次読み出し、時間変換回路
1002により速度テーブルから読み出したデータ値を
時間データに変換し、これに基づき相信号発生部100
3でモータを動作させるための相切り替え信号を発生す
る。また、時間変換手段1002の時間データ出力ごと
にメモリアクセス制御部1001に対して次のデータ出
力を要求するとともに、次のメモリテーブルヘのアクセ
スの発生を促す。
Description
【0001】
【発明の属する技術分野】本発明はモータ制御装置、特
に複数の相信号の組み合わせにより制御されるモータの
駆動制御を行なうモータ制御装置に関するものである。
に複数の相信号の組み合わせにより制御されるモータの
駆動制御を行なうモータ制御装置に関するものである。
【0002】
【従来の技術】従来より、プリンタなどの用紙搬送等の
動力源として、紙送り機構などの駆動手段として、相信
号の組み合わせにより制御されるモータ(ステッピング
モータ)が用いられている。
動力源として、紙送り機構などの駆動手段として、相信
号の組み合わせにより制御されるモータ(ステッピング
モータ)が用いられている。
【0003】図2は、従来の画像形成装置などにおい
て、上記のようなモータを制御するモータ制御部の構造
を示したものである。図2において、符号2001は一
連の動作を制御するCPU、2002はシステムバスで
あり、このシステムバスに各構成部材が接続されてい
る。符号2003はCPUのROMであり、プログラム
及び各種データが格納される。
て、上記のようなモータを制御するモータ制御部の構造
を示したものである。図2において、符号2001は一
連の動作を制御するCPU、2002はシステムバスで
あり、このシステムバスに各構成部材が接続されてい
る。符号2003はCPUのROMであり、プログラム
及び各種データが格納される。
【0004】符号2004はデータRAM、2005は
タイマIC、2006はタイマICからの割り込み信
号、2007はモータを動作させるための相パターン信
号、2008はモータとインターフェースするためのバ
ッファ回路、2009はモータである。
タイマIC、2006はタイマICからの割り込み信
号、2007はモータを動作させるための相パターン信
号、2008はモータとインターフェースするためのバ
ッファ回路、2009はモータである。
【0005】CPU2001は、一定時間ごとにタイマ
ICからの割り込みを受け、ROM2003あるいはR
AM2004に展開された駆動データに基づき、モータ
2009の相パターン信号をバスインターフェース回路
や増幅器から構成されたバッファ回路を介して制御す
る。すなわち、CPU2001自体の制御により駆動デ
ータの読み出しとバッファ回路2008への転送を行な
うものである。
ICからの割り込みを受け、ROM2003あるいはR
AM2004に展開された駆動データに基づき、モータ
2009の相パターン信号をバスインターフェース回路
や増幅器から構成されたバッファ回路を介して制御す
る。すなわち、CPU2001自体の制御により駆動デ
ータの読み出しとバッファ回路2008への転送を行な
うものである。
【0006】図3は、図2におけるモータの動作タイミ
ングを示している。ここでは、モータ2009は信号A
と信号Bの2本の相信号の組み合わせで動作するもの
し、それぞれの信号レベルの組み合わせを変更して、T
1からT4の状態を与えることにより所定の角度回転さ
せることができる。(T4の次はT1に戻る)。
ングを示している。ここでは、モータ2009は信号A
と信号Bの2本の相信号の組み合わせで動作するもの
し、それぞれの信号レベルの組み合わせを変更して、T
1からT4の状態を与えることにより所定の角度回転さ
せることができる。(T4の次はT1に戻る)。
【0007】図4は、図2の従来構成などにより制御さ
れるモータの加速および定速回転の様子を示したもので
ある。図4はモータの速度と時間をグラフ化したもので
あり、図示のようにt1、t2…の時点で相切り換えを
行なうことにより遅い速度からだんだん速い速度に制御
が変わっていき、符号4001の時点で等速度に制御さ
れている。一般的にこの種のモータは、回転開始時は高
いトルクが必要になるために、低速度で動作を開始さ
せ、段々に高速動作に変えて行くことが要求される。
れるモータの加速および定速回転の様子を示したもので
ある。図4はモータの速度と時間をグラフ化したもので
あり、図示のようにt1、t2…の時点で相切り換えを
行なうことにより遅い速度からだんだん速い速度に制御
が変わっていき、符号4001の時点で等速度に制御さ
れている。一般的にこの種のモータは、回転開始時は高
いトルクが必要になるために、低速度で動作を開始さ
せ、段々に高速動作に変えて行くことが要求される。
【0008】なお、モータの速度に関して、図3に示し
たように、相信号の状態が変化することによる回転角は
一定であることから、モータに与える相信号の期間を短
くすることにより、T1からT2,T3,T4と早く切
り替わればモータは結果としてより高速で回転すること
となる。
たように、相信号の状態が変化することによる回転角は
一定であることから、モータに与える相信号の期間を短
くすることにより、T1からT2,T3,T4と早く切
り替わればモータは結果としてより高速で回転すること
となる。
【0009】図4下段には、相切り替えによるモータの
速度制御を具体的に示したものであり、たとえばある時
点tnでモータの相信号を図3のT1からT2へ切り替
え、t2の時点でT2からT3へ切り替えるといった動
作を繰り返すことによりそれぞれ相信号が切り替わるま
での時間が徐々に短くなってゆくのが分かる。
速度制御を具体的に示したものであり、たとえばある時
点tnでモータの相信号を図3のT1からT2へ切り替
え、t2の時点でT2からT3へ切り替えるといった動
作を繰り返すことによりそれぞれ相信号が切り替わるま
での時間が徐々に短くなってゆくのが分かる。
【0010】ここで、再び図2において、従来方式のモ
ータ速度制御の方法を説明する。
ータ速度制御の方法を説明する。
【0011】図2のCPU2001は図示しない操作パ
ネル等の指示によりモータ2009を動作させるにあた
り、速度テーブルをRAM2004(あるいはROM2
003)上に用意する。また、モータへ供給する相信号
は、CPUの出力信号をインターフェース回路2008
を介してモータ2009へT1のパターンを与える。
ネル等の指示によりモータ2009を動作させるにあた
り、速度テーブルをRAM2004(あるいはROM2
003)上に用意する。また、モータへ供給する相信号
は、CPUの出力信号をインターフェース回路2008
を介してモータ2009へT1のパターンを与える。
【0012】そして、タイマ2005に動作開始命令を
与え駆動データテーブルの最初の値を設定する。その後
タイマ2005の動作によりCPU2001に対して割
り込み2006が発生し、CPU2001はこの割り込
みを受けてモータ2007への相信号をT2に書き換え
て次のテーブルの値を2004のRAMから読み出し、
タイマ2005にセットする。この動作を順次繰り返し
行なうことにより、所定のスピードに達した時点でタイ
マの更新を行うのを止め、以後は相信号パターンの更新
のみを行なうことにより定速駆動に入る。以上の動作に
より図4の動作が実現される。
与え駆動データテーブルの最初の値を設定する。その後
タイマ2005の動作によりCPU2001に対して割
り込み2006が発生し、CPU2001はこの割り込
みを受けてモータ2007への相信号をT2に書き換え
て次のテーブルの値を2004のRAMから読み出し、
タイマ2005にセットする。この動作を順次繰り返し
行なうことにより、所定のスピードに達した時点でタイ
マの更新を行うのを止め、以後は相信号パターンの更新
のみを行なうことにより定速駆動に入る。以上の動作に
より図4の動作が実現される。
【0013】
【発明が解決しようとする課題】しかしながら、上記従
来構成では、タイマICからの割り込みに基づきCPU
の主導により相信号を切り替えるため、次のような問題
がある。
来構成では、タイマICからの割り込みに基づきCPU
の主導により相信号を切り替えるため、次のような問題
がある。
【0014】1)相信号の切り替えタイミングの時間的
遅延 割り込みから信号をセットするまでに時間的な遅延が発
生し、相切り替え時間が、割り込み処理時間に対して十
分大きくて問題にならない場合を除き、一般的には回転
速度のばらつきという不具合が生じる。
遅延 割り込みから信号をセットするまでに時間的な遅延が発
生し、相切り替え時間が、割り込み処理時間に対して十
分大きくて問題にならない場合を除き、一般的には回転
速度のばらつきという不具合が生じる。
【0015】2)割り込みによるCPUの処理速度の低
下 モータが複数存在したり、モータの回転速度が速い場合
に、CPUへ入力される割り込みの間隔が短くなり、C
PUの他の処理効率が悪化するという不具合が生じる。
下 モータが複数存在したり、モータの回転速度が速い場合
に、CPUへ入力される割り込みの間隔が短くなり、C
PUの他の処理効率が悪化するという不具合が生じる。
【0016】そこで本発明の課題は、制御手段であるC
PUの負担を軽減でき、簡単安価な構成により高速に動
作可能なモータ制御装置を提供することにある。
PUの負担を軽減でき、簡単安価な構成により高速に動
作可能なモータ制御装置を提供することにある。
【0017】
【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、複数の相信号の組み合わせにより
制御されるモータの駆動制御を行なうモータ制御装置に
おいて、前記モータの速度を段階的に設定するための速
度データを格納した速度テーブルメモリと、モータの駆
動制御全体を制御するCPUの制御を介さずに前記速度
テーブルのデータを順次読み出すメモリアクセス制御部
と、前記速度テーブルから読み出したデータ値を時間デ
ータに変換する時間変換手段と、前記時間変換手段の出
力に基づき前記モータを動作させるための相切り替え信
号を発生する相信号発生部とを有し、前記時間変換手段
の時間データ出力信号を用いて前記メモリアクセス制御
部に対して次のメモリテーブルヘのアクセスの発生を促
す構成を採用した。
め、本発明によれば、複数の相信号の組み合わせにより
制御されるモータの駆動制御を行なうモータ制御装置に
おいて、前記モータの速度を段階的に設定するための速
度データを格納した速度テーブルメモリと、モータの駆
動制御全体を制御するCPUの制御を介さずに前記速度
テーブルのデータを順次読み出すメモリアクセス制御部
と、前記速度テーブルから読み出したデータ値を時間デ
ータに変換する時間変換手段と、前記時間変換手段の出
力に基づき前記モータを動作させるための相切り替え信
号を発生する相信号発生部とを有し、前記時間変換手段
の時間データ出力信号を用いて前記メモリアクセス制御
部に対して次のメモリテーブルヘのアクセスの発生を促
す構成を採用した。
【0018】
【発明の実施の形態】以下、図を参照して本発明の実施
の形態を説明する。
の形態を説明する。
【0019】(第1実施形態)図1および図7に本発明
を採用したモータ制御回路の実施形態を示す。図7は本
発明を適用したモータ制御回路の全体の構成を、また、
図1はその一部、特にモータ制御ブロック部の構成を詳
細に示している。
を採用したモータ制御回路の実施形態を示す。図7は本
発明を適用したモータ制御回路の全体の構成を、また、
図1はその一部、特にモータ制御ブロック部の構成を詳
細に示している。
【0020】図7において、符号7001は一連の動作
を制御するCPUであり、CPU7001はRAM70
03をワークエリアとして、ROM7002に格納され
たプログラムに従ってモータの駆動制御を行なう。
を制御するCPUであり、CPU7001はRAM70
03をワークエリアとして、ROM7002に格納され
たプログラムに従ってモータの駆動制御を行なう。
【0021】図7では、プリンタの紙送りなどのための
動力源として用いられるモータ(M)が3つ設けられて
おり、それぞれ符号7004から7006の各モータ制
御ブロックにより制御される。
動力源として用いられるモータ(M)が3つ設けられて
おり、それぞれ符号7004から7006の各モータ制
御ブロックにより制御される。
【0022】本実施形態においてはCPU7001は直
接、モータ駆動データの入出力を制御しない。モータ駆
動データの入出力は上記のモータ制御ブロック7004
〜7006、およびバス調停回路(バスアービタ)70
07により行なわれる。バス調停回路7007は、モー
タ制御ブロックからの速度テーブルデータを後述のDM
A(Direct Memory Access)制御
によりアクセスするためのものである。
接、モータ駆動データの入出力を制御しない。モータ駆
動データの入出力は上記のモータ制御ブロック7004
〜7006、およびバス調停回路(バスアービタ)70
07により行なわれる。バス調停回路7007は、モー
タ制御ブロックからの速度テーブルデータを後述のDM
A(Direct Memory Access)制御
によりアクセスするためのものである。
【0023】図1に上記のモータ制御ブロック7004
〜7006廻りの詳細な構造を示す。
〜7006廻りの詳細な構造を示す。
【0024】図1において、符号1000は図7のモー
タ制御ブロック7004〜7006に相当するモータ制
御ブロックを示す。図1において、符号1001はDM
AC(DMAコントローラ)によって構成されるメモリ
アクセス制御部、1002はタイマ回路により構成され
る時間変換回路、1003はモータの相信号を発生させ
る相信号発生部(詳細な構成については後述する)、1
004は速度テーブル格納用メモリ(たとえば前述のR
OM7002、あるいはRAM7003)にアクセスす
るためのバスアービトレーション回路である。
タ制御ブロック7004〜7006に相当するモータ制
御ブロックを示す。図1において、符号1001はDM
AC(DMAコントローラ)によって構成されるメモリ
アクセス制御部、1002はタイマ回路により構成され
る時間変換回路、1003はモータの相信号を発生させ
る相信号発生部(詳細な構成については後述する)、1
004は速度テーブル格納用メモリ(たとえば前述のR
OM7002、あるいはRAM7003)にアクセスす
るためのバスアービトレーション回路である。
【0025】本実施形態においては、CPU7001の
主導ではなく、モータの駆動データ、すなわち速度テー
ブルデータはモータ制御ブロック1000およびバスア
ービトレーション回路1004により行なわれる。
主導ではなく、モータの駆動データ、すなわち速度テー
ブルデータはモータ制御ブロック1000およびバスア
ービトレーション回路1004により行なわれる。
【0026】符号1005は、任意の回転ステップで割
り込みを発生させるタイマ回路で、CPU7001のモ
ータ駆動制御に用いられる。
り込みを発生させるタイマ回路で、CPU7001のモ
ータ駆動制御に用いられる。
【0027】すなわち、本実施形態においては、メモリ
アクセス制御部1001がバスアービトレーション回路
1004を介して速度テーブルメモリから順次読み込ん
だデータを時間変換回路1002にロード(”CMP”
信号)し、時間変換回路1002が計時終了するごとに
相信号発生部1003に対して”PPS−CLK”信号
を発生し相切り換え信号を発生する。
アクセス制御部1001がバスアービトレーション回路
1004を介して速度テーブルメモリから順次読み込ん
だデータを時間変換回路1002にロード(”CMP”
信号)し、時間変換回路1002が計時終了するごとに
相信号発生部1003に対して”PPS−CLK”信号
を発生し相切り換え信号を発生する。
【0028】また、この”PPS−CLK”信号はメモ
リアクセス制御部1001にフィードバックされてお
り、メモリアクセス制御部1001に対して次のデータ
読み込みを促す。
リアクセス制御部1001にフィードバックされてお
り、メモリアクセス制御部1001に対して次のデータ
読み込みを促す。
【0029】図11にモータの速度テーブルの一例を示
す。図11の速度テーブル格納メモリはアドレス100
から始まり、162まで続き、各アドレスに図中右端の
データが格納される。図の左側は実際に格納されるデー
タではなく、ある駆動系において各データに対応する実
際の累積駆動時間、制御速度(PPS)、加速度(PP
S/ms)、駆動時間(ms)を示している。この例で
は、初期速度は220PPSであり、最終的には294
1PPSに達するようモータが制御される。
す。図11の速度テーブル格納メモリはアドレス100
から始まり、162まで続き、各アドレスに図中右端の
データが格納される。図の左側は実際に格納されるデー
タではなく、ある駆動系において各データに対応する実
際の累積駆動時間、制御速度(PPS)、加速度(PP
S/ms)、駆動時間(ms)を示している。この例で
は、初期速度は220PPSであり、最終的には294
1PPSに達するようモータが制御される。
【0030】図5は図11のテーブルをグラフ化したも
ので、図示のように、この動作は一定の加速度でモータ
を加速するものであり、加速度は水平の直線、速度は一
定の傾斜の直線上を変化する。また、このような駆動条
件を構成するために、モータの相切り換えのインターバ
ルは起動直後は長く、それが除々に短くなるように制御
しなければならないのが判る。
ので、図示のように、この動作は一定の加速度でモータ
を加速するものであり、加速度は水平の直線、速度は一
定の傾斜の直線上を変化する。また、このような駆動条
件を構成するために、モータの相切り換えのインターバ
ルは起動直後は長く、それが除々に短くなるように制御
しなければならないのが判る。
【0031】次に、以上の構成における動作につき詳細
に説明する。
に説明する。
【0032】図7のCPU7001によりモータの起動
を行なう場合、速度テーブル格納メモリに駆動データを
ロードしておく。そしてCPU7001は、まずメモリ
アクセス制御部1001にスタートアドレス(図1中の
START ADDRESS)とエンドアドレス(同E
ND ADDRESS)をセットする。図11の例では
スタートアドレスは100番地、エンドアドレスは16
2番地である。
を行なう場合、速度テーブル格納メモリに駆動データを
ロードしておく。そしてCPU7001は、まずメモリ
アクセス制御部1001にスタートアドレス(図1中の
START ADDRESS)とエンドアドレス(同E
ND ADDRESS)をセットする。図11の例では
スタートアドレスは100番地、エンドアドレスは16
2番地である。
【0033】続いて、メモリアクセス制御部1001は
最初のアドレス(図11の例でいえば100番地のデー
タ214)のデータを読むために、バスアービトレーシ
ョン回路1004にアドレス信号とリクエスト信号であ
る“DREQ”信号を出力する。
最初のアドレス(図11の例でいえば100番地のデー
タ214)のデータを読むために、バスアービトレーシ
ョン回路1004にアドレス信号とリクエスト信号であ
る“DREQ”信号を出力する。
【0034】これにより、バスアービトレーション回路
1004は他のモータ制御部からのメモリアクセス要求
とのタイミング調停を行ない、要求されたアドレスのデ
ータが読み込まれたらメモリアクセス制御部1001ヘ
データを出力するとともに、データの確定を通知する信
号“DACK”を出力する。
1004は他のモータ制御部からのメモリアクセス要求
とのタイミング調停を行ない、要求されたアドレスのデ
ータが読み込まれたらメモリアクセス制御部1001ヘ
データを出力するとともに、データの確定を通知する信
号“DACK”を出力する。
【0035】これにより、メモリアクセス制御部100
1は読み込んだ速度テーブルデータをタイマ回路からな
る時間変換回路1002へ“CMP”信号として出力す
る。
1は読み込んだ速度テーブルデータをタイマ回路からな
る時間変換回路1002へ“CMP”信号として出力す
る。
【0036】その後、実際にモータを動作させるタイミ
ングになると、時間変換回路1002に対して”CL
R”信号をOFFとし、メモリアクセス制御部1001
にスタートを意味する”DMA−EXEC”信号を入力
する。
ングになると、時間変換回路1002に対して”CL
R”信号をOFFとし、メモリアクセス制御部1001
にスタートを意味する”DMA−EXEC”信号を入力
する。
【0037】これにより、時間変換回路1002の内部
カウンタが動作し“CMP”信号により入力された値に
達すると信号”PPS−CLK”を相信号発生部100
3へ入力する。この信号”PPS−CLK”は、メモリ
アクセス制御部1001にも入力され、2つ目の速度デ
ータを時間変換回路1002に入力するとともに、メモ
リアクセス制御部1001に次(3つ目)の速度データ
の読み込みを促す。メモリアクセスを行うためにバスア
ービトレイション回路1004にデータ要求を行なう。
カウンタが動作し“CMP”信号により入力された値に
達すると信号”PPS−CLK”を相信号発生部100
3へ入力する。この信号”PPS−CLK”は、メモリ
アクセス制御部1001にも入力され、2つ目の速度デ
ータを時間変換回路1002に入力するとともに、メモ
リアクセス制御部1001に次(3つ目)の速度データ
の読み込みを促す。メモリアクセスを行うためにバスア
ービトレイション回路1004にデータ要求を行なう。
【0038】上記動作を続けることにより、図4の相切
り替え信号である”PPS−CLK”が図11の速度テ
ーブルに基づき生成され、最終的にそのテーブルメモリ
のアドレスに達して、PPSの値が2941の速度に達
した時点で1001のメモリアクセス制御部はこれ以降
のメモリアクセスを終了するとともに、モータの加速動
作が終了したことを示す割り込み信号”DMA−EN
D”を出力し、CPU7001に通知する。また、TC
U1005は任意の時点からモータが任意の回転角進ん
だ事をCPUに通知し、CPU7001は、通知された
回転角度に基づき所定のモータ制御を行なう。
り替え信号である”PPS−CLK”が図11の速度テ
ーブルに基づき生成され、最終的にそのテーブルメモリ
のアドレスに達して、PPSの値が2941の速度に達
した時点で1001のメモリアクセス制御部はこれ以降
のメモリアクセスを終了するとともに、モータの加速動
作が終了したことを示す割り込み信号”DMA−EN
D”を出力し、CPU7001に通知する。また、TC
U1005は任意の時点からモータが任意の回転角進ん
だ事をCPUに通知し、CPU7001は、通知された
回転角度に基づき所定のモータ制御を行なう。
【0039】以上のようにして、速度テーブルに基づ
き”PPS−CLK”の発生間隔がだんだん短くなるよ
うに制御し、モータを加速させることができる。
き”PPS−CLK”の発生間隔がだんだん短くなるよ
うに制御し、モータを加速させることができる。
【0040】次に“PPS−CLK”に基づきモータの
制御信号を生成する構成につき説明しておく。ここで
は、本実施形態のモータは”A”、”A−“、”
B”、”B−“の4相により駆動されるものとする。
制御信号を生成する構成につき説明しておく。ここで
は、本実施形態のモータは”A”、”A−“、”
B”、”B−“の4相により駆動されるものとする。
【0041】図6は、図1のモータの相信号を発生させ
る相信号発生部1003の構成を詳細に示したものであ
る。図6においては、発生すべき、”A”、”A
−“、”B”、”B−“の4相の相それぞれの信号に対
しパターンデータを格納するレジスタ6001〜600
4を有する。
る相信号発生部1003の構成を詳細に示したものであ
る。図6においては、発生すべき、”A”、”A
−“、”B”、”B−“の4相の相それぞれの信号に対
しパターンデータを格納するレジスタ6001〜600
4を有する。
【0042】図6において、符号6005はカウンタで
あり、PPS−CLKが入力されるたびに動作し、カウ
ンタの出力値によって前記レジスタの中の対応したビッ
ト値を出力し相信号とするものである。カウンタ600
5はUP/DOWNの切り替えにより相信号パターンの
進み方が逆転でき、これによりモータの回転方向の制御
も行なうことができる。
あり、PPS−CLKが入力されるたびに動作し、カウ
ンタの出力値によって前記レジスタの中の対応したビッ
ト値を出力し相信号とするものである。カウンタ600
5はUP/DOWNの切り替えにより相信号パターンの
進み方が逆転でき、これによりモータの回転方向の制御
も行なうことができる。
【0043】モータの相信号の組み合わせが8通りある
場合は、レジスタ6001〜6004は8ビットのレジ
スタ(図示のレジスタ6001の場合、A[0]〜A
[3])で構成され、UPカウント時は出力信号として
REG[0]→REG[1]→REG[2]→REG
[3]→REG[0]と動作し、また、DOWNカウン
ト時は出力信号としてREG[0]→REG[3]→R
EG[2]→REG[1]→REG[0]と動作する
(上記の「REG」は図6中のレジスタA[0]〜A
[3]に、また、B相の場合はB[0]〜B[3]に相
当する)。出力信号は4into1のマルチプレクサを
介してモータの励磁相の1つに出力される。
場合は、レジスタ6001〜6004は8ビットのレジ
スタ(図示のレジスタ6001の場合、A[0]〜A
[3])で構成され、UPカウント時は出力信号として
REG[0]→REG[1]→REG[2]→REG
[3]→REG[0]と動作し、また、DOWNカウン
ト時は出力信号としてREG[0]→REG[3]→R
EG[2]→REG[1]→REG[0]と動作する
(上記の「REG」は図6中のレジスタA[0]〜A
[3]に、また、B相の場合はB[0]〜B[3]に相
当する)。出力信号は4into1のマルチプレクサを
介してモータの励磁相の1つに出力される。
【0044】以上のように相信号発生部1003を構成
することにより、インターバルレジスタ1006が設け
られており、また、単一の速度テーブルのみしか有して
いない場合でも、各モータのさまざまな加速パターンを
生成することができる。
することにより、インターバルレジスタ1006が設け
られており、また、単一の速度テーブルのみしか有して
いない場合でも、各モータのさまざまな加速パターンを
生成することができる。
【0045】なお、これまでは加速動作のみに関して述
べたが、減速のための速度テーブルを用意しておけば、
減速動作についても同様の構成で制御できるのはいうま
でもない。たとえば、図9はモータの起動〜加速〜定速
運転〜減速〜停止までの動作を示している。ここでは、
加速動作を開始する為に加速設定の速度テーブルを読む
ためにDMAを起動し、DMAの終了割り込みが発生し
た時点で、モータは等速回転になり、減速〜停止が必要
になった時点でCPU7001が減速テーブルを読むた
めのDMA起動を行なう。そして、減速テーブルが終了
した時に生じるDMA終了割り込みにより、CPU70
01はモータの回転が最低速度になったことを検知する
ことができる。
べたが、減速のための速度テーブルを用意しておけば、
減速動作についても同様の構成で制御できるのはいうま
でもない。たとえば、図9はモータの起動〜加速〜定速
運転〜減速〜停止までの動作を示している。ここでは、
加速動作を開始する為に加速設定の速度テーブルを読む
ためにDMAを起動し、DMAの終了割り込みが発生し
た時点で、モータは等速回転になり、減速〜停止が必要
になった時点でCPU7001が減速テーブルを読むた
めのDMA起動を行なう。そして、減速テーブルが終了
した時に生じるDMA終了割り込みにより、CPU70
01はモータの回転が最低速度になったことを検知する
ことができる。
【0046】図10はより複雑な複合動作を示してい
る。たとえばプリンタなどにおいては、紙搬送における
モータ制御では、紙搬送系に複数のモータが設けられる
のは普通であり、このような構成では搬送している紙が
他のモータとも噛んでいる場合があり、モータは自分自
身の駆動スペックのみではなく、他のモータの制約も受
けることになる。このような構成では、図10のような
より複雑な駆動制御を行なう必要がある。
る。たとえばプリンタなどにおいては、紙搬送における
モータ制御では、紙搬送系に複数のモータが設けられる
のは普通であり、このような構成では搬送している紙が
他のモータとも噛んでいる場合があり、モータは自分自
身の駆動スペックのみではなく、他のモータの制約も受
けることになる。このような構成では、図10のような
より複雑な駆動制御を行なう必要がある。
【0047】たとえば、図10では、タイミングt0〜
t1、t2〜t3の加速フェーズでは異なる加速度を得
るためにそれぞれ別の速度データテーブルを用いてい
る。これは、起動直後は他のモータとの兼ねあいで中速
回転までしか上げられず、しかもt0〜t1における最
初の加速では加速スピード自体も低いものとしなければ
ならないためである。その後、紙が遅いモータの制約か
ら解放された時点(t2)において、別の速度テーブル
を用いて高速回転に立ち上げ所期の定速運転(t3〜)
を行ない、さらにタイミングt4から減速のためのテー
ブルを用いて停止するようにしている。
t1、t2〜t3の加速フェーズでは異なる加速度を得
るためにそれぞれ別の速度データテーブルを用いてい
る。これは、起動直後は他のモータとの兼ねあいで中速
回転までしか上げられず、しかもt0〜t1における最
初の加速では加速スピード自体も低いものとしなければ
ならないためである。その後、紙が遅いモータの制約か
ら解放された時点(t2)において、別の速度テーブル
を用いて高速回転に立ち上げ所期の定速運転(t3〜)
を行ない、さらにタイミングt4から減速のためのテー
ブルを用いて停止するようにしている。
【0048】以上から明らかなように、本実施形態によ
れば、メモリアクセス制御部1001により、モータの
駆動制御全体を制御するCPU7001の制御から独立
して速度テーブルメモリのアクセスを行なうようになっ
ており、メモリアクセス制御部1001が速度テーブル
メモリから読み出したデータを、時間変換回路1002
にロードし、時間変換回路1002の出力信号を用いて
さらに次のメモリテーブルへのアクセスの発生を促す構
成によって、CPUの負荷を伴なうことなくモータ制御
を行なうことができ、CPU7001への負荷を軽減さ
せることができる、という優れた効果がある。
れば、メモリアクセス制御部1001により、モータの
駆動制御全体を制御するCPU7001の制御から独立
して速度テーブルメモリのアクセスを行なうようになっ
ており、メモリアクセス制御部1001が速度テーブル
メモリから読み出したデータを、時間変換回路1002
にロードし、時間変換回路1002の出力信号を用いて
さらに次のメモリテーブルへのアクセスの発生を促す構
成によって、CPUの負荷を伴なうことなくモータ制御
を行なうことができ、CPU7001への負荷を軽減さ
せることができる、という優れた効果がある。
【0049】また、メモリアクセス制御部により速度テ
ーブルメモリ内の任意のアドレスからメモリアクセスを
開始し、任意のアドレスで終了し、メモリのアクセスが
終了した後に全体を制御するCPUへ割り込みを発生す
る構成であり、これによってもCPUへの負荷を軽減で
きる。
ーブルメモリ内の任意のアドレスからメモリアクセスを
開始し、任意のアドレスで終了し、メモリのアクセスが
終了した後に全体を制御するCPUへ割り込みを発生す
る構成であり、これによってもCPUへの負荷を軽減で
きる。
【0050】また、制御すべきモータが複数存在する場
合には、バスアービトレーション部を設けて同一の速度
テーブルメモリを複数のモータで共用できるようメモリ
アクセスを調停するようにしているので、これによって
もCPUへの負荷を軽減させることができる。
合には、バスアービトレーション部を設けて同一の速度
テーブルメモリを複数のモータで共用できるようメモリ
アクセスを調停するようにしているので、これによって
もCPUへの負荷を軽減させることができる。
【0051】また、相信号発生部1003をモータを制
御するための相の組み合わせを表現できるだけの長さを
持ったレジスタの内容をモータ制御信号として順次切り
替えて出力するよう構成することにより、CPUへの負
荷を軽減させることができる。
御するための相の組み合わせを表現できるだけの長さを
持ったレジスタの内容をモータ制御信号として順次切り
替えて出力するよう構成することにより、CPUへの負
荷を軽減させることができる。
【0052】(第2実施形態)図8は、本発明による異
なるモータ制御系の全体構成を示したものである。図8
は図7の全体構成に対応するもので、テーブルメモリを
格納するRAM7008をモータ制御部8000側のシ
ステムバス8008とは独立した専用バス8000aに
接続し、モータのデータを転送するバスをCPU800
1側のシステムバス8008から独立させたものであ
る。
なるモータ制御系の全体構成を示したものである。図8
は図7の全体構成に対応するもので、テーブルメモリを
格納するRAM7008をモータ制御部8000側のシ
ステムバス8008とは独立した専用バス8000aに
接続し、モータのデータを転送するバスをCPU800
1側のシステムバス8008から独立させたものであ
る。
【0053】図8において、符号8001は一連の動作
を制御するCPUで、そのシステムバス8008には、
プログラムやデータが格納されているROM8002、
CPU8001の処理に使用されるRAM8003が接
続されている。
を制御するCPUで、そのシステムバス8008には、
プログラムやデータが格納されているROM8002、
CPU8001の処理に使用されるRAM8003が接
続されている。
【0054】一方、モータ制御部8000側の符号80
04〜8006は、それぞれ図7のモータ制御ブロック
7004(あるいは図1の1000)に相当するモータ
制御ブロックである。符号8007は、モータ制御ブロ
ック8004〜8006からの速度テーブルデータをD
MA転送によりアクセスするためのバス調停回路であ
り、専用バス8000aを介して速度テーブルを格納し
たRAM7008と接続されている。
04〜8006は、それぞれ図7のモータ制御ブロック
7004(あるいは図1の1000)に相当するモータ
制御ブロックである。符号8007は、モータ制御ブロ
ック8004〜8006からの速度テーブルデータをD
MA転送によりアクセスするためのバス調停回路であ
り、専用バス8000aを介して速度テーブルを格納し
たRAM7008と接続されている。
【0055】以上のように、速度テーブルメモリを、全
体を制御するCPUのシステムバスとは独立した専用バ
スに設けることにより、DMA発生時にシステムバスに
負荷をかけることがなくなり、全体のシステムの性能を
第一の実施形態に比して向上することができる。
体を制御するCPUのシステムバスとは独立した専用バ
スに設けることにより、DMA発生時にシステムバスに
負荷をかけることがなくなり、全体のシステムの性能を
第一の実施形態に比して向上することができる。
【0056】図8の各モータ制御ブロック7004〜7
006は、上述の第1実施形態と同様に構成することが
でき、その内部構成および動作説明は前述同様なのでこ
こでは省略する。
006は、上述の第1実施形態と同様に構成することが
でき、その内部構成および動作説明は前述同様なのでこ
こでは省略する。
【0057】なお、第1、第2実施形態ともに、パター
ンレジスタのサイズは使用するモータの相パターンの数
だけ用意するものとして、上記の実施形態では4ビッ
ト、つまりモータの相パターンは4種類としたがこのビ
ット長は8でも16でもかまわず、本発明に何ら制約を
与えるものではないのはいうまでもない。
ンレジスタのサイズは使用するモータの相パターンの数
だけ用意するものとして、上記の実施形態では4ビッ
ト、つまりモータの相パターンは4種類としたがこのビ
ット長は8でも16でもかまわず、本発明に何ら制約を
与えるものではないのはいうまでもない。
【0058】また、以上ではモータはプリンタなどの紙
送りに用いられるものを前提として説明したが、本発明
によるモータ制御は被駆動部材により限定されるもので
はなく、任意の被駆動部材を駆動するモータの制御に用
いることができるのはいうまでもない。
送りに用いられるものを前提として説明したが、本発明
によるモータ制御は被駆動部材により限定されるもので
はなく、任意の被駆動部材を駆動するモータの制御に用
いることができるのはいうまでもない。
【0059】
【発明の効果】以上の説明から明らかなように、本発明
によれば、複数の相信号の組み合わせにより制御される
モータの駆動制御を行なうモータ制御装置において、前
記モータの速度を段階的に設定するための速度データを
格納した速度テーブルメモリと、モータの駆動制御全体
を制御するCPUの制御を介さずに前記速度テーブルの
データを順次読み出すメモリアクセス制御部と、前記速
度テーブルから読み出したデータ値を時間データに変換
する時間変換手段と、前記時間変換手段の出力に基づき
前記モータを動作させるための相切り替え信号を発生す
る相信号発生部とを有し、前記時間変換手段の時間デー
タ出力信号を用いて前記メモリアクセス制御部に対して
次のメモリテーブルヘのアクセスの発生を促す構成を採
用しているので、メモリアクセス制御部により、モータ
の駆動制御全体を制御するCPUの制御から独立して速
度テーブルメモリのアクセスを行なうようになってお
り、メモリアクセス制御部が速度テーブルメモリから読
み出したデータを、時間変換回路にロードし、時間変換
回路の出力信号を用いてさらに次のメモリテーブルへの
アクセスの発生を促す構成によって、CPUの負荷を伴
なうことなくモータ制御を行なうことができ、CPUへ
の負荷を軽減させることができる、という優れた効果が
ある。
によれば、複数の相信号の組み合わせにより制御される
モータの駆動制御を行なうモータ制御装置において、前
記モータの速度を段階的に設定するための速度データを
格納した速度テーブルメモリと、モータの駆動制御全体
を制御するCPUの制御を介さずに前記速度テーブルの
データを順次読み出すメモリアクセス制御部と、前記速
度テーブルから読み出したデータ値を時間データに変換
する時間変換手段と、前記時間変換手段の出力に基づき
前記モータを動作させるための相切り替え信号を発生す
る相信号発生部とを有し、前記時間変換手段の時間デー
タ出力信号を用いて前記メモリアクセス制御部に対して
次のメモリテーブルヘのアクセスの発生を促す構成を採
用しているので、メモリアクセス制御部により、モータ
の駆動制御全体を制御するCPUの制御から独立して速
度テーブルメモリのアクセスを行なうようになってお
り、メモリアクセス制御部が速度テーブルメモリから読
み出したデータを、時間変換回路にロードし、時間変換
回路の出力信号を用いてさらに次のメモリテーブルへの
アクセスの発生を促す構成によって、CPUの負荷を伴
なうことなくモータ制御を行なうことができ、CPUへ
の負荷を軽減させることができる、という優れた効果が
ある。
【図1】本発明を採用したモータ制御ブロックの構成を
示したブロック図である。
示したブロック図である。
【図2】従来例のモータ制御系の全体構成を示したブロ
ック図である。
ック図である。
【図3】本発明に係るモータの駆動原理を示した説明図
である。
である。
【図4】本発明に係るモータ加速動作の概要を示した説
明図である。
明図である。
【図5】本発明の実施形態における加速タイミングを示
した説明図である。
した説明図である。
【図6】本発明の実施形態における相信号発生ブロック
の詳細を示したブロック図である。
の詳細を示したブロック図である。
【図7】本発明の第1実施形態の全体構成を示したブロ
ック図である。
ック図である。
【図8】本発明の第2実施形態の全体構成を示したブロ
ック図である。
ック図である。
【図9】本発明におけるモータの起動から停止までの動
作を示した説明図である。
作を示した説明図である。
【図10】本発明におけるモータの起動→中速→高速→
停止までの動作を示した説明図である。
停止までの動作を示した説明図である。
【図11】本発明の実施形態における加速テーブルの一
例を示した表図である。
例を示した表図である。
1000 モータ制御ブロック 1001 メモリアクセス制御部 1002 時間変換回路 1003 相信号発生部 1004 バスアービトレーション回路 2008 インターフェース回路 8000 モータ制御部 8004〜8006 モータ制御ブロック 8008 システムバス 8000a 専用バス 7001 CPU 7008 RAM 8003 RAM 7002 ROM 8002 ROM 1005 TCU
フロントページの続き Fターム(参考) 2C480 CA02 CB03 EA29 5H570 AA20 BB20 DD07 FF01 FF02 FF03 FF04 FF05 JJ03 JJ11 JJ12 JJ17 JJ18 KK06 KK10 5H572 AA20 BB10 DD08 HC07 JJ03 JJ13 JJ17 KK05 KK08 5H580 AA05 BB10 CA13 CB04 FA14 FA24 FB05 GG04 GG08
Claims (4)
- 【請求項1】 複数の相信号の組み合わせにより制御さ
れるモータの駆動制御を行なうモータ制御装置におい
て、 前記モータの速度を段階的に設定するための速度データ
を格納した速度テーブルメモリと、 モータの駆動制御全体を制御するCPUの制御を介さず
に前記速度テーブルのデータを順次読み出すメモリアク
セス制御部と、 前記速度テーブルから読み出したデータ値を時間データ
に変換する時間変換手段と、 前記時間変換手段の出力に基づき前記モータを動作させ
るための相切り替え信号を発生する相信号発生部とを有
し、 前記時間変換手段の時間データ出力信号を用いて前記メ
モリアクセス制御部に対して次のメモリテーブルヘのア
クセスの発生を促すことを特徴とするモータ制御装置。 - 【請求項2】 前記メモリアクセス制御部は、前記速度
テーブルメモリ内の任意のアドレスからメモリアクセス
を開始するとともに、任意のアドレスで終了し、メモリ
のアクセスが終了した後に一連の動作を制御するCPU
へ割り込みを発生することを特徴とする請求項1に記載
のモータ制御装置。 - 【請求項3】 前記メモリアクセス回路は、駆動制御す
べき複数モータのための速度テーブルメモリにアクセス
するためのバスアービトレーション部を有することを特
徴とする請求項1に記載のモータ制御装置。 - 【請求項4】 前記相信号発生部はモータを駆動するた
めの相の組み合わせを表現できるだけのビット幅を有す
るレジスタの内容を順次切り替えてモータ制御信号とし
て出力することを特徴とする請求項1に記載のモータ制
御装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000098330A JP2001286190A (ja) | 2000-03-31 | 2000-03-31 | モータ制御装置 |
US09/817,038 US6563282B2 (en) | 2000-03-31 | 2001-03-27 | Motor control apparatus |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000098330A JP2001286190A (ja) | 2000-03-31 | 2000-03-31 | モータ制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2001286190A true JP2001286190A (ja) | 2001-10-12 |
Family
ID=18612828
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000098330A Pending JP2001286190A (ja) | 2000-03-31 | 2000-03-31 | モータ制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2001286190A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6747426B2 (en) | 2002-04-26 | 2004-06-08 | Canon Kabushiki Kaisha | Motor control apparatus and method |
-
2000
- 2000-03-31 JP JP2000098330A patent/JP2001286190A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6747426B2 (en) | 2002-04-26 | 2004-06-08 | Canon Kabushiki Kaisha | Motor control apparatus and method |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040831 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041124 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050502 |