JP2626112B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JP2626112B2 JP2626112B2 JP1339613A JP33961389A JP2626112B2 JP 2626112 B2 JP2626112 B2 JP 2626112B2 JP 1339613 A JP1339613 A JP 1339613A JP 33961389 A JP33961389 A JP 33961389A JP 2626112 B2 JP2626112 B2 JP 2626112B2
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- Japan
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- state
- signal
- bus
- microprocessor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサに関し、特にバスサイク
ルの制御、すなわち記憶装置や入出力装置とのデータ転
送における制御信号のアクティブタイミングを制御する
マイクロプロセッサに関する。
ルの制御、すなわち記憶装置や入出力装置とのデータ転
送における制御信号のアクティブタイミングを制御する
マイクロプロセッサに関する。
従来、この種のマイクロプロセッサは、バスサイクル
を起動すると、記憶装置（以下、メモリと称す）や入出
力装置（以下、I/Oと称す）への制御信号がある一定の
（固定した）タイミングでアクティブとなるように構成
されている。
を起動すると、記憶装置（以下、メモリと称す）や入出
力装置（以下、I/Oと称す）への制御信号がある一定の
（固定した）タイミングでアクティブとなるように構成
されている。
上述した従来のマイクロプロセッサは、バスサイクル
における制御信号のアクティブタイミングがバスサイク
ルの起動時から一定時間後にアクティブとなるように固
定されているので、I/Oの種類によっては書き込み回復
時間を長くとらねばならず、しかもこの場合には、書き
込み動作を連続しないように、ソフト的な配慮を必要と
するという欠点がある。
における制御信号のアクティブタイミングがバスサイク
ルの起動時から一定時間後にアクティブとなるように固
定されているので、I/Oの種類によっては書き込み回復
時間を長くとらねばならず、しかもこの場合には、書き
込み動作を連続しないように、ソフト的な配慮を必要と
するという欠点がある。
また、従来のマイクロプロセッサはその動作周波数の
ハード的に変えた場合、最適なバスサイクルシーケンス
に近くするには、ダミーの命令（書き込みサイクルが連
続しないための処理）を増やしたり、あるいは減らした
りする必要が生じるという欠点がある。
ハード的に変えた場合、最適なバスサイクルシーケンス
に近くするには、ダミーの命令（書き込みサイクルが連
続しないための処理）を増やしたり、あるいは減らした
りする必要が生じるという欠点がある。
本発明の目的は、かかるバスサイクルにおけるアクテ
ィブタイミングのソフトウェア設計を容易にするととも
に、バスの使用効率を向上させるマイクロプロセッサを
提供することにある。
ィブタイミングのソフトウェア設計を容易にするととも
に、バスの使用効率を向上させるマイクロプロセッサを
提供することにある。
本発明のマイクロプロセッサは、空きステートを含ん
だクロック単位で遷移する複数の内部ステートを設定す
るにあたり、前記複数の内部ステート間の遷移をアクセ
ス要求信号および外部信号の組合わせにより決定し、複
数のステート信号を出力するステート生成回路と、前記
ステート生成回路からの前記複数のステート信号により
記憶装置および入出力装置へのデータの書き込みおよび
読み出し用のバスを制御するためのアドレス信号および
制御信号を出力するバス制御回路とを有し、前記ステー
ト生成回路の前記ステート信号により前記制御信号を活
性化するタイミングを可変できるようにし、前記記憶装
置および前記入出力装置をアクセスする時のバスサイク
ルを制御するように構成される。
だクロック単位で遷移する複数の内部ステートを設定す
るにあたり、前記複数の内部ステート間の遷移をアクセ
ス要求信号および外部信号の組合わせにより決定し、複
数のステート信号を出力するステート生成回路と、前記
ステート生成回路からの前記複数のステート信号により
記憶装置および入出力装置へのデータの書き込みおよび
読み出し用のバスを制御するためのアドレス信号および
制御信号を出力するバス制御回路とを有し、前記ステー
ト生成回路の前記ステート信号により前記制御信号を活
性化するタイミングを可変できるようにし、前記記憶装
置および前記入出力装置をアクセスする時のバスサイク
ルを制御するように構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示すマイクロプロセ
ッサのブロック図である。
ッサのブロック図である。
第１図に示すように、本実施例はマイクロプロセッサ
１内部にステート生成回路２とバス制御回路３とを有し
て構成される。このステート生成回路２は方形波信号の
クロック（CLK）４およびバスサイクルを起動させるた
めのアクセス要求信号５と、外部端子であるREDYF信号
６およびREADYL信号７とを入力し、ステートS1信号8,ス
テートS2信号９およびステートSI信号10をバス制御回路
３へ出力する。また、バス制御回路３はステート信号群
（S1,S2,SI）の信号状態によりアドレスバス11とメモリ
・I/O制御信号バス12の変化タイミングを決定する。
１内部にステート生成回路２とバス制御回路３とを有し
て構成される。このステート生成回路２は方形波信号の
クロック（CLK）４およびバスサイクルを起動させるた
めのアクセス要求信号５と、外部端子であるREDYF信号
６およびREADYL信号７とを入力し、ステートS1信号8,ス
テートS2信号９およびステートSI信号10をバス制御回路
３へ出力する。また、バス制御回路３はステート信号群
（S1,S2,SI）の信号状態によりアドレスバス11とメモリ
・I/O制御信号バス12の変化タイミングを決定する。
第２図は第１図に示すステート生成回路の動作を説明
するための状態遷移図である。
するための状態遷移図である。
第２図に示すように、マイクロプロセッサ１の内部状
態としては、S1,S2,SIのいずれかの状態であり、各状態
は１クロック単位で遷移する。
態としては、S1,S2,SIのいずれかの状態であり、各状態
は１クロック単位で遷移する。
すなわち、ＡはREADYF信号６がアクティブの時であ
り、ＢはREADYL信号７がアクティブで且つ次のアクセス
要求５がない時である。また、C,D,GはそれぞれREADYF
信号６がインアクティブ、READYL信号７がインアクティ
ブ、アクセス要求信号５がない時の状態である。更に、
ＥはREADYL信号７がアクティブで且つ次のアクセス要求
信号５がある時の状態であり、Ｆはアクセス要求信号５
があった時の状態である。
り、ＢはREADYL信号７がアクティブで且つ次のアクセス
要求５がない時である。また、C,D,GはそれぞれREADYF
信号６がインアクティブ、READYL信号７がインアクティ
ブ、アクセス要求信号５がない時の状態である。更に、
ＥはREADYL信号７がアクティブで且つ次のアクセス要求
信号５がある時の状態であり、Ｆはアクセス要求信号５
があった時の状態である。
第３図は第１図におけるマイクロプロセッサのバスサ
イクル動作を説明するためのタイミング図である。
イクル動作を説明するためのタイミング図である。
第３図に示すように、アクセス要求信号５がアクティ
ブとなると、ステート生成回路２はS1状態となり、ステ
ートS1信号８が「１」になる。このS1状態では、アドレ
スバス11にアドレス情報を出力し、バスサイクルが起動
開始となる。また、ステート生成回路２がS1状態では、
クロック（CLK）の立ち上りでREADYF信号６をサンプリ
ングし、「１」であればS2状態へ遷移し、「０」であれ
ばS1状態に遷移する。
ブとなると、ステート生成回路２はS1状態となり、ステ
ートS1信号８が「１」になる。このS1状態では、アドレ
スバス11にアドレス情報を出力し、バスサイクルが起動
開始となる。また、ステート生成回路２がS1状態では、
クロック（CLK）の立ち上りでREADYF信号６をサンプリ
ングし、「１」であればS2状態へ遷移し、「０」であれ
ばS1状態に遷移する。
次に、S2状態になると、アドレスバス11にアドレス情
報を出力し続けるとともに、メモリ・I/O制御信号12を
アクティブとする。また、このS2状態ではクロック（CL
K）の立ち上りでREADYL信号７をサンプリングし、
「１」であればS1状態かSI状態へ遷移し、「０」であれ
ばS2状態に遷移する。さらに、S1状態かSI状態へ遷移す
る場合にはメモリ・I/O制御信号12をインアクティブと
する。
報を出力し続けるとともに、メモリ・I/O制御信号12を
アクティブとする。また、このS2状態ではクロック（CL
K）の立ち上りでREADYL信号７をサンプリングし、
「１」であればS1状態かSI状態へ遷移し、「０」であれ
ばS2状態に遷移する。さらに、S1状態かSI状態へ遷移す
る場合にはメモリ・I/O制御信号12をインアクティブと
する。
このように、メモリやI/Oへの書き込み、読み出し制
御信号12はマイクロプロセッサ１の外部より入力するRE
ADY信号のタイミングに応じてアクティブとなるタイミ
ングを可変にできるので、バスの使用効率を高めること
ができる。
御信号12はマイクロプロセッサ１の外部より入力するRE
ADY信号のタイミングに応じてアクティブとなるタイミ
ングを可変にできるので、バスの使用効率を高めること
ができる。
第４図は本発明の第二の実施例を示すマイクロプロセ
ッサのブロック図である。
ッサのブロック図である。
第４図に示すように、本実施例はマイクロプロセッサ
１の内部にステート生成回路２とバス制御回路３とを有
するのは、前述した第一の実施例と同様であるが、ステ
ート生成回路２は方形波信号のクロック（CLK）４およ
びバスサイクルを起動させるためのアクセス要求信号５
と、外部端子であるREADY信号13とを入力する点が異な
っている。また、ステート生成回路２から出力されるス
テートS1信号8,ステートS2信号9,ステートSI信号10をバ
ス制御回路３へ出力すること、およびバス制御回路３が
ステート信号群（S1,S2,SI）の信号状態によりアドレス
バス11とメモリ・I/O制御信号（バス）12の変化タイミ
ングを決定することは第一の実施例と同様である。
１の内部にステート生成回路２とバス制御回路３とを有
するのは、前述した第一の実施例と同様であるが、ステ
ート生成回路２は方形波信号のクロック（CLK）４およ
びバスサイクルを起動させるためのアクセス要求信号５
と、外部端子であるREADY信号13とを入力する点が異な
っている。また、ステート生成回路２から出力されるス
テートS1信号8,ステートS2信号9,ステートSI信号10をバ
ス制御回路３へ出力すること、およびバス制御回路３が
ステート信号群（S1,S2,SI）の信号状態によりアドレス
バス11とメモリ・I/O制御信号（バス）12の変化タイミ
ングを決定することは第一の実施例と同様である。
要するに、本実施例では、S1状態でサンプリングする
外部信号とS2状態でサンプリングする外部信号をREADY
信号13に共用させたものであり、これにより第一の実施
例に対して端子数を減らすことができるという利点があ
る。
外部信号とS2状態でサンプリングする外部信号をREADY
信号13に共用させたものであり、これにより第一の実施
例に対して端子数を減らすことができるという利点があ
る。
以上説明したように、本発明のマイクロプロセッサ
は、S1状態からS2状態への遷移を外部信号により制御す
ることにより、メモリやI/Oへの書き込みおよび読み出
し用の制御信号のアクティブになるタイミングを可変に
することができるので、リカバリタイムを長く必要とす
るI/Oをシステムに取り込む際のソフトウェア設計がハ
ードウェアの制限を考慮することなく最適なバスサイク
ルタイミングに設計でき、しかもバスの使用効率を高め
ることができるという効果がある。
は、S1状態からS2状態への遷移を外部信号により制御す
ることにより、メモリやI/Oへの書き込みおよび読み出
し用の制御信号のアクティブになるタイミングを可変に
することができるので、リカバリタイムを長く必要とす
るI/Oをシステムに取り込む際のソフトウェア設計がハ
ードウェアの制限を考慮することなく最適なバスサイク
ルタイミングに設計でき、しかもバスの使用効率を高め
ることができるという効果がある。
第１図は本発明の第一の実施例を示すマイクロプロセッ
サのブロック図、第２図は第１図に示すステート生成回
路の動作を説明するための状態遷移図、第３図は第１図
におけるマイクロプロセッサのバスサイクル動作を説明
するためのタイミング図、第４図は本発明の第二の実施
例を示すマイクロプロセッサのブロック図である。 １……マイクロプロセッサ、２……ステート生成回路、
３……バス制御回路、４……クロック信号、５……アク
セス要求信号、6,7,13……外部READY信号、８……S1信
号、９……S2信号、10……SI信号、11……アドレスバ
ス、12……メモリI/O制御信号バス。
サのブロック図、第２図は第１図に示すステート生成回
路の動作を説明するための状態遷移図、第３図は第１図
におけるマイクロプロセッサのバスサイクル動作を説明
するためのタイミング図、第４図は本発明の第二の実施
例を示すマイクロプロセッサのブロック図である。 １……マイクロプロセッサ、２……ステート生成回路、
３……バス制御回路、４……クロック信号、５……アク
セス要求信号、6,7,13……外部READY信号、８……S1信
号、９……S2信号、10……SI信号、11……アドレスバ
ス、12……メモリI/O制御信号バス。
Claims (1)
- 【請求項１】空きステートを含んだクロック単位で遷移
する複数の内部ステートを設定するにあたり、前記複数
の内部ステート間の遷移をアクセス要求信号および外部
信号の組合わせにより決定し、複数のステート信号を出
力するステート生成回路と、前記ステート生成回路から
の前記複数のステート信号により記憶装置および入出力
装置へのデータの書き込みおよび読み出し用のバスを制
御するためのアドレス信号および制御信号を出力するバ
ス制御回路とを有し、前記ステート生成回路の前記ステ
ート信号により前記制御信号を活性化するタイミングを
可変できるようにし、前記記憶装置および前記入出力装
置をアクセスする時のバスサイクルを制御することを特
徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339613A JP2626112B2 (ja) | 1989-12-26 | 1989-12-26 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339613A JP2626112B2 (ja) | 1989-12-26 | 1989-12-26 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196352A JPH03196352A (ja) | 1991-08-27 |
| JP2626112B2 true JP2626112B2 (ja) | 1997-07-02 |
Family
ID=18329149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339613A Expired - Fee Related JP2626112B2 (ja) | 1989-12-26 | 1989-12-26 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626112B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01121965A (ja) * | 1987-11-06 | 1989-05-15 | Nec Corp | マイクロプロセッサ |
-
1989
- 1989-12-26 JP JP1339613A patent/JP2626112B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経バイト，Ｎｏ．８，日経マグロウヒル社（１９８５−５），Ｐ．１１１−Ｐ．１２６ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03196352A (ja) | 1991-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |