JP3720669B2 - モータ制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明はモータ制御装置、特に複数の相信号の組み合わせにより制御されるモータの駆動制御を行なうモータ制御装置に関するものである。
【0002】
【従来の技術】
従来より、プリンタなどの用紙搬送等の動力源として、紙送り機構などの駆動手段として、相信号の組み合わせにより制御されるモータ(ステッピングモータ)が用いられている。
【0003】
図2は、従来の画像形成装置などにおいて、上記のようなモータを制御するモータ制御部の構造を示したものである。図2において、符号2001は一連の動作を制御するCPU、2002はシステムバスであり、このシステムバスに各構成部材が接続されている。符号2003はCPUのROMであり、プログラム及び各種データが格納される。
【0004】
符号2004はデータRAM、2005はタイマIC、2006はタイマICからの割り込み信号、2007はモータを動作させるための相パターン信号、2008はモータとインターフェースするためのバッファ回路、2009はモータである。
【0005】
CPU2001は、一定時間ごとにタイマICからの割り込みを受け、ROM2003あるいはRAM2004に展開された駆動データに基づき、モータ2009の相パターン信号をバスインターフェース回路や増幅器から構成されたバッファ回路を介して制御する。すなわち、CPU2001自体の制御により駆動データの読み出しとバッファ回路2008への転送を行なうものである。
【0006】
図3は、図2におけるモータの動作タイミングを示している。ここでは、モータ2009は信号Aと信号Bの2本の相信号の組み合わせで動作するものとし、それぞれの信号レベルの組み合わせを変更して、T1からT4の状態を与えることにより所定の角度回転させることができる。(T4の次はT1に戻る)。
【0007】
図4は、図2の従来構成などにより制御されるモータの加速および定速回転の様子を示したものである。図4はモータの速度と時間をグラフ化したものであり、図示のようにt1、t2…の時点で相切り換えを行なうことにより遅い速度からだんだん速い速度に制御が変わっていき、符号4001の時点で等速度に制御されている。一般的にこの種のモータは、回転開始時は高いトルクが必要になるために、低速度で動作開始させ、段々に高速動作に変えて行くことが要求される。
【0008】
なお、モータの速度に関して、図3に示したように、相信号の状態が変化することによる回転角は一定であることから、モータに与える相信号の期間を短くすることにより、T1からT2,T3,T4と早く切り替わればモータは結果としてより高速で回転することとなる。
【0009】
図4下段は、相切り替えによるモータの速度制御を具体的に示したものであり、たとえばある時点tnでモータの相信号を図3のT1からT2へ切り替え、t2の時点でT2からT3へ切り替えるといった動作を繰り返すことによりそれぞれ相信号が切り替わるまでの時間が徐々に短くなってゆくのが分かる。
【0010】
ここで、再び図2において、従来方式のモータ速度制御の方法を説明する。
【0011】
図2のCPU2001は図示しない操作パネル等の指示によりモータ2009を動作させるにあたり、速度テーブルをRAM2004(あるいはROM2003)上に用意する。また、モータへ供給する相信号は、CPUの出力信号をインターフェース回路2008を介してモータ2009へT1のパターンを与える。
【0012】
そして、タイマ2005に動作開始命令を与え駆動データテーブルの最初の値を設定する。その後タイマ2005の動作によりCPU2001に対して割り込み2006が発生し、CPU2001はこの割り込みを受けてモータ2007への相信号をT2に書き換えて次のテーブルの値を2004のRAMから読み出し、タイマ2005にセットする。この動作を順次繰り返し行なうことにより、所定のスピードに達した時点でタイマの更新を行うのを止め、以後は相信号パターンの更新のみを行なうことにより定速駆動に入る。以上の動作により図4の動作が実現される。
【0013】
【発明が解決しようとする課題】
しかしながら、上記従来構成では、タイマICからの割り込みに基づきCPUの主導により相信号を切り替えるため、次のような問題がある。
【0014】
1)相信号の切り替えタイミングの時間的遅延
割り込みから信号をセットするまでに時間的な遅延が発生し、相切り替え時間が、割り込み処理時間に対して十分大きくて問題にならない場合を除き、一般的には回転速度のばらつきという不具合が生じる。
【0015】
2)割り込みによるCPUの処理速度の低下
モータが複数存在したり、モータの回転速度が速い場合に、CPUへ入力される割り込みの間隔が短くなり、CPUの他の処理効率が悪化するという不具合が生じる。
【0016】
3)テーブルメモリの増大
モータの加減速特性を複数必要とするシステムにおいては、テーブルの値が増大しコストアップが生じる。
【0017】
そこで本発明の課題は、この種のモータ制御装置において、簡単安価に実施でき、制御手段であるCPUの負担を軽減でき、また、モータの駆動データテーブルを格納するメモリの容量を低減できるようにすることにある。
【0018】
【課題を解決するための手段】
上記の課題を解決するため、本発明においては、複数の相信号の組み合わせにより制御されるモータの駆動制御を行なうモータ制御装置において、
前記モータの速度を段階的に設定するための速度データを格納した速度テーブルメモリと、
モータの駆動制御全体を制御するCPUの制御を介さずに前記速度テーブルのデータを順次読み出すメモリアクセス制御部と、
前記速度テーブルから読み出したデータ値を時間データに変換する時間変換手段と、
前記時間変換手段の出力に基づき前記モータを動作させるための相切り替え信号を発生する相信号発生部と、
前記メモリアクセス制御部が前記速度テーブルのデータを順次読み出す際の読み出しアドレスに任意の変化量を設定するためのステップレジスタとを有し、
前記ステップレジスタに設定するアドレスの変化量を変更することにより同一の前記速度テーブルメモリから前記モータの加減速パターンを複数生成する構成を採用した。
【0019】
【発明の実施の形態】
以下、図を参照して本発明の実施の形態を説明する。
【0020】
(第1実施形態)
図1および図7に本発明を採用したモータ制御回路の実施形態を示す。図7は本発明を適用したモータ制御回路の全体の構成を、また、図1はその一部、特にモータ制御ブロック部の構成を詳細に示している。
【0021】
図7において、符号7001は一連の動作を制御するCPUであり、CPU7001はRAM7003をワークエリアとして、ROM7002に格納されたプログラムに従ってモータの駆動制御を行なう。
【0022】
図7では、プリンタの紙送りなどのための動力源として用いられるモータ(M)が3つ設けられており、それぞれ符号7004から7006の各モータ制御ブロックにより制御される。
【0023】
本実施形態においてはCPU7001は直接、モータ駆動データの入出力を制御しない。モータ駆動データの入出力は上記のモータ制御ブロック7004〜7006、およびバス調停回路(バスアービタ)7007により行なわれる。バス調停回路7007は、モータ制御ブロックからの速度テーブルデータを後述のDMA(Direct Memory Access)制御によりアクセスするためのものである。
【0024】
図1に上記のモータ制御ブロック7004〜7006廻りの詳細な構造を示す。図1において、符号1000は図7のモータ制御ブロック7004〜7006に相当するモータ制御ブロックを示す。
【0025】
図1において、符号1001はDMAC(DMAコントローラ)によって構成されるメモリアクセス制御部、1002はタイマ回路により構成される時間変換回路、1003はモータの相信号を発生させる相信号発生部(詳細な構成については後述する)、1004は速度テーブル格納用メモリ(たとえば前述のROM7002、あるいはRAM7003)にアクセスするためのバスアービトレーション回路である。
【0026】
符号1005は、任意の回転ステップで割り込みを発生させるタイマ回路で、CPU7001のモータ駆動制御に用いられる。
【0027】
本実施形態においては、CPU7001の主導ではなく、モータの駆動データ、すなわち速度テーブルデータはモータ制御ブロック1000およびバスアービトレーション回路1004により行なわれる。
【0028】
本実施形態においては、DMAC(DMAコントローラ)によって構成されるメモリアクセス制御部1001は、バスアービトレーション回路1004を介して速度テーブルメモリにアクセスし、速度データを読み出すが、その際、メモリアクセス制御部1001にスタートアドレス(図1中のSTART ADDRESS)とエンドアドレス(同END ADDRESS)をセットし、信号”DMA EXEC”を与えることにより特定のアドレスから速度テーブルのデータを読み出させることができる。
【0029】
また、本実施形態ではさらにメモリアクセス制御部1001はステップレジスタ1001aを有し、このステップレジスタ1001aにCPU7001から”STEP”信号により任意のステップ量を与えることにより、速度テーブルからデータを読み出すアドレスの変更ステップを決定することができる。
【0030】
なお、メモリアクセス制御部1001は、ステップレジスタ1001aによるテーブルアドレスのステップにより、最初に設定されたエンドアドレスを過ぎた場合はエンドアドレス(終了アドレス)においてDMA転送を終了するリミット機能を有するものとする。
【0031】
本実施形態では、以上のようなステップレジスタ1001aを用いて、同一の速度テーブルから異なるデータパターンを読み出すことができ、単一の速度テーブルに複数の加減速パターンを格納したのと同じ効果を得ることができ、CPUへの負荷を軽減させるとともに、単一の速度テーブルから複数の加減速パターンを生成できるので、速度テーブルのために必要なメモリ容量を大きく削減することができる。メモリの節約が可能になる。
【0032】
図12にモータの速度テーブルの一例を示す。図12の速度テーブル格納メモリはアドレス100から始まり、162まで続き、各アドレスに図中右端のデータが格納される。図の左側は実際に格納されるデータではなく、ある駆動系において各データに対応する実際の累積駆動時間、制御速度(PPS)、加速度(PPS/ms)、駆動時間(ms)を示している。この例では、初期速度は220PPSであり、最終的には2941PPSに達するようモータが制御される。
【0033】
図5は図12のテーブルをグラフ化したもので、図示のように、この動作は一定の加速度でモータを加速するものであり、加速度は水平の直線、速度は一定の傾斜の直線上を変化する。また、このような駆動条件を構成するために、モータの相切り換えのインターバルは起動直後は長く、それが除々に短くなるように制御しなければならないのが判る。
【0034】
図12のテーブルの例は、一定の駆動制御条件の全てのデータを並べたものであるが、このテーブルから、上記のメモリアクセス制御部1001のステップレジスタ1001aを用いてたとえば、1つおきにデータを読み出せば全く別の加減速特性を得ることができるのがわかる。
【0035】
たとえば、図9は、図12のテーブルから、ステップレジスタ1001aを用いて異なるステップ量により速度データを読み出した場合に得られる加速特性のグラフを示している。図9の「系列1」はメモリアクセス制御部1001のステップレジスタ1001aの設定によりDMAのステップ量を1とした場合(順番にアドレスを1つずつ加算)を示し、「系列2」はDMAのステップ量を2とした場合(テーブルメモリのアドレスを1つ飛びに読む)の加速特性を示す。
【0036】
このようにして、本実施形態によれば、メモリアクセス制御部1001のステップレジスタ1001aによる操作を行なうことにより、単一の速度テーブルに複数の加減速パターンを格納したのと同じ効果を得ることができ、テーブルメモリの容量を低減することができる。
【0037】
次に、以上の構成における動作につき詳細に説明する。
【0038】
図7のCPU7001によりモータの起動を行なう場合、速度テーブル格納メモリにあらかじめ駆動データをロードしておく。このときの速度テーブルメモリは図12に示したようなデータを格納しているものとする。
【0039】
さて、上記のような速度テーブルが用意されているものとすると、CPUは、まずメモリアクセス制御部1001にスタートアドレス(図1中のSTART ADDRESS)とエンドアドレス(同END ADDRESS)をセットする。また、信号”STEP”を用いて、テーブルを読み出す際のアドレスのステップ量を設定しておく。
【0040】
続いて、メモリアクセス制御部1001は最初のアドレス(図12の例でいえば100番地)のデータを読むために、バスアービトレーション回路1004にアドレス信号とリクエスト信号である“DREQ”信号を出力する。
【0041】
これにより、バスアービトレーション回路1004は他のモータ制御部からのメモリアクセス要求とのタイミング調停を行ない、要求されたアドレスのデータが読み込まれたらメモリアクセス制御部1001ヘデータを出力するとともに、データの確定を通知する信号“DACK”を出力する。
【0042】
これにより、メモリアクセス制御部1001は読み込んだ速度テーブルデータをタイマ回路からなる時間変換回路1002へ“CMP”信号として出力する。
【0043】
その後、実際にモータを動作させるタイミングになると、時間変換回路1002に対して”CLR”信号をOFFとし、メモリアクセス制御部1001にスタートを意味する”DMA−EXEC”信号を入力する。
【0044】
これにより、時間変換回路1002の内部カウンタが動作し“CMP”信号により入力された値に達すると信号”PPS−CLK”を相信号発生部1003へ入力する。この信号”PPS−CLK”はメモリアクセス制御部1001にも入力され、この信号”PPS−CLK”の入力を契機としてメモリアクセス制御部1001は次のデータの読み出しに進む。その際、ステップレジスタ1001aによる設定に応じて次に読み出しを行う速度テーブルメモリのアドレスが決定され、そのアドレスがバスアービトレーション回路1004に入力される。
【0045】
上記動作を続けることにより、図4の相切り替え信号である”PPS−CLK”が図12の速度テーブルに基づき生成され、最終的にそのテーブルメモリのアドレスに達して、PPSの値が2941の速度に達した時点で1001のメモリアクセス制御部はこれ以降のメモリアクセスを終了するとともに、モータの加速動作が終了したことを示す割り込み信号”DMA−END”を出力し、CPU7001に通知する。また、TCU1005は任意の時点からモータが任意の回転角進んだ事をCPUに通知し、CPU7001は、通知された回転角度に基づき所定のモータ制御を行なう。
【0046】
以上のようにして、図12の速度テーブルに基づき”PPS−CLK”の発生間隔がだんだん短くなるように制御し、モータを加速させることができる。その際、図9に示したように、メモリアクセス制御部1001のステップレジスタ1001aによる設定を行なっておくことにより、異なる加減速特性を得ることができる。すなわち、本実施形態によれば、単一の速度テーブルに複数の加速パターンを格納したのと同じ効果を得ることができ、テーブルメモリの容量を低減することができる。
【0047】
次に“PPS−CLK”に基づきモータの制御信号を生成する構成につき説明しておく。ここでは、本実施形態のモータは”A”、”A−“、”B”、”B−“の4相により駆動されるものとする。
【0048】
図6は、図1のモータの相信号を発生させる相信号発生部1003の構成を詳細に示したものである。図6においては、発生すべき、”A”、”A−“、”B”、”B−“の4相の相それぞれの信号に対しパターンデータを格納するレジスタ6001〜6004を有する。
【0049】
図6において、符号6005はカウンタであり、“PPS−CLK”が入力されるたびに動作し、カウンタの出力値によって前記レジスタの中の対応したビット値を出力し相信号とするものである。カウンタ6005はUP/DOWNの切り替えにより相信号パターンの進み方が逆転でき、これによりモータの回転方向の制御も行なうことができる。
【0050】
モータの相信号の組み合わせが8通りある場合は、レジスタ6001〜6004は8ビットのレジスタ(図示のレジスタ6001の場合、A[0]〜A[3])で構成され、UPカウント時は出力信号としてREG[0]→REG[1]→REG[2]→REG[3]→REG[0]と動作し、また、DOWNカウント時は出力信号としてREG[0]→REG[3]→REG[2]→REG[1]→REG[0]と動作する(上記の「REG」は図6中のレジスタA[0]〜A[3]に、また、B相の場合はB[0]〜B[3]に相当する)。出力信号は4into1のマルチプレクサを介してモータの励磁相の1つに出力される。
【0051】
以上のように相信号発生部1003を構成することにより、インターバルレジスタ1006が設けられており、また、単一の速度テーブルのみしか有していない場合でも、各モータのさまざまな加速パターンを生成することができる。
【0052】
なお、これまでは加速動作のみに関して述べたが、減速のための速度テーブルを用意しておけば、減速動作についても同様の構成で制御できるのはいうまでもない。たとえば、図10はモータの起動〜加速〜定速運転〜減速〜停止までの動作を示している。ここでは、加速動作を開始する為に加速設定の速度テーブルを読むためにDMAを起動し、DMAの終了割り込みが発生した時点で、モータは等速回転になり、減速〜停止が必要になった時点でCPU7001が減速テーブルを読むためのDMA起動を行なう。そして、減速テーブルが終了した時に生じるDMA終了割り込みにより、CPU7001はモータの回転が最低速度になったことを検知することができる。
【0053】
図11はより複雑な複合動作を示している。たとえばプリンタなどにおいては、紙搬送におけるモータ制御では、紙搬送系に複数のモータが設けられるのは普通であり、このような構成では搬送している紙が他のモータとも噛んでいる場合があり、モータは自分自身の駆動スペックのみではなく、他のモータの制約も受けることになる。このような構成では、図11のようなより複雑な駆動制御を行なう必要がある。
【0054】
たとえば、図11では、タイミングt0〜t1、t2〜t3の加速フェーズでは異なる加速度を得るためにそれぞれ別の速度データテーブルを用いている。これは、起動直後は他のモータとの兼ねあいで中速回転までしか上げられず、しかもt0〜t1における最初の加速では加速スピード自体も低いものとしなければならないためである。その後、紙が遅いモータの制約から解放された時点(t2)において、もう一度加速を行なって高速回転に立ち上げ所期の定速運転(t3〜)を行なう。
【0055】
そして、停止させる際(t4〜t5)に、減速のための速度データを格納したテーブルを用い、上述の制御によりステップレジスタ1001aの進み量を大きくすることにより、短い時間で減速することができる。あるいは、上記の2段階の加速の際にも、加速度の調整が必要であれば、タイミングt0〜t1およびt2〜t3のそれぞれの期間で異なるステップレジスタ1001aに異なるステップ量を与えるようにしてもよい。
【0056】
以上から明らかなように、本実施形態によれば、メモリアクセス制御部1001に速度テーブルのデータを順次読み出す際の読み出しアドレスに任意の変化量を設定するためのステップレジスタ1001aを設けた構成を採用しているので、CPUへの負荷を伴わずにハードウエアのみでモーターの速度制御を行なうことができ、さらに、ステップレジスタ1001aにアドレスのステップ量の設定を行なうことにより、1つの速度テーブルから異なる加減速特性を得ることができる。すなわち、本実施形態によれば、単一の速度テーブルに複数の加速パターンを格納したのと同じ効果を得ることができ、テーブルメモリの容量を低減することができる。
【0057】
また、ステップレジスタ1001aによる読み出しアドレスの制御により、最初にメモリアクセス制御部1001に設定された速度テーブルの読み出し終了アドレスを過ぎた場合は最初に設定された終了アドレスにおいて速度テーブルの読み出しを終了させるリミット機能を設けているので、制御系は必要に応じて任意のステップ量を設定することができ、メモリの所定領域外をアクセスして動作エラーを起すこともない。
【0058】
さらに、制御すべきモータが複数存在する場合には、バスアービトレーション部を設けて同一の速度テーブルメモリを複数のモータで共用できるようメモリアクセスを調停するようにしているので、これによってもCPUへの負荷を軽減させることができる。
【0059】
また、相信号発生部1003をモータを制御するための相の組み合わせを表現できるだけの長さを持ったレジスタの内容をモータ制御信号として順次切り替えて出力するよう構成することにより、CPUへの負荷を軽減させることができる。
【0060】
(第2実施形態)
図8は、本発明による異なるモータ制御系の全体構成を示したものである。図8は図7の全体構成に対応するもので、テーブルメモリを格納するRAM7008をモータ制御部8000側のシステムバス8008とは独立した専用バス8000aに接続し、モータのデータを転送するバスをCPU8001側のシステムバス8008から独立させたものである。
【0061】
図8において、符号8001は一連の動作を制御するCPUで、そのシステムバス8008には、プログラムやデータが格納されているROM8002、CPU8001の処理に使用されるRAM8003が接続されている。
【0062】
一方、モータ制御部8000側の符号8004〜8006は、それぞれ図7のモータ制御ブロック7004(あるいは図1の1000)に相当するモータ制御ブロックである。符号8007は、モータ制御ブロック8004〜8006からの速度テーブルデータをDMA転送によりアクセスするためのバス調停回路であり、専用バス8000aを介して速度テーブルを格納したRAM7008と接続されている。
【0063】
以上のように、速度テーブルメモリを、全体を制御するCPUのシステムバスとは独立した専用バスに設けることにより、DMA発生時にシステムバスに負荷をかけることがなくなり、全体のシステムの性能を第一の実施形態に比して向上することができる。
【0064】
図8の各モータ制御ブロック7004〜7006は、上述の第1実施形態と同様に構成することができ、その内部構成および動作説明は前述同様なのでここでは省略する。
【0065】
なお、第1、第2実施形態ともに、パターンレジスタのサイズは使用するモータの相パターンの数だけ用意するものとして、上記の実施形態では4ビット、つまりモータの相パターンは4種類としたがこのビット長は8でも16でもかまわず、本発明に何ら制約を与えるものではないのはいうまでもない。
【0066】
また、以上ではモータはプリンタなどの紙送りに用いられるものを前提として説明したが、本発明によるモータ制御は被駆動部材により限定されるものはなく、任意の被駆動部材を駆動するモータの制御に用いることができるのはいうまでもない。
【0067】
【発明の効果】
以上の説明から明らかなように、本発明によれば、複数の相信号の組み合わせにより制御されるモータの駆動制御を行なうモータ制御装置において、前記モータの速度を段階的に設定するための速度データを格納した速度テーブルメモリと、モータの駆動制御全体を制御するCPUの制御を介さずに前記速度テーブルのデータを順次読み出すメモリアクセス制御部と、前記速度テーブルから読み出したデータ値を時間データに変換する時間変換手段と、前記時間変換手段の出力に基づき前記モータを動作させるための相切り替え信号を発生する相信号発生部と、前記メモリアクセス制御部が前記速度テーブルのデータを順次読み出す際の読み出しアドレスに任意の変化量を設定するためのステップレジスタとを有し、前記ステップレジスタに設定するアドレスの変化量を変更することにより同一の前記速度テーブルメモリから前記モータの加減速パターンを複数生成する構成を採用することにより、全体の動作を制御するCPUへの負荷を伴わずにハードウエアのみでモーターの速度制御を行なうことができ、さらに、ステップレジスタにアドレスのステップ量の設定を行なうことにより、1つの速度テーブルから異なる加減速特性を得ることができ、単一の速度テーブルに複数の加減速パターンを格納したのと同じ効果を得ることができ、テーブルメモリの容量を低減することができる、という優れた効果が得られる。
【図面の簡単な説明】
【図1】本発明を採用したモータ制御ブロックの構成を示したブロック図である。
【図2】従来例のモータ制御系の全体構成を示したブロック図である。
【図3】本発明に係るモータの駆動原理を示した説明図である。
【図4】本発明に係るモータ加速動作の概要を示した説明図である。
【図5】本発明の実施形態における加速タイミングを示した説明図である。
【図6】本発明の実施形態における相信号発生ブロックの詳細を示したブロック図である。
【図7】本発明の第1実施形態の全体構成を示したブロック図である。
【図8】本発明の第2実施形態の全体構成を示したブロック図である。
【図9】本発明において、図12の速度テーブルを用い、ステップレジスタによる制御を行なうことにより得られるモータの加速特性を示したブロック図である。
【図10】本発明におけるモータの起動から停止までの動作を示した説明図である。
【図11】本発明におけるモータの起動→中速→高速→停止までの動作を示した説明図である。
【図12】本発明の実施形態における加速テーブルの一例を示した表図である。
【符号の説明】
1000 モータ制御ブロック
1001 メモリアクセス制御部
1001a インターバルレジスタ
1002 時間変換回路
1003 相信号発生部
1004 バスアービトレーション回路
2008 インターフェース回路
8000 モータ制御部
8004〜8006 モータ制御ブロック
8008 システムバス
8000a 専用バス
7001 CPU
7008 RAM
8003 RAM
7002 ROM
8002 ROM
1005 TCU
Claims (5)
- 複数の相信号の組み合わせにより制御されるモータの駆動制御を行なうモータ制御装置において、
前記モータの速度を段階的に設定するための速度データを格納した速度テーブルメモリと、
モータの駆動制御全体を制御するCPUの制御を介さずに前記速度テーブルのデータを順次読み出すメモリアクセス制御部と、
前記速度テーブルから読み出したデータ値を時間データに変換する時間変換手段と、
前記時間変換手段の出力に基づき前記モータを動作させるための相切り替え信号を発生する相信号発生部と、
前記メモリアクセス制御部が前記速度テーブルのデータを順次読み出す際の読み出しアドレスに任意の変化量を設定するためのステップレジスタとを有し、
前記ステップレジスタに設定するアドレスの変化量を変更することにより同一の前記速度テーブルメモリから前記モータの加減速パターンを複数生成することを特徴とするモータ制御装置。 - 前記メモリアクセス制御部は、前記速度テーブルメモリ内の任意の読み出し開始アドレスからメモリアクセスを開始するとともに、任意の読み出し終了アドレスで終了し、メモリのアクセスが終了した後に一連の動作を制御するCPUへ割り込みを発生することを特徴とする請求項1に記載のモータ制御装置。
- 前記ステップレジスタによる読み出しアドレスの制御により、最初に前記メモリアクセス制御部に設定された前記速度テーブルの読み出し終了アドレスを過ぎた場合は最初に設定された終了アドレスにおいて前記速度テーブルの読み出しを終了させることを特徴とする請求項1に記載のモータ制御装置。
- 前記メモリアクセス回路は、駆動制御すべき複数モータのための速度テーブルメモリにアクセスするためのバスアービトレーション部を有することを特徴とする請求項1に記載のモータ制御装置。
- 前記相信号発生部はモータを駆動するための相の組み合わせを表現できるだけのビット幅を有するレジスタの内容を順次切り替えてモータ制御信号として出力することを特徴とする請求項1に記載のモータ制御装置。
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