JP2001286189A - モータ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単安価に実施でき、ＣＰＵの負担を軽減で
き、モータの駆動データテーブルを格納するメモリの容
量を低減できるようにする。 【解決手段】 モータの駆動制御全体を制御するＣＰＵ
の制御を介さずにメモリアクセス制御部１００１によ
り、速度テーブルメモリからモータの速度を段階的に設
定するための速度データを順次読み出し、時間変換回路
１００２により速度テーブルから読み出したデータ値を
時間データに変換し、これに基づき相信号発生部１００
３でモータを動作させるための相切り替え信号を発生す
る。インターバルレジスタ１００６により、時間変換手
段１００２の所定回数の時間データ出力ごとにメモリア
クセス制御部１００１に対して次のメモリテーブルヘの
アクセスの発生を促し、それまでは速度テーブルから読
み出した同一のデータ値を用いて時間変換手段を動作さ
せる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はモータ制御装置、特
に複数の相信号の組み合わせにより制御されるモータの
駆動制御を行なうモータ制御装置に関するものである。

【０００２】

【従来の技術】従来より、プリンタなどの用紙搬送等の
動力源として、紙送り機構などの駆動手段として、相信
号の組み合わせにより制御されるモータ（ステッピング
モータ）が用いられている。

【０００３】図２は、従来の画像形成装置などにおい
て、上記のようなモータを制御するモータ制御部の構造
を示したものである。図２において、符号２００１は一
連の動作を制御するＣＰＵ、２００２はシステムバスで
あり、このシステムバスに各構成部材が接続されてい
る。符号２００３はＣＰＵのＲＯＭであり、プログラム
及び各種データが格納される。

【０００４】符号２００４はデータＲＡＭ、２００５は
タイマＩＣ、２００６はタイマＩＣからの割り込み信
号、２００７はモータを動作させるための相パターン信
号、２００８はモータとインターフェースするためのバ
ッファ回路、２００９はモータである。

【０００５】ＣＰＵ２００１は、一定時間ごとにタイマ
ＩＣからの割り込みを受け、ＲＯＭ２００３あるいはＲ
ＡＭ２００４に展開された駆動データに基づき、モータ
２００９の相パターン信号をバスインターフェース回路
や増幅器から構成されたバッファ回路を介して制御す
る。すなわち、ＣＰＵ２００１自体の制御により駆動デ
ータの読み出しとバッファ回路２００８への転送を行な
うものである。

【０００６】図３は、図２におけるモータの動作タイミ
ングを示している。ここでは、モータ２００９は信号Ａ
と信号Ｂの２本の相信号の組み合わせで動作するものと
し、それぞれの信号レベルの組み合わせを変更して、Ｔ
１からＴ４の状態を与えることにより所定の角度回転さ
せることができる。（Ｔ４の次はＴ１に戻る）。

【０００７】図４は、図２の従来構成などにより制御さ
れるモータの加速および定速回転の様子を示したもので
ある。図４はモータの速度と時間をグラフ化したもので
あり、図示のようにｔ１、ｔ２…の時点で相切り換えを
行なうことにより遅い速度からだんだん速い速度に制御
が変わっていき、符号４００１の時点で等速度に制御さ
れている。一般的にこの種のモータは、回転開始時は高
いトルクが必要になるために、低速度で動作開始させ、
段々に高速動作に変えて行くことが要求される。

【０００８】なお、モータの速度に関して、図３に示し
たように、相信号の状態が変化することによる回転角は
一定であることから、モータに与える相信号の期間を短
くすることにより、Ｔ１からＴ２，Ｔ３，Ｔ４と早く切
り替わればモータは結果としてより高速で回転すること
となる。

【０００９】図４下段には、相切り替えによるモータの
速度制御を具体的に示したものであり、たとえばある時
点ｔｎでモータの相信号を図３のＴ１からＴ２へ切り替
え、ｔ２の時点でＴ２からＴ３へ切り替えるといった動
作を繰り返すことによりそれぞれ相信号が切り替わるま
での時間が徐々に短くなってゆくのが分かる。

【００１０】ここで、再び図２において、従来方式のモ
ータ速度制御の方法を説明する。

【００１１】図２のＣＰＵ２００１は図示しない操作パ
ネル等の指示によりモータ２００９を動作させるにあた
り、速度テーブルをＲＡＭ２００４（あるいはＲＯＭ２
００３）上に用意する。また、モータへ供給する相信号
は、ＣＰＵの出力信号をインターフェース回路２００８
を介してモータ２００９へＴ１のパターンを与える。

【００１２】そして、タイマ２００５に動作開始命令を
与え駆動データテーブルの最初の値を設定する。その後
タイマ２００５の動作によりＣＰＵ２００１に対して割
り込み２００６が発生し、ＣＰＵ２００１はこの割り込
みを受けてモータ２００７への相信号をＴ２に書き換え
て次のテーブルの値を２００４のＲＡＭから読み出し、
タイマ２００５にセットする。この動作を順次繰り返し
行なうことにより、所定のスピードに達した時点でタイ
マの更新を行うのを止め、以後は相信号パターンの更新
のみを行なうことにより定速駆動に入る。以上の動作に
より図４の動作が実現される。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来構成では、タイマＩＣからの割り込みに基づきＣＰＵ
の主導により相信号を切り替えるため、次のような問題
がある。

【００１４】１）相信号の切り替えタイミングの時間的
遅延 割り込みから信号をセットするまでに時間的な遅延が発
生し、相切り替え時間が、割り込み処理時間に対して十
分大きくて問題にならない場合を除き、一般的には回転
速度のばらつきという不具合が生じる。

【００１５】２）割り込みによるＣＰＵの処理速度の低
下 モータが複数存在したり、モータの回転速度が速い場合
に、ＣＰＵへ入力される割り込みの間隔が短くなり、Ｃ
ＰＵの他の処理効率が悪化するという不具合が生じる。

【００１６】３）テーブルメモリの増大 モータの加減速特性を複数必要とするシステムにおいて
は、テーブルの値が増大しコストアップが生じる。

【００１７】そこで本発明の課題は、この種のモータ制
御装置において、簡単安価に実施でき、制御手段である
ＣＰＵの負担を軽減でき、また、モータの駆動データテ
ーブルを格納するメモリの容量を低減できるようにする
ことにある。

【００１８】

【課題を解決するための手段】上記の課題を解決するた
め、本発明によれば、複数の相信号の組み合わせにより
制御されるモータの駆動制御を行なうモータ制御装置に
おいて、前記モータの速度を段階的に設定するための速
度データを格納した速度テーブルメモリと、モータの駆
動制御全体を制御するＣＰＵの制御を介さずに前記速度
テーブルのデータを順次読み出すメモリアクセス制御部
と、前記速度テーブルから読み出したデータ値を時間デ
ータに変換する時間変換手段と、前記時間変換手段の出
力に基づき前記モータを動作させるための相切り替え信
号を発生する相信号発生部と、前記時間変換手段の所定
回数の時間データ出力ごとに前記メモリアクセス制御部
に対して次のメモリテーブルヘのアクセスの発生を促
し、それまでは前記速度テーブルから読み出した同一の
データ値を用いて前記時間変換手段を動作させるよう制
御するインターバル制御手段を設けた構成を採用した。

【００１９】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を説明する。

【００２０】（第１実施形態）図１および図７に本発明
を採用したモータ制御回路の実施形態を示す。図７は本
発明を適用したモータ制御回路の全体の構成を、また、
図１はその一部、特にモータ制御ブロック部の構成を詳
細に示している。

【００２１】図７において、符号７００１は一連の動作
を制御するＣＰＵであり、ＣＰＵ７００１はＲＡＭ７０
０３をワークエリアとして、ＲＯＭ７００２に格納され
たプログラムに従ってモータの駆動制御を行なう。

【００２２】図７では、プリンタの紙送りなどのための
動力源として用いられるモータ（Ｍ）が３つ設けられて
おり、それぞれ符号７００４から７００６の各モータ制
御ブロックにより制御される。

【００２３】本実施形態においてはＣＰＵ７００１は直
接、モータ駆動データの入出力を制御しない。モータ駆
動データの入出力は上記のモータ制御ブロック７００４
〜７００６、およびバス調停回路（バスアービタ）７０
０７により行なわれる。バス調停回路７００７は、モー
タ制御ブロックからの速度テーブルデータを後述のＤＭ
Ａ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）制御
によりアクセスするためのものである。

【００２４】図１に上記のモータ制御ブロック７００４
〜７００６廻りの詳細な構造を示す。

【００２５】図１において、符号１０００は図７のモー
タ制御ブロック７００４〜７００６に相当するモータ制
御ブロックを示す。図１において、符号１００１はＤＭ
ＡＣ（ＤＭＡコントローラ）によって構成されるメモリ
アクセス制御部、１００２はタイマ回路により構成され
る時間変換回路、１００３はモータの相信号を発生させ
る相信号発生部（詳細な構成については後述する）、１
００４は速度テーブル格納用メモリ（たとえば前述のＲ
ＯＭ７００２、あるいはＲＡＭ７００３）にアクセスす
るためのバスアービトレーション回路である。

【００２６】本実施形態においては、ＣＰＵ７００１の
主導ではなく、モータの駆動データ、すなわち速度テー
ブルデータはモータ制御ブロック１０００およびバスア
ービトレーション回路１００４により行なわれる。

【００２７】符号１００５は、任意の回転ステップで割
り込みを発生させるタイマ回路で、ＣＰＵ７００１のモ
ータ駆動制御に用いられる。

【００２８】符号１００６は、タイマ回路１００２によ
って構成される時間変換回路からの信号を何回受けたら
１００１のメモリアクセス回路にＤＭＡの起動を要求す
るかを制御するインターバルレジスタである。

【００２９】すなわち、本実施形態においては、メモリ
アクセス制御部１００１がバスアービトレーション回路
１００４を介して速度テーブルメモリから順次読み込ん
だデータを時間変換回路１００２にロード（”ＣＭＰ”
信号）し、時間変換回路１００２が計時終了するごとに
相信号発生部１００３に対して”ＰＰＳ−ＣＬＫ”信号
を発生し相切り換え信号を発生する。

【００３０】そして、メモリアクセス制御部１００１に
次のデータ読み込みを促す際に、インターバルレジスタ
１００６を作用させ、インターバルレジスタ１００６に
設定された回数までメモリアクセス制御部１００１に対
する要求をマスクする。これにより、同一の駆動データ
を複数回用いることができるようになり、モータ速度テ
ーブルを格納するためのメモリ容量を削減することがで
きる。

【００３１】図１２にモータの速度テーブルの一例を示
す。図１２の速度テーブル格納メモリはアドレス１００
から始まり、１６２まで続き、各アドレスに図中右端の
データが格納される。図の左側は実際に格納されるデー
タではなく、ある駆動系において各データに対応する実
際の累積駆動時間、制御速度（ＰＰＳ）、加速度（ＰＰ
Ｓ／ｍｓ）、駆動時間（ｍｓ）を示している。この例で
は、初期速度は２２０ＰＰＳであり、最終的には２９４
１ＰＰＳに達するようモータが制御される。

【００３２】図５は図１２のテーブルをグラフ化したも
ので、図示のように、この動作は一定の加速度でモータ
を加速するものであり、加速度は水平の直線、速度は一
定の傾斜の直線上を変化する。また、このような駆動条
件を構成するために、モータの相切り換えのインターバ
ルは起動直後は長く、それが除々に短くなるように制御
しなければならないのが判る。

【００３３】図１２のテーブルの例は、一定の駆動制御
条件の全てのデータを並べたものであるが、図１２から
明らかなように、このテーブルのデータは殆ど隣接する
データ（時間値）どうしが同一かあるいは極めて近似の
値である。したがって、先のインターバルレジスタ１０
０６の値を２とし、同一のデータを２回用いたらＤＭＡ
要求が起きるようにマスクすれば、テーブルには２回分
の時間データを格納するだけでよくなり、テーブルメモ
リの容量を低減することができるようになる。

【００３４】次に、以上の構成における動作につき詳細
に説明する。

【００３５】図７のＣＰＵ７００１によりモータの起動
を行なう場合、速度テーブル格納メモリに駆動データを
ロードしておく。この場合、上記のように、インターバ
ルレジスタ１００６の制御を前提として、１つのデータ
を２度（あるいはインターバルレジスタの設定値に応じ
た回数）づつ用いることができるようなデータを作成し
ておき、これを用いるものとする。

【００３６】たとえば、図１３は図１の構成において用
いることができる速度テーブルの例を示している。この
速度テーブルは、９６ＰＰＳから１１ＳＴＥＰで６１２
ＰＰＳまで加速する速度テーブルの例で、インターバル
レジスタ１００６に「２」を格納して用いることができ
るものである。図９に図１３の速度テーブルを用いた場
合の加速特性グラフを示す。

【００３７】図９の白ヌキの方のグラフは、図１３のデ
ータでインターバルレジスタ１００６の制御を用いずに
モータを駆動した場合の動作を、黒い方のグラフが本実
施形態においてインターバルレジスタ１００６の制御を
用いてモータを駆動した場合の動作を示している。図９
では、（１回目の相切り換えを除き）全ての相切り換え
について２度づつ同じデータが用いられていることが判
る。

【００３８】したがって、本実施形態の制御によれば、
同一の分解能の制御を行なう従来方式に比して速度テー
ブルに必要なメモリの容量をほぼ１／２に削減すること
ができる。

【００３９】なお、図１３に示した累積駆動時間は、イ
ンターバルレジスタ１００６の制御を用いずにモータを
駆動した場合のものを示しており、実際の累積駆動時間
は図９に示すように図１３のものの２倍となっている。
また、加速度は同じ理由で図９では１／２となってい
る。したがって、実際に図１の構成を用いてモータ制御
を行なう場合には、このインターバルレジスタ１００６
に与える値に応じて実際に要求される累積駆動時間およ
び加速度を満足するように各データを作成する必要があ
る。

【００４０】さて、上記のような速度テーブルが用意さ
れているものとすると、ＣＰＵは、まず１００１のメモ
リアクセス制御部１００１にスタートアドレス（図１中
のＳＴＡＲＴ ＡＤＤＲＥＳＳ）とエンドアドレス（同
ＥＮＤ ＡＤＤＲＥＳＳ）をセットする。

【００４１】続いて、メモリアクセス制御部１００１は
最初のアドレス（図１２の例でいえば１００番地）のデ
ータを読むために、バスアービトレーション回路１００
４にアドレス信号とリクエスト信号である“ＤＲＥＱ”
信号を出力する。

【００４２】これにより、バスアービトレーション回路
１００４は他のモータ制御部からのメモリアクセス要求
とのタイミング調停を行ない、要求されたアドレスのデ
ータが読み込まれたらメモリアクセス制御部１００１ヘ
データを出力するとともに、データの確定を通知する信
号“ＤＡＣＫ”を出力する。

【００４３】これにより、メモリアクセス制御部１００
１は読み込んだ速度テーブルデータをタイマ回路からな
る時間変換回路１００２へ“ＣＭＰ”信号として出力す
る。

【００４４】その後、実際にモータを動作させるタイミ
ングになると、時間変換回路１００２に対して”ＣＬ
Ｒ”信号をＯＦＦとし、メモリアクセス制御部１００１
にスタートを意味する”ＤＭＡ−ＥＸＥＣ”信号を入力
する。

【００４５】これにより、時間変換回路１００２の内部
カウンタが動作し“ＣＭＰ”信号により入力された値に
達すると信号”ＰＰＳ−ＣＬＫ”を相信号発生部１００
３へ入力する。この信号”ＰＰＳ−ＣＬＫ”はインター
バルレジスタ１００６を経由してメモリアクセス制御部
１００１にも入力されるが、前述のようにインターバル
レジスタ１００６は複数回ごとに１回づつ信号”ＰＰＳ
−ＣＬＫ”をメモリアクセス制御部１００１に入力する
ように動作する。

【００４６】すなわち、インターバルレジスタ１００６
に「２」が設定されていたら、２回のＰＰＳが発生した
時に次のテーブルデータヘ進むためにメモリアクセス回
路１００１への“ＰＰＳ−ＣＬＫ”の出力を許容する、
というように、“ＰＰＳ−ＣＬＫ”の発生回数に対する
ＤＭＡの発生回数を制御する。

【００４７】つまり、インターバルレジスタ１００６に
より、“ＰＰＳ−ＣＬＫ”のメモリアクセス回路１００
１への入力においてマスクされた場合は、次の”ＰＰＳ
−ＣＬＫ”も前回と同じテーブルデータにより生成され
たタイミングで発生する。

【００４８】そして、インターバルレジスタ１００６が
メモリアクセス回路１００１へ２回目の”ＰＰＳ−ＣＬ
Ｋ”を出力すると、今度はメモリアクセス制御部１００
１は”ＰＰＳ−ＣＬＫ”の入力により、２回目のメモリ
アクセスにより読み込んでいた値を”ＣＭＰ”信号とし
て時間変換回路１００２へ入力するとともに、３回目の
メモリアクセスを行うためにバスアービトレーション回
路１００４に所定の信号を出力する。

【００４９】上記動作を続けることにより、図４の相切
り替え信号である”ＰＰＳ−ＣＬＫ”が図１３の速度テ
ーブルに基づき生成され、最終的にそのテーブルメモリ
のアドレスに達して、ＰＰＳの値が６１２ＰＰＳに達し
た時点で１００１のメモリアクセス制御部はこれ以降の
メモリアクセスを終了するとともに、モータの加速動作
が終了したことを示す割り込み信号”ＤＭＡ−ＥＮＤ”
を出力し、ＣＰＵ７００１に通知する。また、ＴＣＵ１
００５は任意の時点からモータが任意の回転角進んだ事
をＣＰＵに通知し、ＣＰＵ７００１は、通知された回転
角度に基づき所定のモータ制御を行なう。

【００５０】以上のようにして、速度テーブルに基づ
き”ＰＰＳ−ＣＬＫ”の発生間隔がだんだん短くなるよ
うに制御し、モータを加速させることができる。

【００５１】次に“ＰＰＳ−ＣＬＫ”に基づきモータの
制御信号を生成する構成につき説明しておく。ここで
は、本実施形態のモータは”Ａ”、”Ａ−“、”
Ｂ”、”Ｂ−“の４相により駆動されるものとする。

【００５２】図６は、図１のモータの相信号を発生させ
る相信号発生部１００３の構成を詳細に示したものであ
る。図６においては、発生すべき、”Ａ”、”Ａ
−“、”Ｂ”、”Ｂ−“の４相の相それぞれの信号に対
しパターンデータを格納するレジスタ６００１〜６００
４を有する。

【００５３】図６において、符号６００５はカウンタで
あり、“ＰＰＳ−ＣＬＫ”が入力されるたびに動作し、
カウンタの出力値によって前記レジスタの中の対応した
ビット値を出力し相信号とするものである。カウンタ６
００５はＵＰ／ＤＯＷＮの切り替えにより相信号パター
ンの進み方が逆転でき、これによりモータの回転方向の
制御も行なうことができる。

【００５４】モータの相信号の組み合わせが８通りある
場合は、レジスタ６００１〜６００４は８ビットのレジ
スタ（図示のレジスタ６００１の場合、Ａ［０］〜Ａ
［３］）で構成され、ＵＰカウント時は出力信号として
ＲＥＧ［０］→ＲＥＧ［１］→ＲＥＧ［２］→ＲＥＧ
［３］→ＲＥＧ［０］と動作し、また、ＤＯＷＮカウン
ト時は出力信号としてＲＥＧ［０］→ＲＥＧ［３］→Ｒ
ＥＧ［２］→ＲＥＧ［１］→ＲＥＧ［０］と動作する
（上記の「ＲＥＧ」は図６中のレジスタＡ［０］〜Ａ
［３］に、また、Ｂ相の場合はＢ［０］〜Ｂ［３］に相
当する）。出力信号は４ｉｎｔｏ１のマルチプレクサを
介してモータの励磁相の１つに出力される。

【００５５】以上のように相信号発生部１００３を構成
することにより、インターバルレジスタ１００６が設け
られており、また、単一の速度テーブルのみしか有して
いない場合でも、各モータのさまざまな加速パターンを
生成することができる。

【００５６】なお、これまでは加速動作のみに関して述
べたが、減速のための速度テーブルを用意しておけば、
減速動作についても同様の構成で制御できるのはいうま
でもない。たとえば、図１０はモータの起動〜加速〜定
速運転〜減速〜停止までの動作を示している。ここで
は、加速動作を開始する為に加速設定の速度テーブルを
読むためにＤＭＡを起動し、ＤＭＡの終了割り込みが発
生した時点で、モータは等速回転になり、減速〜停止が
必要になった時点でＣＰＵ７００１が減速テーブルを読
むためのＤＭＡ起動を行なう。そして、減速テーブルが
終了した時に生じるＤＭＡ終了割り込みにより、ＣＰＵ
７００１はモータの回転が最低速度になったことを検知
することができる。

【００５７】図１１はより複雑な複合動作を示してい
る。たとえばプリンタなどにおいては、紙搬送における
モータ制御では、紙搬送系に複数のモータが設けられる
のは普通であり、このような構成では搬送している紙が
他のモータとも噛んでいる場合があり、モータは自分自
身の駆動スペックのみではなく、他のモータの制約も受
けることになる。このような構成では、図１１のような
より複雑な駆動制御を行なう必要がある。

【００５８】たとえば、図１１では、タイミングｔ０〜
ｔ１、ｔ２〜ｔ３の加速フェーズでは異なる加速度を得
るためにそれぞれ別の速度データテーブルを用いてい
る。これは、起動直後は他のモータとの兼ねあいで中速
回転までしか上げられず、しかもｔ０〜ｔ１における最
初の加速では加速スピード自体も低いものとしなければ
ならないためである。その後、紙が遅いモータの制約か
ら解放された時点（ｔ２）において、別の速度テーブル
を用いて高速回転に立ち上げ所期の定速運転（ｔ３〜）
を行ない、さらにタイミングｔ４から減速のためのテー
ブルを用いて停止するようにしている。

【００５９】以上から明らかなように、本実施形態によ
れば、メモリアクセス制御部１００１により、モータの
駆動制御全体を制御するＣＰＵ７００１の制御から独立
して速度テーブルメモリのアクセスを行なうようになっ
ているので、ＣＰＵ７００１への負荷を軽減させること
ができるとともに、速度テーブルメモリから読み出した
データを、時間変換回路１００２へロードし、さらにイ
ンターバルレジスタ１００６に従い、次のメモリテーブ
ルヘのアクセスの発生を促すようになっているので、Ｃ
ＰＵへの負荷を軽減させるとともに、単一テーブルから
複数の加減速パターンを生成でき、前記速度テーブルメ
モリのために必要なメモリ容量を大きく削減することが
できる、という優れた効果がある。

【００６０】また、制御すべきモータが複数存在する場
合には、バスアービトレーション部を設けて同一の速度
テーブルメモリを複数のモータで共用できるようメモリ
アクセスを調停するようにしているので、これによって
もＣＰＵへの負荷を軽減させることができる。

【００６１】また、相信号発生部１００３をモータを制
御するための相の組み合わせを表現できるだけの長さを
持ったレジスタの内容をモータ制御信号として順次切り
替えて出力するよう構成することにより、ＣＰＵへの負
荷を軽減させることができる。

【００６２】（第２実施形態）図８は、本発明による異
なるモータ制御系の全体構成を示したものである。図８
は図７の全体構成に対応するもので、テーブルメモリを
格納するＲＡＭ７００８をモータ制御部８０００側のシ
ステムバス８００８とは独立した専用バス８０００ａに
接続し、モータのデータを転送するバスをＣＰＵ８００
１側のシステムバス８００８から独立させたものであ
る。

【００６３】図８において、符号８００１は一連の動作
を制御するＣＰＵで、そのシステムバス８００８には、
プログラムやデータが格納されているＲＯＭ８００２、
ＣＰＵ８００１の処理に使用されるＲＡＭ８００３が接
続されている。

【００６４】一方、モータ制御部８０００側の符号８０
０４〜８００６は、それぞれ図７のモータ制御ブロック
７００４（あるいは図１の１０００）に相当するモータ
制御ブロックである。符号８００７は、モータ制御ブロ
ック８００４〜８００６からの速度テーブルデータをＤ
ＭＡ転送によりアクセスするためのバス調停回路であ
り、専用バス８０００ａを介して速度テーブルを格納し
たＲＡＭ７００８と接続されている。

【００６５】以上のように、速度テーブルメモリを、全
体を制御するＣＰＵのシステムバスとは独立した専用バ
スに設けることにより、ＤＭＡ発生時にシステムバスに
負荷をかけることがなくなり、全体のシステムの性能を
第一の実施形態に比して向上することができる。

【００６６】図８の各モータ制御ブロック７００４〜７
００６は、上述の第１実施形態と同様に構成することが
でき、その内部構成および動作説明は前述同様なのでこ
こでは省略する。

【００６７】なお、第１、第２実施形態ともに、パター
ンレジスタのサイズは使用するモータの相パターンの数
だけ用意するものとして、上記の実施形態では４ビッ
ト、つまりモータの相パターンは４種類としたがこのビ
ット長は８でも１６でもかまわず、本発明に何ら制約を
与えるものではないのはいうまでもない。

【００６８】また、以上ではモータはプリンタなどの紙
送りに用いられるものを前提として説明したが、本発明
によるモータ制御は被駆動部材により限定されるもので
はなく、任意の被駆動部材を駆動するモータの制御に用
いることができるのはいうまでもない。

【００６９】

【発明の効果】以上の説明から明らかなように、本発明
によれば、複数の相信号の組み合わせにより制御される
モータの駆動制御を行なうモータ制御装置において、前
記モータの速度を段階的に設定するための速度データを
格納した速度テーブルメモリと、モータの駆動制御全体
を制御するＣＰＵの制御を介さずに前記速度テーブルの
データを順次読み出すメモリアクセス制御部と、前記速
度テーブルから読み出したデータ値を時間データに変換
する時間変換手段と、前記時間変換手段の出力に基づき
前記モータを動作させるための相切り替え信号を発生す
る相信号発生部と、前記時間変換手段の所定回数の時間
データ出力ごとに前記メモリアクセス制御部に対して次
のメモリテーブルヘのアクセスの発生を促し、それまで
は前記速度テーブルから読み出した同一のデータ値を用
いて前記時間変換手段を動作させるよう制御するインタ
ーバル制御手段を設けた構成を採用しており、メモリア
クセス制御部によりモータの駆動制御全体を制御するＣ
ＰＵの制御から独立して前記速度テーブルメモリのアク
セスを行なうようになっているので、ＣＰＵへの負荷を
軽減させることができるとともに、前記速度テーブルメ
モリから読み出したデータを、前記時間変換手段へロー
ドし、さらにインターバル制御手段に従い、次のメモリ
テーブルヘのアクセスの発生を促すようになっているの
で、ＣＰＵへの負荷を軽減させるとともに、単一テーブ
ルから複数の加減速パターンを生成でき、前記速度テー
ブルメモリのために必要なメモリ容量を大きく削減する
ことができる、という優れた効果がある。

【図面の簡単な説明】

【図１】本発明を採用したモータ制御ブロックの構成を
示したブロック図である。

【図２】従来例のモータ制御系の全体構成を示したブロ
ック図である。

【図３】本発明に係るモータの駆動原理を示した説明図
である。

【図４】本発明に係るモータ加速動作の概要を示した説
明図である。

【図５】本発明の実施形態における加速タイミングを示
した説明図である。

【図６】本発明の実施形態における相信号発生ブロック
の詳細を示したブロック図である。

【図７】本発明の第１実施形態の全体構成を示したブロ
ック図である。

【図８】本発明の第２実施形態の全体構成を示したブロ
ック図である。

【図９】本発明において、図１３の速度テーブルを用
い、インターバルレジスタによる制御を行なうことによ
り得られるモータの加速特性を示したブロック図であ
る。

【図１０】本発明におけるモータの起動から停止までの
動作を示した説明図である。

【図１１】本発明におけるモータの起動→中速→高速→
停止までの動作を示した説明図である。

【図１２】本発明の実施形態における加速テーブルの一
例を示した表図である。

【図１３】本発明の実施形態における加速テーブルの一
例を示した表図である。

【符号の説明】

１０００ モータ制御ブロック １００１ メモリアクセス制御部 １００２ 時間変換回路 １００３ 相信号発生部 １００４ バスアービトレーション回路 １００６ インターバルレジスタ ２００８ インターフェース回路 ８０００ モータ制御部 ８００４〜８００６ モータ制御ブロック ８００８ システムバス ８０００ａ 専用バス ７００１ ＣＰＵ ７００８ ＲＡＭ ８００３ ＲＡＭ ７００２ ＲＯＭ ８００２ ＲＯＭ １００５ ＴＣＵ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2C480 CA02 CB03 EA29 5H570 AA20 BB20 DD07 EE10 FF01 FF02 FF03 FF04 FF05 JJ03 JJ11 JJ12 JJ17 JJ18 KK06 KK10 5H572 AA20 BB10 DD08 FF01 FF03 JJ03 JJ17 JJ18 KK05 5H580 AA05 BB09 CA12 FA14 FB05 GG04

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の相信号の組み合わせにより制御さ
   れるモータの駆動制御を行なうモータ制御装置におい
   て、 前記モータの速度を段階的に設定するための速度データ
   を格納した速度テーブルメモリと、 モータの駆動制御全体を制御するＣＰＵの制御を介さず
   に前記速度テーブルのデータを順次読み出すメモリアク
   セス制御部と、 前記速度テーブルから読み出したデータ値を時間データ
   に変換する時間変換手段と、 前記時間変換手段の出力に基づき前記モータを動作させ
   るための相切り替え信号を発生する相信号発生部と、 前記時間変換手段の所定回数の時間データ出力ごとに前
   記メモリアクセス制御部に対して次のメモリテーブルヘ
   のアクセスの発生を促し、それまでは前記速度テーブル
   から読み出した同一のデータ値を用いて前記時間変換手
   段を動作させるよう制御するインターバル制御手段を設
   けたことを特徴とするモータ制御装置。
2. 【請求項２】 前記メモリアクセス制御部は、前記速度
   テーブルメモリ内の任意のアドレスからメモリアクセス
   を開始するとともに、任意のアドレスで終了し、メモリ
   のアクセスが終了した後に一連の動作を制御するＣＰＵ
   へ割り込みを発生することを特徴とする請求項１に記載
   のモータ制御装置。
3. 【請求項３】 前記メモリアクセス回路は、駆動制御す
   べき複数モータのための速度テーブルメモリにアクセス
   するためのバスアービトレーション部を有することを特
   徴とする請求項１に記載のモータ制御装置。
4. 【請求項４】 前記相信号発生部はモータを駆動するた
   めの相の組み合わせを表現できるだけのビット幅を有す
   るレジスタの内容を順次切り替えてモータ制御信号とし
   て出力することを特徴とする請求項１に記載のモータ制
   御装置。