JPH0795082A - D/a変換装置 - Google Patents
D/a変換装置Info
- Publication number
- JPH0795082A JPH0795082A JP25473893A JP25473893A JPH0795082A JP H0795082 A JPH0795082 A JP H0795082A JP 25473893 A JP25473893 A JP 25473893A JP 25473893 A JP25473893 A JP 25473893A JP H0795082 A JPH0795082 A JP H0795082A
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- JP
- Japan
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- data
- storage means
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- fifo memory
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Abstract
(57)【要約】
【目的】 D/A変換動作中におけるCPUの稼働率を
向上させる。 【構成】 データおよびアドレスを出力する中央演算処
理装置1と、この中央演算処理装置1にデータバスを介
して接続された第1の記憶手段3および第2の記憶手段
4と、第1および第2の記憶手段のいずれかを選択する
アドレス設定手段2と、第1および第2の記憶手段3,
4に読み出し信号を与えるパルス発生手段6と、パルス
発生手段6によりラッチ信号が与えられるラッチ回路5
と、デジタルデータをアナログ信号に変換するD/A変
換器7を備え、第1および第2の記憶手段3,4にD/
A変換動作に必要なデータを全て格納する。
向上させる。 【構成】 データおよびアドレスを出力する中央演算処
理装置1と、この中央演算処理装置1にデータバスを介
して接続された第1の記憶手段3および第2の記憶手段
4と、第1および第2の記憶手段のいずれかを選択する
アドレス設定手段2と、第1および第2の記憶手段3,
4に読み出し信号を与えるパルス発生手段6と、パルス
発生手段6によりラッチ信号が与えられるラッチ回路5
と、デジタルデータをアナログ信号に変換するD/A変
換器7を備え、第1および第2の記憶手段3,4にD/
A変換動作に必要なデータを全て格納する。
Description
【0001】
【産業上の利用分野】本発明は、D/A変換装置、特に
中央演算処理装置で処理されたデジタルデータをアナロ
グ信号に変換するために使用されるD/A変換装置に関
する。
中央演算処理装置で処理されたデジタルデータをアナロ
グ信号に変換するために使用されるD/A変換装置に関
する。
【0002】
【従来の技術】中央演算処理装置(CPU)の処理能力
を低下させずに、D/A変換する方法として、従来は特
開平2−130027号公報に記載されているようなD
/A変換装置が提案されている。図5はこの装置のブロ
ック図を示し、51は電圧データやアドレスデータを出
力するCPU、62は入力専用と出力専用の2つのポー
トを有しメモリに格納された順序で出力が読み出され、
入力動作と出力動作とが非同期に行えるファーストイン
ファーストアウトメモリ(以下FIFOメモリと記す
る)である。61はCPU51より出力されるアドレス
バスであり、このアドレスバス61を介してアドレスデ
コーダ52からFIFOメモリ62に書込み信号を与え
る。56はパルス発生回路であり、FIFOメモリ62
に読み出し信号を出力し、更にラッチ回路55に対して
もラッチ信号を出力する信号発生回路となっている。ラ
ッチ回路55から出力されたデジタルデータはアナログ
信号に変換するD/A変換器57を通してアナログ信号
に変換され、その出力が最終的に出力増幅器58で増幅
される。
を低下させずに、D/A変換する方法として、従来は特
開平2−130027号公報に記載されているようなD
/A変換装置が提案されている。図5はこの装置のブロ
ック図を示し、51は電圧データやアドレスデータを出
力するCPU、62は入力専用と出力専用の2つのポー
トを有しメモリに格納された順序で出力が読み出され、
入力動作と出力動作とが非同期に行えるファーストイン
ファーストアウトメモリ(以下FIFOメモリと記す
る)である。61はCPU51より出力されるアドレス
バスであり、このアドレスバス61を介してアドレスデ
コーダ52からFIFOメモリ62に書込み信号を与え
る。56はパルス発生回路であり、FIFOメモリ62
に読み出し信号を出力し、更にラッチ回路55に対して
もラッチ信号を出力する信号発生回路となっている。ラ
ッチ回路55から出力されたデジタルデータはアナログ
信号に変換するD/A変換器57を通してアナログ信号
に変換され、その出力が最終的に出力増幅器58で増幅
される。
【0003】このような構成の装置では、CPU51よ
り出力されるデジタルデータはデータバス60を介して
FIFOメモリ62に与えられ、アドレス信号はアドレ
スバス61からアドレスデコーダ52に与えられる。
り出力されるデジタルデータはデータバス60を介して
FIFOメモリ62に与えられ、アドレス信号はアドレ
スバス61からアドレスデコーダ52に与えられる。
【0004】アドレスバス61に出力されたアドレスが
FIFOメモリ62をアクセスすべきアドレスと一致す
ると、アドレスデコーダ52からFIFOメモリ62に
書込み信号が送られてFIFOメモリ62はその時点の
データバス60上の電圧データをFIFOメモリ62に
格納する。一方、パルス発生回路56はFIFOメモリ
62に対して読み出し信号を出力すると同時にFIFO
メモリ62から出力された電圧データをラッチ回路55
でラッチさせるための信号を出力される。このようにし
て、ラッチ回路55から出力されたデジタルデータがD
/A変換器57でアナログ信号に変換され、出力増幅器
58がデジタルデータに比例した電圧をアナログ信号と
して出力する。
FIFOメモリ62をアクセスすべきアドレスと一致す
ると、アドレスデコーダ52からFIFOメモリ62に
書込み信号が送られてFIFOメモリ62はその時点の
データバス60上の電圧データをFIFOメモリ62に
格納する。一方、パルス発生回路56はFIFOメモリ
62に対して読み出し信号を出力すると同時にFIFO
メモリ62から出力された電圧データをラッチ回路55
でラッチさせるための信号を出力される。このようにし
て、ラッチ回路55から出力されたデジタルデータがD
/A変換器57でアナログ信号に変換され、出力増幅器
58がデジタルデータに比例した電圧をアナログ信号と
して出力する。
【0005】
【発明が解決しようとする課題】上述した従来のD/A
変換装置は、ある一定周期でD/A変換する場合につい
ては有効であるが、任意の周期でD/A変換する場合
は、D/A変換したいタイミングでパルス発生回路56
から、FIFOメモリ62の読み出し信号とラッチ信号
を出力させる必要がある。そのため、CPU51からパ
ルス発生回路56を操作する信号をD/A変換したいタ
イミング毎に出力しなければならないので、CPU51
の動作を拘束してしまうという問題があった。
変換装置は、ある一定周期でD/A変換する場合につい
ては有効であるが、任意の周期でD/A変換する場合
は、D/A変換したいタイミングでパルス発生回路56
から、FIFOメモリ62の読み出し信号とラッチ信号
を出力させる必要がある。そのため、CPU51からパ
ルス発生回路56を操作する信号をD/A変換したいタ
イミング毎に出力しなければならないので、CPU51
の動作を拘束してしまうという問題があった。
【0006】本発明は、かかる問題点を考慮してなされ
たものであり、CPUのメインの処理能力を低下させる
ことなく、一定周期及び任意の周期でデジタルデータを
アナログ信号に変換することが可能なD/A変換装置を
提供することを目的とする。
たものであり、CPUのメインの処理能力を低下させる
ことなく、一定周期及び任意の周期でデジタルデータを
アナログ信号に変換することが可能なD/A変換装置を
提供することを目的とする。
【0007】
【課題を解決するための手段及び作用】上記目的を達成
するため、本発明は、データおよびアドレスを出力する
中央演算処理装置と、この中央演算処理装置にデータバ
スを介して接続された第1の記憶手段および第2の記憶
手段と、これらの第1および第2の記憶手段のいずれか
を選択するアドレス設定手段と、前記第1および第2の
記憶手段に読み出し信号を出力するパルス発生手段と、
このパルス発生手段によりラッチ信号が与えられるラッ
チ回路と、デジタルデータをアナログ信号に変換するD
/A変換器を備えていることを特徴とする。
するため、本発明は、データおよびアドレスを出力する
中央演算処理装置と、この中央演算処理装置にデータバ
スを介して接続された第1の記憶手段および第2の記憶
手段と、これらの第1および第2の記憶手段のいずれか
を選択するアドレス設定手段と、前記第1および第2の
記憶手段に読み出し信号を出力するパルス発生手段と、
このパルス発生手段によりラッチ信号が与えられるラッ
チ回路と、デジタルデータをアナログ信号に変換するD
/A変換器を備えていることを特徴とする。
【0008】図1は本発明の基本構成を示し、同図にお
いて、1はデータやアドレスデータを出力する中央演算
処理装置であり、この中央演算処理装置1より出力され
たデータはデータバス10を介して第1の記憶手段3お
よび第2の記憶手段4に記憶される。2は中央演算処理
装置1から与えられたデータ又はアドレスデータにより
アクセス番地を選択し、書込み信号を出力するアドレス
設定手段であり、第2の記憶手段4に周期的に周期デー
タを出力する読み出し信号を与える。また第2の記憶手
段4の周期データ値により第1の記憶手段3に読み出し
信号を、ラッチ回路5にラッチ信号を出力する。ラッチ
回路5は第1の記憶手段3から出力されたデジタルデー
タをラッチすると同時に、デジタルデータをアナログ信
号に変換するD/A変換器7にデジタルデータを出力す
る。
いて、1はデータやアドレスデータを出力する中央演算
処理装置であり、この中央演算処理装置1より出力され
たデータはデータバス10を介して第1の記憶手段3お
よび第2の記憶手段4に記憶される。2は中央演算処理
装置1から与えられたデータ又はアドレスデータにより
アクセス番地を選択し、書込み信号を出力するアドレス
設定手段であり、第2の記憶手段4に周期的に周期デー
タを出力する読み出し信号を与える。また第2の記憶手
段4の周期データ値により第1の記憶手段3に読み出し
信号を、ラッチ回路5にラッチ信号を出力する。ラッチ
回路5は第1の記憶手段3から出力されたデジタルデー
タをラッチすると同時に、デジタルデータをアナログ信
号に変換するD/A変換器7にデジタルデータを出力す
る。
【0009】上記構成において、中央演算処理装置1は
アドレス設定手段2により第1の記憶手段3または第2
の記憶手段4のどちらかを選択する。そして、第1の記
憶手段3が選択されたときは、データバス10を介して
電圧値のデジタルデータを、第2の記憶手段4が選択さ
れたときは電圧値の周期データを書込む。中央演算処理
装置1がパルス発生手段6をONすると、パルス発生手
段6は第2の記憶手段4にコントロール線6aを介して
周期データを出力する読み出し信号を与える。第2の記
憶手段4は周期データ出力線3aを介して周期データを
パルス発生手段6に出力する。パルス発生手段6は前述
した周期データ値により第1の記憶手段3にコントロー
ル線6bを介して読み出し信号を与える。これと同時
に、多少遅れてラッチ回路5にラッチ信号線6cを介し
てラッチ信号を与える。ラッチ回路5は第1の記憶手段
3から出力された電圧値のデジタルデータをラッチする
と共に、D/A変換器7に出力する。D/A変換器7は
デジタルデータをアナログ信号に変換し、必要に応じた
電圧を出力する。ここで、D/A変換器7は第2の記憶
手段4に記憶されている周期期間の間、出力を続行す
る。以上により、第2の記憶手段4の周期データを同一
データにすることで一定周期で、また、任意のデータの
ときは任意の周期でD/A変換が可能となる。
アドレス設定手段2により第1の記憶手段3または第2
の記憶手段4のどちらかを選択する。そして、第1の記
憶手段3が選択されたときは、データバス10を介して
電圧値のデジタルデータを、第2の記憶手段4が選択さ
れたときは電圧値の周期データを書込む。中央演算処理
装置1がパルス発生手段6をONすると、パルス発生手
段6は第2の記憶手段4にコントロール線6aを介して
周期データを出力する読み出し信号を与える。第2の記
憶手段4は周期データ出力線3aを介して周期データを
パルス発生手段6に出力する。パルス発生手段6は前述
した周期データ値により第1の記憶手段3にコントロー
ル線6bを介して読み出し信号を与える。これと同時
に、多少遅れてラッチ回路5にラッチ信号線6cを介し
てラッチ信号を与える。ラッチ回路5は第1の記憶手段
3から出力された電圧値のデジタルデータをラッチする
と共に、D/A変換器7に出力する。D/A変換器7は
デジタルデータをアナログ信号に変換し、必要に応じた
電圧を出力する。ここで、D/A変換器7は第2の記憶
手段4に記憶されている周期期間の間、出力を続行す
る。以上により、第2の記憶手段4の周期データを同一
データにすることで一定周期で、また、任意のデータの
ときは任意の周期でD/A変換が可能となる。
【0010】
【実施例1】図3は本発明の実施例1を示し、同図にお
いて、1は電圧値のデジタルデータやアドレスデータを
出力する中央演算処理装置としてのCPUであり、この
CPU1より出力されたデータを第1の記憶手段である
第1のFIFOメモリ3と第2の記憶手段である第2の
FIFOメモリ4が記憶する。2はCPU1より出力さ
れたアドレスデータから第1のFIFOメモリ3か第2
のFIFOメモリ4かを選択するアドレス設定手段とし
てのアドレスデコーダであり、書込み信号を出力する。
6はパルス発生手段としてのパルス発生回路であり、第
2のFIFOメモリ4に読み出し信号を与えると共に、
第2のFIFOメモリ4からの周期データを受け取り、
周期データ値によって第1のFIFOメモリ3に読み出
し信号を、ラッチ回路5にラッチ信号を出力する。ラッ
チ回路5はラッチした電圧値のデジタルデータをアナロ
グ信号に変換するD/Aコンバータ7に出力する。D/
Aコンバータ7としては、例えば商品名AD7225J
N(アナログデバイゼス(社)製)が使用され、電圧値
のデジタルデータをアナログ信号に変換する。8は電流
増幅器であり、D/Aコンバータから出力されたアナロ
グ信号に必要量の出力電流を持たせるように作用する。
13はカウンタであり、第2のFIFOメモリ4から出
力された周期データをカウントし、CPU1より入力さ
れたデータ数と出力されたデータ数が等しくなった場
合、CPU1の割り込み端子を用いて全てのデータの出
力が終了したことを知らせる。
いて、1は電圧値のデジタルデータやアドレスデータを
出力する中央演算処理装置としてのCPUであり、この
CPU1より出力されたデータを第1の記憶手段である
第1のFIFOメモリ3と第2の記憶手段である第2の
FIFOメモリ4が記憶する。2はCPU1より出力さ
れたアドレスデータから第1のFIFOメモリ3か第2
のFIFOメモリ4かを選択するアドレス設定手段とし
てのアドレスデコーダであり、書込み信号を出力する。
6はパルス発生手段としてのパルス発生回路であり、第
2のFIFOメモリ4に読み出し信号を与えると共に、
第2のFIFOメモリ4からの周期データを受け取り、
周期データ値によって第1のFIFOメモリ3に読み出
し信号を、ラッチ回路5にラッチ信号を出力する。ラッ
チ回路5はラッチした電圧値のデジタルデータをアナロ
グ信号に変換するD/Aコンバータ7に出力する。D/
Aコンバータ7としては、例えば商品名AD7225J
N(アナログデバイゼス(社)製)が使用され、電圧値
のデジタルデータをアナログ信号に変換する。8は電流
増幅器であり、D/Aコンバータから出力されたアナロ
グ信号に必要量の出力電流を持たせるように作用する。
13はカウンタであり、第2のFIFOメモリ4から出
力された周期データをカウントし、CPU1より入力さ
れたデータ数と出力されたデータ数が等しくなった場
合、CPU1の割り込み端子を用いて全てのデータの出
力が終了したことを知らせる。
【0011】上記構成において、CPU1から出力され
るアドレスデータによりアドレスデコーダ2は第1のF
IFPOメモリ3または第2のFIFOメモリ4のどち
らかを選択する。第1のFIFOメモリ3が選択された
ときは、データバス10を介して電圧値のデジタルデー
タを書込み、第2のFIFOメモリ4が選択されたとき
は、電圧値の周期である周期データを書込む。CPU1
がパルス発生回路6をONすると、パルス発生回路6は
第2のFIFOメモリ4にコントロール線6aを介して
周期データを出力するための読み出し信号を与える。こ
れにより第2のFIFOメモリ4は周期データ出力線3
aを介して最初の周期データをパルス発生回路6に出力
する。パルス発生回路6はこの最初の周期データ値によ
り第1のFIFOメモリ3にコントロール線6bを介し
て読み出し信号を与える。これと同時に、多少遅れてラ
ッチ回路5にラッチ信号線6cを介してラッチ信号を与
える。パルス発生回路6は最初の周期データに対する処
理を終了するよりも幾分、前に第2のFIFOメモリ4
に周期データを出力するための読み出し信号を与え、次
の周期データを得る。ここで、カウンタ13は第2のF
IFOメモリ4から出力されたデータ数をカウントす
る。そして予め、カウンタ13に第2のFIFOメモリ
4の入力されたデータ数をセットしておき、第2のFI
FOメモリ4から出力されたデータ数と入力されたデー
タ数が等しくなった時、全てのデータが出力し終わった
ことをCPU1の割り込み端子を用いて知らせる。ラッ
チ回路5は第1のFIFOメモリ3から出力された電圧
値のデジタルデータをラッチすると共に、D/Aコンバ
ータ7に出力する。D/Aコンバータ7はこの電圧値の
デジタルデータをアナログ信号に変換する。そして、こ
の信号を電流増幅器8が必要に応じた出力電流に増幅す
る。
るアドレスデータによりアドレスデコーダ2は第1のF
IFPOメモリ3または第2のFIFOメモリ4のどち
らかを選択する。第1のFIFOメモリ3が選択された
ときは、データバス10を介して電圧値のデジタルデー
タを書込み、第2のFIFOメモリ4が選択されたとき
は、電圧値の周期である周期データを書込む。CPU1
がパルス発生回路6をONすると、パルス発生回路6は
第2のFIFOメモリ4にコントロール線6aを介して
周期データを出力するための読み出し信号を与える。こ
れにより第2のFIFOメモリ4は周期データ出力線3
aを介して最初の周期データをパルス発生回路6に出力
する。パルス発生回路6はこの最初の周期データ値によ
り第1のFIFOメモリ3にコントロール線6bを介し
て読み出し信号を与える。これと同時に、多少遅れてラ
ッチ回路5にラッチ信号線6cを介してラッチ信号を与
える。パルス発生回路6は最初の周期データに対する処
理を終了するよりも幾分、前に第2のFIFOメモリ4
に周期データを出力するための読み出し信号を与え、次
の周期データを得る。ここで、カウンタ13は第2のF
IFOメモリ4から出力されたデータ数をカウントす
る。そして予め、カウンタ13に第2のFIFOメモリ
4の入力されたデータ数をセットしておき、第2のFI
FOメモリ4から出力されたデータ数と入力されたデー
タ数が等しくなった時、全てのデータが出力し終わった
ことをCPU1の割り込み端子を用いて知らせる。ラッ
チ回路5は第1のFIFOメモリ3から出力された電圧
値のデジタルデータをラッチすると共に、D/Aコンバ
ータ7に出力する。D/Aコンバータ7はこの電圧値の
デジタルデータをアナログ信号に変換する。そして、こ
の信号を電流増幅器8が必要に応じた出力電流に増幅す
る。
【0012】以上のような本実施例では、ある周期の間
で一定電圧を出力させる場合、第1のFIFOメモリ3
及び第2のFIFOメモリ4の使用メモリ量は1Byt
eで実現できるので、メモリ量の低減ができる。また本
実施例によってモータ駆動させる場合、モータの回転速
度はモータに印加する電圧値の変化する速度に比例する
ので、任意の周期によってD/A変換することで、電圧
値の変化する速度を自在に変えることができる。このた
めモータの回転速度を低速から高速に、高速から低速に
変えることができる。これにより図3に示すように、モ
ータの台形駆動をするための指示電圧出力が可能とな
る。
で一定電圧を出力させる場合、第1のFIFOメモリ3
及び第2のFIFOメモリ4の使用メモリ量は1Byt
eで実現できるので、メモリ量の低減ができる。また本
実施例によってモータ駆動させる場合、モータの回転速
度はモータに印加する電圧値の変化する速度に比例する
ので、任意の周期によってD/A変換することで、電圧
値の変化する速度を自在に変えることができる。このた
めモータの回転速度を低速から高速に、高速から低速に
変えることができる。これにより図3に示すように、モ
ータの台形駆動をするための指示電圧出力が可能とな
る。
【0013】
【実施例2】図4は本発明の実施例2を示す。この実施
例2においてはCPUとしてワンチップマイコン14を
用いている。このワンチップマイコン14は通常のマイ
コンと比べ、直接にパラレルI/O出力できる機能を有
している。図4において第1のFIFOメモリ2または
第2のFIFOメモリ3のアドレス番地を選択するアド
レス設定手段2としてのI/Oポートは、1ビット分の
コントロール線2aを用い、ソフトにより「0」か
「1」で第1のFIFOメモリ3か第2のFIFOメモ
リ4かの選択を行う。その他の構成については実施例1
と同様であり、同一符号を付して、その説明を省略す
る。
例2においてはCPUとしてワンチップマイコン14を
用いている。このワンチップマイコン14は通常のマイ
コンと比べ、直接にパラレルI/O出力できる機能を有
している。図4において第1のFIFOメモリ2または
第2のFIFOメモリ3のアドレス番地を選択するアド
レス設定手段2としてのI/Oポートは、1ビット分の
コントロール線2aを用い、ソフトにより「0」か
「1」で第1のFIFOメモリ3か第2のFIFOメモ
リ4かの選択を行う。その他の構成については実施例1
と同様であり、同一符号を付して、その説明を省略す
る。
【0014】本実施例においては、第1のFIFOメモ
リ3と第2のFIFOメモリ4に接続されているコント
ロール線2aがソフトにより「0」の時は第1のFIF
Oメモリ3を選択し、「1」の時は第2のFIFOメモ
リ4を選択する。その他の作用は実施例1と同様であ
る。この実施例では、ワンチップマイコンのI/Oポー
トを直接使用するので、アドレスデコーダ回路が除去で
き、回路が簡素化および小型化できる。
リ3と第2のFIFOメモリ4に接続されているコント
ロール線2aがソフトにより「0」の時は第1のFIF
Oメモリ3を選択し、「1」の時は第2のFIFOメモ
リ4を選択する。その他の作用は実施例1と同様であ
る。この実施例では、ワンチップマイコンのI/Oポー
トを直接使用するので、アドレスデコーダ回路が除去で
き、回路が簡素化および小型化できる。
【0015】
【発明の効果】本発明は以上説明したように、D/A変
換動作に必要な全てのデータが第1および第2の記憶手
段に格納されているので、D/A変換動作中はCPUは
全く関与する必要がない。このため割り込みが発生する
までの間、CPUは独立して他のジョブを実行でき、こ
れによりCPUの処理能力を向上させることができる。
換動作に必要な全てのデータが第1および第2の記憶手
段に格納されているので、D/A変換動作中はCPUは
全く関与する必要がない。このため割り込みが発生する
までの間、CPUは独立して他のジョブを実行でき、こ
れによりCPUの処理能力を向上させることができる。
【図1】本発明の基本構成を示すブロック図。
【図2】本発明の実施例1を示すブロック図。
【図3】モータの台形駆動を行う電圧特性図。
【図4】本発明の実施例2を示すブロック図。
【図5】従来装置のブロック図。
1 CPU 2 アドレス設定手段 3 第1の記憶手段 4 第2の記憶手段 5 ラッチ回路 6 パルス発生回路 7 D/A変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 荒井 研一 東京都渋谷区幡ヶ谷2丁目43番2号 オリ ンパス光学工業株式会社内
Claims (1)
- 【請求項1】 データおよびアドレスを出力する中央演
算処理装置と、この中央演算処理装置にデータバスを介
して接続された第1の記憶手段および第2の記憶手段
と、これらの第1および第2の記憶手段のいずれかを選
択するアドレス設定手段と、前記第1および第2の記憶
手段に読み出し信号を出力するパルス発生手段と、この
パルス発生手段によりラッチ信号が与えられるラッチ回
路と、デジタルデータをアナログ信号に変換するD/A
変換器とを備えていることを特徴とするD/A変換装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25473893A JPH0795082A (ja) | 1993-09-17 | 1993-09-17 | D/a変換装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25473893A JPH0795082A (ja) | 1993-09-17 | 1993-09-17 | D/a変換装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0795082A true JPH0795082A (ja) | 1995-04-07 |
Family
ID=17269179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25473893A Withdrawn JPH0795082A (ja) | 1993-09-17 | 1993-09-17 | D/a変換装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0795082A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006517075A (ja) * | 2003-01-29 | 2006-07-13 | アナログ ディヴァイスィズ インク | 方形波出力信号を発生させる集積回路信号発生器 |
-
1993
- 1993-09-17 JP JP25473893A patent/JPH0795082A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006517075A (ja) * | 2003-01-29 | 2006-07-13 | アナログ ディヴァイスィズ インク | 方形波出力信号を発生させる集積回路信号発生器 |
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Date | Code | Title | Description |
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A300 | Withdrawal of application because of no request for examination |
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