JPH031394A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH031394A JPH031394A JP1135029A JP13502989A JPH031394A JP H031394 A JPH031394 A JP H031394A JP 1135029 A JP1135029 A JP 1135029A JP 13502989 A JP13502989 A JP 13502989A JP H031394 A JPH031394 A JP H031394A
- Authority
- JP
- Japan
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- memory matrix
- control circuit
- matrix circuit
- data
- address
- Prior art date
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- Granted
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- 239000011159 matrix material Substances 0.000 claims abstract description 51
- 230000006870 function Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、ブロック転送機能を有する記憶装置に関する
ものであり、特にクロックサイクルやメモリマトリクス
回路の性能に応じて動作モードを柔軟に変更できる記憶
装置に関するものである。
ものであり、特にクロックサイクルやメモリマトリクス
回路の性能に応じて動作モードを柔軟に変更できる記憶
装置に関するものである。
(従来の技術)
従来、ブロック転送機能を有する記憶装置では、メモリ
マトリクス回路の構成単位であるブロック転送可能なダ
イナミックRAMの性能(書込み/続出しデータをクロ
ック周期で連続的に転送できるか否か)によって、同一
のメモリマトリクス回路にブロック転送を実行させたり
、M個のメモリマトリクス回路にインターリーブ動作で
クロック周期のデータ転送を実行させたりしている。
マトリクス回路の構成単位であるブロック転送可能なダ
イナミックRAMの性能(書込み/続出しデータをクロ
ック周期で連続的に転送できるか否か)によって、同一
のメモリマトリクス回路にブロック転送を実行させたり
、M個のメモリマトリクス回路にインターリーブ動作で
クロック周期のデータ転送を実行させたりしている。
(発明が解決しようとする課題)
上記従来のブロック転送可能な記憶装置では、制御回路
がメモリマトリックス回路の高速性に関する性能とクロ
ックサイクルとの間の整合性を前提として構成されてい
る。このため、一方の変更に伴い両者の整合性が崩れる
と制御回路の設計変更が必要になり、時間と費用が嵩む
という欠点がある。
がメモリマトリックス回路の高速性に関する性能とクロ
ックサイクルとの間の整合性を前提として構成されてい
る。このため、一方の変更に伴い両者の整合性が崩れる
と制御回路の設計変更が必要になり、時間と費用が嵩む
という欠点がある。
(課題を解決するための手段)
本発明の記憶装置は、それぞれがNバイト構成のM個の
メモリマトリクス回路と、ブロック転送命令の実行に際
し1個のメモリマトリクス回路との間でNバイト単位の
データ転送をM回反復するか又はM個のメモリマトリク
ス回路のそれぞれとの間でNバイト単位のデータ転送を
メモリマトリックス回路を順次変更しつつM回反復する
かの動作モードを指定するモード指定信号を保持するモ
ード指定レジスタと、ブロック転送命令及び上記モード
指定レジスタの内容に従い必要なメモリマトリックス回
路を選択しつつ動作するアドレス制御回路、タイミング
制御回路、ライトデータ制御回路及びリードデータ制御
回路とを備えている。
メモリマトリクス回路と、ブロック転送命令の実行に際
し1個のメモリマトリクス回路との間でNバイト単位の
データ転送をM回反復するか又はM個のメモリマトリク
ス回路のそれぞれとの間でNバイト単位のデータ転送を
メモリマトリックス回路を順次変更しつつM回反復する
かの動作モードを指定するモード指定信号を保持するモ
ード指定レジスタと、ブロック転送命令及び上記モード
指定レジスタの内容に従い必要なメモリマトリックス回
路を選択しつつ動作するアドレス制御回路、タイミング
制御回路、ライトデータ制御回路及びリードデータ制御
回路とを備えている。
すなわち、本発明の記憶装置によれば、設計変更に伴っ
てメモリマトリックス回路の性能とクロックサイクルと
の間の整合性が崩れてもモード指定レジスタの内容を変
更するだけで柔軟に対応でき、制御回路の設計変更に伴
う時間と費用が不要になる。
てメモリマトリックス回路の性能とクロックサイクルと
の間の整合性が崩れてもモード指定レジスタの内容を変
更するだけで柔軟に対応でき、制御回路の設計変更に伴
う時間と費用が不要になる。
以下、本発明の作用を実施例と共に詳細に説明する。
(実施例)
第1図は、本発明の一実施例の記憶装置の構成を示すブ
ロック図であり、1はアドレス制御回路、2はライトデ
ータ制御回路、3はタイミング制御回路、4はリードデ
ータ制御回路、5.6はメモリマトリックス回路、7は
モード指定レジスタである。また、10,11.12は
アドレス線、21.22.23はライトデータ線、30
.31はタイミング信号線、40.41.42はリード
データ線である。
ロック図であり、1はアドレス制御回路、2はライトデ
ータ制御回路、3はタイミング制御回路、4はリードデ
ータ制御回路、5.6はメモリマトリックス回路、7は
モード指定レジスタである。また、10,11.12は
アドレス線、21.22.23はライトデータ線、30
.31はタイミング信号線、40.41.42はリード
データ線である。
メモリマトリックス回路5と6は、いずれも4バイト構
成のダイナミックRAMから構成されると共に、ファー
スト・ページモードの動作機能を備えている。
成のダイナミックRAMから構成されると共に、ファー
スト・ページモードの動作機能を備えている。
この記憶装置は、4バイトデータの転送を連続して2回
反復するブロック転送命令を実行できるように構成され
ている。更に、この記憶装置は、メモリマトリックス回
路5.6の性能とクロックサイクルとの間の整合性に応
じて、上記ブロック転送を2種類の動作モードのもとて
実行できるように構成されている。すなわち、第1のモ
ードのもとでは、メモリマトリクス回路5と6のいずれ
か一方だけに4バイトのデータがクロック周期で連続し
て2回反復して書込まれ、あるいはそこから読出される
。第2のモードのもとでは、メモリマトリックス回路5
と6とがインターリーブされつつ4バイトのデータがク
ロック周期で連続して両方に書込まれ、あるいは両方か
ら読出される。
反復するブロック転送命令を実行できるように構成され
ている。更に、この記憶装置は、メモリマトリックス回
路5.6の性能とクロックサイクルとの間の整合性に応
じて、上記ブロック転送を2種類の動作モードのもとて
実行できるように構成されている。すなわち、第1のモ
ードのもとでは、メモリマトリクス回路5と6のいずれ
か一方だけに4バイトのデータがクロック周期で連続し
て2回反復して書込まれ、あるいはそこから読出される
。第2のモードのもとでは、メモリマトリックス回路5
と6とがインターリーブされつつ4バイトのデータがク
ロック周期で連続して両方に書込まれ、あるいは両方か
ら読出される。
上記第1.第2の動作モードのいずれに従って動作する
かは、モード指定レジスタ7に設定されるモード選択信
号によって指定される。アドレス制御回路1、ライトデ
ータ制御回路2、タイミング制御回路3、リードデータ
制御回路4は、上記モード指定信号に従って動作する。
かは、モード指定レジスタ7に設定されるモード選択信
号によって指定される。アドレス制御回路1、ライトデ
ータ制御回路2、タイミング制御回路3、リードデータ
制御回路4は、上記モード指定信号に従って動作する。
上記第1のモードはモード指定信号の論理“0”によっ
て指定され、第2の動作モードはモード指定信号の論理
“1”によって指定される。
て指定され、第2の動作モードはモード指定信号の論理
“1”によって指定される。
まず、上記第1の動作モードのもとに、4バイトのデー
タを連続して2回メモリマトリックス回路5に書込む場
合のブロック転送動作について、第2図のタイミングチ
ャートを参照しつつ説明する。
タを連続して2回メモリマトリックス回路5に書込む場
合のブロック転送動作について、第2図のタイミングチ
ャートを参照しつつ説明する。
アドレス制御回路1は、システム制御装置などの他装置
からアドレス線10上に出力されたアドレスを受取ると
、クロックサイクルT0で該当のロウアドレスをアドレ
ス線11を介してメモリマトリクス回路5に送出する。
からアドレス線10上に出力されたアドレスを受取ると
、クロックサイクルT0で該当のロウアドレスをアドレ
ス線11を介してメモリマトリクス回路5に送出する。
これと並行して、タイミング制御回路3は、RASタイ
ミングをタイミング信号線30を介してメモリマトリク
ス回路5に送出する。次のクロックサイクルT1で、ア
ドレス制御回路1はアドレス線11を介してメモリマト
リソクス回路5にカラムアドレスを送出する。この結果
、メモリマトリックス回路5の該当アドレスから信号線
40上にデータDOが読出され、リードデータ制御回路
4とデータ線42を介して他装置に転送される。
ミングをタイミング信号線30を介してメモリマトリク
ス回路5に送出する。次のクロックサイクルT1で、ア
ドレス制御回路1はアドレス線11を介してメモリマト
リソクス回路5にカラムアドレスを送出する。この結果
、メモリマトリックス回路5の該当アドレスから信号線
40上にデータDOが読出され、リードデータ制御回路
4とデータ線42を介して他装置に転送される。
次のクロックサイクルT2で、アドレス制御回路1はア
ドレス線11上に次のカラムアドレスを送出し、タイミ
ング制御回路4はタイミング信号線30上に次のCAS
タイミングを送出する。この結果、メモリマトリクス回
路5の該当アドレスからリードデータ線40上にデータ
Doが読出され、リードデータ制御回路4とリードデー
タ線42とを介して他装置に転送される。
ドレス線11上に次のカラムアドレスを送出し、タイミ
ング制御回路4はタイミング信号線30上に次のCAS
タイミングを送出する。この結果、メモリマトリクス回
路5の該当アドレスからリードデータ線40上にデータ
Doが読出され、リードデータ制御回路4とリードデー
タ線42とを介して他装置に転送される。
次に、メモリマトリクス5と6をインターリーブさせな
がらクロック周期で4バイトデータを連続的に2回読出
す第2の動作モードを、第3図のタイミングチャートを
参照して説明する。
がらクロック周期で4バイトデータを連続的に2回読出
す第2の動作モードを、第3図のタイミングチャートを
参照して説明する。
この場合、クロックのサイクルタイムは第2図の場合の
半分の値に短縮されており、メモリマトリックス回路5
,6の動作速度に関する性能を越えているものとする。
半分の値に短縮されており、メモリマトリックス回路5
,6の動作速度に関する性能を越えているものとする。
アドレス制御回路1は、他装置からのアドレスを受取る
と、クロックサイクルT0でメモリマトリックス回路5
に連なるアドレス線11にロウアドレスを送出し、次の
クロックサイクルTIでメモリマトリクス回路6に連な
るアドレス線12上にロウアドレスを送出する。また、
タイミング制御回路3は、アドレス線11に送出される
ロウアドレスに対応したRASタイミングをメモリマト
リクス回路5に連なるタイミング信号線30上に送出し
、アドレス線12上に送出されたロウアドレスに対応し
たRASタイミングをメモリマトリクス回路6に連なる
タイミング信号線31上に送出する。
と、クロックサイクルT0でメモリマトリックス回路5
に連なるアドレス線11にロウアドレスを送出し、次の
クロックサイクルTIでメモリマトリクス回路6に連な
るアドレス線12上にロウアドレスを送出する。また、
タイミング制御回路3は、アドレス線11に送出される
ロウアドレスに対応したRASタイミングをメモリマト
リクス回路5に連なるタイミング信号線30上に送出し
、アドレス線12上に送出されたロウアドレスに対応し
たRASタイミングをメモリマトリクス回路6に連なる
タイミング信号線31上に送出する。
アドレス制御回路1は、クロックサイクルT2において
メモリマトリクス回路5に連なるアドレス線11上にカ
ラムアドレスを送出し、次のクロックサイクルT3にお
いてメモリマトリクス回路6に連なるアドレス線12上
に次のカラムアドレスを送出する。タイミング制御回路
3は、アドレス線11に送出されたカラムアドレスに対
応したCASタイミングをメモリマトリクス回路5に連
なるタイミング信号線30上に送出し、アドレス線12
に送出されたカラムアドレスに対応したCASタイミン
グをメモリマトリクス回路6に連なるタイミング信号線
31に送出する。
メモリマトリクス回路5に連なるアドレス線11上にカ
ラムアドレスを送出し、次のクロックサイクルT3にお
いてメモリマトリクス回路6に連なるアドレス線12上
に次のカラムアドレスを送出する。タイミング制御回路
3は、アドレス線11に送出されたカラムアドレスに対
応したCASタイミングをメモリマトリクス回路5に連
なるタイミング信号線30上に送出し、アドレス線12
に送出されたカラムアドレスに対応したCASタイミン
グをメモリマトリクス回路6に連なるタイミング信号線
31に送出する。
この結果、メモリマトリクス回路5の該当アドレスから
リードデータ線40上にデータDoが読出され、次のク
ロックサイクルでメモリマトリクス回路6の該当アドレ
スからリードデータ線41にデータDiが読出される。
リードデータ線40上にデータDoが読出され、次のク
ロックサイクルでメモリマトリクス回路6の該当アドレ
スからリードデータ線41にデータDiが読出される。
これらのり−ドデータは、リードデータ制御回路4とリ
ードデータ線42とを介して他装置に転送される。
ードデータ線42とを介して他装置に転送される。
以上、ブロック転送命令に従うデータの書込み動作につ
いて説明したが、読出し動作についても同様である。
いて説明したが、読出し動作についても同様である。
また、4バイトのデータ構成のメモリマトリックス回路
を2個設置する場合について本発明を例示した。しかし
ながら、一般には、Nバイトのデータ構成のメモリマト
リックス回路をM個備えた記憶装置に本発明を拡張でき
ることは明らかである。
を2個設置する場合について本発明を例示した。しかし
ながら、一般には、Nバイトのデータ構成のメモリマト
リックス回路をM個備えた記憶装置に本発明を拡張でき
ることは明らかである。
(発明の効果)
以上詳細に説明したように、本発明の記憶装置は、ブロ
ック転送命令の実行に際し1個のメモリマトリクス回路
との間でデータ転送を所定回数反復するか又は所定個数
のメモリマトリクス回路のそれぞれとの間でインターリ
ーブを行いつつ所定回数のデータ転送を反復するかの動
作モードを指定するモード指定信号を保持するモード指
定レジスタと、このモード指定レジスタの内容に従い必
要なメモリマトリックス回路を選択しつつ動作する制御
回路とを備える構成であるから、設計変更に伴ってメモ
リマトリックス回路の性能とクロックサイクルとの間の
整合性が崩れてもモード指定レジスタの内容を変更する
だけで柔軟に対応できる。
ック転送命令の実行に際し1個のメモリマトリクス回路
との間でデータ転送を所定回数反復するか又は所定個数
のメモリマトリクス回路のそれぞれとの間でインターリ
ーブを行いつつ所定回数のデータ転送を反復するかの動
作モードを指定するモード指定信号を保持するモード指
定レジスタと、このモード指定レジスタの内容に従い必
要なメモリマトリックス回路を選択しつつ動作する制御
回路とを備える構成であるから、設計変更に伴ってメモ
リマトリックス回路の性能とクロックサイクルとの間の
整合性が崩れてもモード指定レジスタの内容を変更する
だけで柔軟に対応できる。
この結果、制御回路の設計変更に伴う時間と費用が不要
になる。
になる。
第1図は本発明の一実施例の記憶装置の構成を示すブロ
ック図、第2図と第3図は第1図の記憶装置の動作を説
明するためのタイミングチャートである。 1・・・アドレス制御回路、2・・・ライトデータ制御
回路、3・・・タイミング制御回路、4・・・リードデ
ータ制御回路、5,6・・・メモリマトリックス回路、
7・・・モード指定レジスタ、10.11.12・・・
アドレス線、21゜22.23・・・ライトデータ線、
30.31・・・タイミング信号線、40.41 42
・・・リードデータ線。
ック図、第2図と第3図は第1図の記憶装置の動作を説
明するためのタイミングチャートである。 1・・・アドレス制御回路、2・・・ライトデータ制御
回路、3・・・タイミング制御回路、4・・・リードデ
ータ制御回路、5,6・・・メモリマトリックス回路、
7・・・モード指定レジスタ、10.11.12・・・
アドレス線、21゜22.23・・・ライトデータ線、
30.31・・・タイミング信号線、40.41 42
・・・リードデータ線。
Claims (1)
- 【特許請求の範囲】 他装置からのブロック転送命令に従ってNバイト単位(
Nは整数)のデータの書込み又は読出し動作を連続的に
M回(Mは2以上の整数)反復する記憶装置において、 それぞれがNバイト構成のM個のメモリマトリクス回路
と、 前記ブロック転送命令の実行に際し1個のメモリマトリ
クス回路との間でNバイト単位のデータ転送をM回反復
するか、又はM個のメモリマトリクス回路のそれぞれと
の間でNバイト単位のデータ転送をメモリマトリックス
回路を順次変更しつつM回反復するかの動作モードを指
定するモード指定信号を保持するモード指定レジスタと
、前記ブロック転送命令及び前記モード指定レジスタの
内容に従い必要なメモリマトリックス回路を選択しつつ
動作するアドレス制御回路、タイミング制御回路、ライ
トデータ制御回路及びリードデータ制御回路とを備えた
ことを特徴とする記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1135029A JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1135029A JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH031394A true JPH031394A (ja) | 1991-01-08 |
JP2550705B2 JP2550705B2 (ja) | 1996-11-06 |
Family
ID=15142277
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1135029A Expired - Lifetime JP2550705B2 (ja) | 1989-05-29 | 1989-05-29 | 記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2550705B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1997027593A1 (fr) * | 1996-01-24 | 1997-07-31 | Hitachi, Ltd. | Substrat modulaire pour memoire a structure en pile et systeme d'acces associe |
US6034911A (en) * | 1995-10-13 | 2000-03-07 | Nec Corporation | Semiconductor memory device for a rapid random access |
US11022170B2 (en) | 2017-03-08 | 2021-06-01 | Sintai Optical (Shenzhen) Co., Ltd. | Rotating shaft mechanism |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5268331A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Interleaving control system of shared memory |
JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
-
1989
- 1989-05-29 JP JP1135029A patent/JP2550705B2/ja not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5268331A (en) * | 1975-12-05 | 1977-06-07 | Hitachi Ltd | Interleaving control system of shared memory |
JPS58196671A (ja) * | 1982-05-10 | 1983-11-16 | Hitachi Ltd | 半導体記憶素子 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6034911A (en) * | 1995-10-13 | 2000-03-07 | Nec Corporation | Semiconductor memory device for a rapid random access |
WO1997027593A1 (fr) * | 1996-01-24 | 1997-07-31 | Hitachi, Ltd. | Substrat modulaire pour memoire a structure en pile et systeme d'acces associe |
US11022170B2 (en) | 2017-03-08 | 2021-06-01 | Sintai Optical (Shenzhen) Co., Ltd. | Rotating shaft mechanism |
Also Published As
Publication number | Publication date |
---|---|
JP2550705B2 (ja) | 1996-11-06 |
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