JPH031394A

JPH031394A - 記憶装置

Info

Publication number: JPH031394A
Application number: JP1135029A
Authority: JP
Inventors: Toru Takishima; 亨滝島
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-05-29
Filing date: 1989-05-29
Publication date: 1991-01-08
Anticipated expiration: 2011-11-06
Also published as: JP2550705B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ブロック転送機能を有する記憶装置に関する
ものであり、特にクロックサイクルやメモリマトリクス
回路の性能に応じて動作モードを柔軟に変更できる記憶
装置に関するものである。

（従来の技術）従来、ブロック転送機能を有する記憶装置では、メモリ
マトリクス回路の構成単位であるブロック転送可能なダ
イナミックＲＡＭの性能（書込み／続出しデータをクロ
ック周期で連続的に転送できるか否か）によって、同一
のメモリマトリクス回路にブロック転送を実行させたり
、Ｍ個のメモリマトリクス回路にインターリーブ動作で
クロック周期のデータ転送を実行させたりしている。

（発明が解決しようとする課題）上記従来のブロック転送可能な記憶装置では、制御回路
がメモリマトリックス回路の高速性に関する性能とクロ
ックサイクルとの間の整合性を前提として構成されてい
る。このため、一方の変更に伴い両者の整合性が崩れる
と制御回路の設計変更が必要になり、時間と費用が嵩む
という欠点がある。

（課題を解決するための手段）本発明の記憶装置は、それぞれがＮバイト構成のＭ個の
メモリマトリクス回路と、ブロック転送命令の実行に際
し１個のメモリマトリクス回路との間でＮバイト単位の
データ転送をＭ回反復するか又はＭ個のメモリマトリク
ス回路のそれぞれとの間でＮバイト単位のデータ転送を
メモリマトリックス回路を順次変更しつつＭ回反復する
かの動作モードを指定するモード指定信号を保持するモ
ード指定レジスタと、ブロック転送命令及び上記モード
指定レジスタの内容に従い必要なメモリマトリックス回
路を選択しつつ動作するアドレス制御回路、タイミング
制御回路、ライトデータ制御回路及びリードデータ制御
回路とを備えている。

すなわち、本発明の記憶装置によれば、設計変更に伴っ
てメモリマトリックス回路の性能とクロックサイクルと
の間の整合性が崩れてもモード指定レジスタの内容を変
更するだけで柔軟に対応でき、制御回路の設計変更に伴
う時間と費用が不要になる。

以下、本発明の作用を実施例と共に詳細に説明する。

（実施例）第１図は、本発明の一実施例の記憶装置の構成を示すブ
ロック図であり、１はアドレス制御回路、２はライトデ
ータ制御回路、３はタイミング制御回路、４はリードデ
ータ制御回路、５．６はメモリマトリックス回路、７は
モード指定レジスタである。また、１０，１１．１２は
アドレス線、２１．２２．２３はライトデータ線、３０
．３１はタイミング信号線、４０．４１．４２はリード
データ線である。

メモリマトリックス回路５と６は、いずれも４バイト構
成のダイナミックＲＡＭから構成されると共に、ファー
スト・ページモードの動作機能を備えている。

この記憶装置は、４バイトデータの転送を連続して２回
反復するブロック転送命令を実行できるように構成され
ている。更に、この記憶装置は、メモリマトリックス回
路５．６の性能とクロックサイクルとの間の整合性に応
じて、上記ブロック転送を２種類の動作モードのもとて
実行できるように構成されている。すなわち、第１のモ
ードのもとでは、メモリマトリクス回路５と６のいずれ
か一方だけに４バイトのデータがクロック周期で連続し
て２回反復して書込まれ、あるいはそこから読出される
。第２のモードのもとでは、メモリマトリックス回路５
と６とがインターリーブされつつ４バイトのデータがク
ロック周期で連続して両方に書込まれ、あるいは両方か
ら読出される。

上記第１．第２の動作モードのいずれに従って動作する
かは、モード指定レジスタ７に設定されるモード選択信
号によって指定される。アドレス制御回路１、ライトデ
ータ制御回路２、タイミング制御回路３、リードデータ
制御回路４は、上記モード指定信号に従って動作する。

上記第１のモードはモード指定信号の論理“０”によっ
て指定され、第２の動作モードはモード指定信号の論理
“１”によって指定される。

まず、上記第１の動作モードのもとに、４バイトのデー
タを連続して２回メモリマトリックス回路５に書込む場
合のブロック転送動作について、第２図のタイミングチ
ャートを参照しつつ説明する。

アドレス制御回路１は、システム制御装置などの他装置
からアドレス線１０上に出力されたアドレスを受取ると
、クロックサイクルＴ０で該当のロウアドレスをアドレ
ス線１１を介してメモリマトリクス回路５に送出する。

これと並行して、タイミング制御回路３は、ＲＡＳタイ
ミングをタイミング信号線３０を介してメモリマトリク
ス回路５に送出する。次のクロックサイクルＴ１で、ア
ドレス制御回路１はアドレス線１１を介してメモリマト
リソクス回路５にカラムアドレスを送出する。この結果
、メモリマトリックス回路５の該当アドレスから信号線
４０上にデータＤＯが読出され、リードデータ制御回路
４とデータ線４２を介して他装置に転送される。

次のクロックサイクルＴ２で、アドレス制御回路１はア
ドレス線１１上に次のカラムアドレスを送出し、タイミ
ング制御回路４はタイミング信号線３０上に次のＣＡＳ
タイミングを送出する。この結果、メモリマトリクス回
路５の該当アドレスからリードデータ線４０上にデータ
Ｄｏが読出され、リードデータ制御回路４とリードデー
タ線４２とを介して他装置に転送される。

次に、メモリマトリクス５と６をインターリーブさせな
がらクロック周期で４バイトデータを連続的に２回読出
す第２の動作モードを、第３図のタイミングチャートを
参照して説明する。

この場合、クロックのサイクルタイムは第２図の場合の
半分の値に短縮されており、メモリマトリックス回路５
，６の動作速度に関する性能を越えているものとする。

アドレス制御回路１は、他装置からのアドレスを受取る
と、クロックサイクルＴ０でメモリマトリックス回路５
に連なるアドレス線１１にロウアドレスを送出し、次の
クロックサイクルＴＩでメモリマトリクス回路６に連な
るアドレス線１２上にロウアドレスを送出する。また、
タイミング制御回路３は、アドレス線１１に送出される
ロウアドレスに対応したＲＡＳタイミングをメモリマト
リクス回路５に連なるタイミング信号線３０上に送出し
、アドレス線１２上に送出されたロウアドレスに対応し
たＲＡＳタイミングをメモリマトリクス回路６に連なる
タイミング信号線３１上に送出する。

アドレス制御回路１は、クロックサイクルＴ２において
メモリマトリクス回路５に連なるアドレス線１１上にカ
ラムアドレスを送出し、次のクロックサイクルＴ３にお
いてメモリマトリクス回路６に連なるアドレス線１２上
に次のカラムアドレスを送出する。タイミング制御回路
３は、アドレス線１１に送出されたカラムアドレスに対
応したＣＡＳタイミングをメモリマトリクス回路５に連
なるタイミング信号線３０上に送出し、アドレス線１２
に送出されたカラムアドレスに対応したＣＡＳタイミン
グをメモリマトリクス回路６に連なるタイミング信号線
３１に送出する。

この結果、メモリマトリクス回路５の該当アドレスから
リードデータ線４０上にデータＤｏが読出され、次のク
ロックサイクルでメモリマトリクス回路６の該当アドレ
スからリードデータ線４１にデータＤｉが読出される。

これらのり−ドデータは、リードデータ制御回路４とリ
ードデータ線４２とを介して他装置に転送される。

以上、ブロック転送命令に従うデータの書込み動作につ
いて説明したが、読出し動作についても同様である。

また、４バイトのデータ構成のメモリマトリックス回路
を２個設置する場合について本発明を例示した。しかし
ながら、一般には、Ｎバイトのデータ構成のメモリマト
リックス回路をＭ個備えた記憶装置に本発明を拡張でき
ることは明らかである。

（発明の効果）以上詳細に説明したように、本発明の記憶装置は、ブロ
ック転送命令の実行に際し１個のメモリマトリクス回路
との間でデータ転送を所定回数反復するか又は所定個数
のメモリマトリクス回路のそれぞれとの間でインターリ
ーブを行いつつ所定回数のデータ転送を反復するかの動
作モードを指定するモード指定信号を保持するモード指
定レジスタと、このモード指定レジスタの内容に従い必
要なメモリマトリックス回路を選択しつつ動作する制御
回路とを備える構成であるから、設計変更に伴ってメモ
リマトリックス回路の性能とクロックサイクルとの間の
整合性が崩れてもモード指定レジスタの内容を変更する
だけで柔軟に対応できる。

この結果、制御回路の設計変更に伴う時間と費用が不要
になる。

【図面の簡単な説明】

第１図は本発明の一実施例の記憶装置の構成を示すブロ
ック図、第２図と第３図は第１図の記憶装置の動作を説
明するためのタイミングチャートである。１・・・アドレス制御回路、２・・・ライトデータ制御
回路、３・・・タイミング制御回路、４・・・リードデ
ータ制御回路、５，６・・・メモリマトリックス回路、
７・・・モード指定レジスタ、１０．１１．１２・・・
アドレス線、２１゜２２．２３・・・ライトデータ線、
３０．３１・・・タイミング信号線、４０．４１　４２
・・・リードデータ線。

Claims

【特許請求の範囲】他装置からのブロック転送命令に従ってＮバイト単位（
Ｎは整数）のデータの書込み又は読出し動作を連続的に
Ｍ回（Ｍは２以上の整数）反復する記憶装置において、それぞれがＮバイト構成のＭ個のメモリマトリクス回路
と、前記ブロック転送命令の実行に際し１個のメモリマトリ
クス回路との間でＮバイト単位のデータ転送をＭ回反復
するか、又はＭ個のメモリマトリクス回路のそれぞれと
の間でＮバイト単位のデータ転送をメモリマトリックス
回路を順次変更しつつＭ回反復するかの動作モードを指
定するモード指定信号を保持するモード指定レジスタと
、前記ブロック転送命令及び前記モード指定レジスタの
内容に従い必要なメモリマトリックス回路を選択しつつ
動作するアドレス制御回路、タイミング制御回路、ライ
トデータ制御回路及びリードデータ制御回路とを備えた
ことを特徴とする記憶装置。