JPS6043757B2 - 電動機の制御方法およびその制御装置 - Google Patents
電動機の制御方法およびその制御装置Info
- Publication number
- JPS6043757B2 JPS6043757B2 JP56066868A JP6686881A JPS6043757B2 JP S6043757 B2 JPS6043757 B2 JP S6043757B2 JP 56066868 A JP56066868 A JP 56066868A JP 6686881 A JP6686881 A JP 6686881A JP S6043757 B2 JPS6043757 B2 JP S6043757B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- output
- group
- instantaneous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 title claims description 24
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 6
- 238000001514 detection method Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 45
- 230000006870 function Effects 0.000 description 27
- 230000000630 rising effect Effects 0.000 description 8
- 230000001360 synchronised effect Effects 0.000 description 6
- 230000001934 delay Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 101100412394 Drosophila melanogaster Reg-2 gene Proteins 0.000 description 1
- 241000143252 Idaea infirmaria Species 0.000 description 1
- 108700012361 REG2 Proteins 0.000 description 1
- 101150108637 REG2 gene Proteins 0.000 description 1
- 101100120298 Rattus norvegicus Flot1 gene Proteins 0.000 description 1
- 101100412403 Rattus norvegicus Reg3b gene Proteins 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P23/00—Arrangements or methods for the control of AC motors characterised by a control method other than vector control
- H02P23/0077—Characterised by the use of a particular software algorithm
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/505—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means
- H02M7/515—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only
- H02M7/525—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency
- H02M7/527—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency by pulse width modulation
- H02M7/529—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a thyratron or thyristor type requiring extinguishing means using semiconductor devices only with automatic control of output waveform or frequency by pulse width modulation using digital control
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
- H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
- H02M7/53871—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current
- H02M7/53873—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration with automatic control of output voltage or current with digital control
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Ac Motors In General (AREA)
- Inverter Devices (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、電動機の制御方法およびその制御装置に係り
、特に、パルス幅変調インバータにより駆動される電動
機を、ディジタル演算回路によつてディジタル的に制御
するものに係る電動機の制御方法およびその制御装置に
関するものである。
、特に、パルス幅変調インバータにより駆動される電動
機を、ディジタル演算回路によつてディジタル的に制御
するものに係る電動機の制御方法およびその制御装置に
関するものである。
最近、電動機の可変速制御にマイクロコンピュータを使
用することが多くなつてきた。しカルながら、電動機の
制御対象をそれぞれ独立に制御するために構成された各
制御回路を寄せ集めて、これらをマイクロコンピュータ
によつて制御しようとしても、各制御回路の間に有機的
な結びつきが乏しかつた。それに対しての公知例として
特願昭54−39254号がある。すなわち、この公知
例は、入力された電動機の運転状態を表わす情報を用い
、この入力情報をデJイジタル的に演算処理し、この処
理されたデータを各処理内容に応じて各々保持できるよ
うにした複数個の基準レジスタ群を備えている。該基準
レジスタ群内のデータは、比較動作の基準値となるもの
である。丁 さらにまた、電動機、その他の瞬時の状態
を表わすデータを保持する複数個の瞬時レジスタ群を備
えている。
用することが多くなつてきた。しカルながら、電動機の
制御対象をそれぞれ独立に制御するために構成された各
制御回路を寄せ集めて、これらをマイクロコンピュータ
によつて制御しようとしても、各制御回路の間に有機的
な結びつきが乏しかつた。それに対しての公知例として
特願昭54−39254号がある。すなわち、この公知
例は、入力された電動機の運転状態を表わす情報を用い
、この入力情報をデJイジタル的に演算処理し、この処
理されたデータを各処理内容に応じて各々保持できるよ
うにした複数個の基準レジスタ群を備えている。該基準
レジスタ群内のデータは、比較動作の基準値となるもの
である。丁 さらにまた、電動機、その他の瞬時の状態
を表わすデータを保持する複数個の瞬時レジスタ群を備
えている。
そして、該基準レジスタ群、瞬時レジスタ群、データを
1だけ増加、あるいは減少させたり、データを零にした
りするためのインクリメンタ/デイクリメンタと比較回
路を時分割制御して電動機の制御を行なうものである。
1だけ増加、あるいは減少させたり、データを零にした
りするためのインクリメンタ/デイクリメンタと比較回
路を時分割制御して電動機の制御を行なうものである。
時分割制御するためのステージ処理は、第1表に示すよ
うに、ステージ・カウンタと呼ばれるカウンタの出力C
。−C4によつて割当てられる。その割当てられたステ
ージ信号は、下記のとおりである。(1)PWM−Pは
、搬送波を発生させるための処理。
うに、ステージ・カウンタと呼ばれるカウンタの出力C
。−C4によつて割当てられる。その割当てられたステ
ージ信号は、下記のとおりである。(1)PWM−Pは
、搬送波を発生させるための処理。
(2)PN−Pは、パルス幅変調のパルス個数を計数す
る処理。(3)UTM−P..VTM−P..WTM−
Pは、それぞれ、U..V,.W相のパルス幅変調信号
の発生を行う処理。
る処理。(3)UTM−P..VTM−P..WTM−
Pは、それぞれ、U..V,.W相のパルス幅変調信号
の発生を行う処理。
(4)PULS−Pは、外部のパルスを計数する処理。
(5)PULSW−Pは外部のパルスの計数を行う一定
時間を発生するための処理。ただし、×ぱ“0゛でも“
゜1゛でもよい。
時間を発生するための処理。ただし、×ぱ“0゛でも“
゜1゛でもよい。
しかし、第1表のごとく、多くの処理を行なうため、各
制御に対する処理回数が少なくなる。ここで、従来のパ
ルス幅変調の周波数の基本となる搬送波の時間Tを発生
する方法を示すと、第・1図のaのごとくである。すな
わち、瞬時レジスタ群の搬送波タイマーのデータと、時
間T相当のデータを保持している当該基準レジスタ群内
のPlREGのデータと比較して時間Tを発生する。
制御に対する処理回数が少なくなる。ここで、従来のパ
ルス幅変調の周波数の基本となる搬送波の時間Tを発生
する方法を示すと、第・1図のaのごとくである。すな
わち、瞬時レジスタ群の搬送波タイマーのデータと、時
間T相当のデータを保持している当該基準レジスタ群内
のPlREGのデータと比較して時間Tを発生する。
第1表に従つて搬送波タイマーが処理されれば、8処理
ステージ毎(処理頻度)に制御され、決定される。パル
ス幅変調の基本波の周波数FOは次式によつて表わされ
る。たとえば、処理頻度を第1表のごとく8処理ス)テ
ージ毎、処理ステージ時間を1μS1また、パルス個数
を3個として、PlREGのデータを゜“8r゛から“
86゛と変更すると基本波の周波数は、119.73H
zから121.12Hzと変化し、その時の分解能は1
.2%となり、荒くなる欠点を有するもの門である。本
発明は、上記のような従来例に係るものの問題点に対処
して、その欠点を解消するようにしたものであり、パル
ス幅変調信号の基本波周波数の分解能を向上させること
を志向した、電動機の制・御方法およびその制御装置の
提供を、その目的とするものである。本発明に係る電動
機の制御方法は、基準データを保持する基準レジスタ群
と電動機の瞬時データを保持する瞬時レジスタ群ど比較
回路とからなるレジスタ・ファイルよりパルス幅変調信
号を発生するようにして電動機を制御するものにおいて
、一定クロック時間で、上記レジスタ・ファイルを搬送
波タイマを処理するレジスタ●ファイルとパルス幅変調
信号発生の処理をするレジスタ・ファイルとに分割して
制御せしめるようにしたものである。
ステージ毎(処理頻度)に制御され、決定される。パル
ス幅変調の基本波の周波数FOは次式によつて表わされ
る。たとえば、処理頻度を第1表のごとく8処理ス)テ
ージ毎、処理ステージ時間を1μS1また、パルス個数
を3個として、PlREGのデータを゜“8r゛から“
86゛と変更すると基本波の周波数は、119.73H
zから121.12Hzと変化し、その時の分解能は1
.2%となり、荒くなる欠点を有するもの門である。本
発明は、上記のような従来例に係るものの問題点に対処
して、その欠点を解消するようにしたものであり、パル
ス幅変調信号の基本波周波数の分解能を向上させること
を志向した、電動機の制・御方法およびその制御装置の
提供を、その目的とするものである。本発明に係る電動
機の制御方法は、基準データを保持する基準レジスタ群
と電動機の瞬時データを保持する瞬時レジスタ群ど比較
回路とからなるレジスタ・ファイルよりパルス幅変調信
号を発生するようにして電動機を制御するものにおいて
、一定クロック時間で、上記レジスタ・ファイルを搬送
波タイマを処理するレジスタ●ファイルとパルス幅変調
信号発生の処理をするレジスタ・ファイルとに分割して
制御せしめるようにしたものである。
また、本発明に係る電動機の制御装置は、第1および第
2の基準レジスタ群と、電動機の瞬時の状態を検出し、
その検出信号を保持する第1および第2の瞬時レジスタ
群とを備え、前記第1の基準レジスタ群と第1の瞬時レ
ジスタの中から選択された各レジスタの保持データを比
較する第1の比較回路と、上記第2の基準レジスタ群と
第2の瞬時レジスタの中から選択された各レジスタの保
持データを比較する第2の比較回路とを備えるとともに
、第1の基準レジスタ、瞬時レジスタ、比較回路よりな
る第1のレジスタ●ファイルと、第2の基準レジスタ、
瞬時レジスタ、比較回路よりなる第2のレジスタ●ファ
イルとのデータの受渡しに供される補助レジスタを設け
たものである。なお詳しくは、第1図のbに示すように
、処理頻度の回数を多くし、パルス幅変調信号の基本波
周波数の分解能を向上させるようにしたものであり、同
じ時間Tを発生させるためにPlREGのデータを大き
くすることができ、分解能を上げることができるように
し、そのため、基準レジスタ群、瞬時レジスタ群、イン
クリメンタ/デイクリメンタおよび比較回路から構成さ
れるレジスタ・ファイルを2つ備え、1つのレジスタ・
ファイルではパルス幅変調の基本波発生を、もう1つの
レジスタ・ファイルでは、各相のパルス幅変調信号の発
生や外部パルスの計数を行ない、さらに、その2つのレ
ジスタ●ファイルのデータの受け渡しに補助レジスタを
設けるようにしたものである。次に、本発明に係る電動
機の制御方法の実施例を、その制御装置の実施例とを合
わせ、各図に基づ゛いて説明する。まず、第2図は、本
発明の一実施例に係る、電動機の可変速制御装置のブロ
ック図であり、電動機を可変周波数で運転させるための
例示ブロック図である。
2の基準レジスタ群と、電動機の瞬時の状態を検出し、
その検出信号を保持する第1および第2の瞬時レジスタ
群とを備え、前記第1の基準レジスタ群と第1の瞬時レ
ジスタの中から選択された各レジスタの保持データを比
較する第1の比較回路と、上記第2の基準レジスタ群と
第2の瞬時レジスタの中から選択された各レジスタの保
持データを比較する第2の比較回路とを備えるとともに
、第1の基準レジスタ、瞬時レジスタ、比較回路よりな
る第1のレジスタ●ファイルと、第2の基準レジスタ、
瞬時レジスタ、比較回路よりなる第2のレジスタ●ファ
イルとのデータの受渡しに供される補助レジスタを設け
たものである。なお詳しくは、第1図のbに示すように
、処理頻度の回数を多くし、パルス幅変調信号の基本波
周波数の分解能を向上させるようにしたものであり、同
じ時間Tを発生させるためにPlREGのデータを大き
くすることができ、分解能を上げることができるように
し、そのため、基準レジスタ群、瞬時レジスタ群、イン
クリメンタ/デイクリメンタおよび比較回路から構成さ
れるレジスタ・ファイルを2つ備え、1つのレジスタ・
ファイルではパルス幅変調の基本波発生を、もう1つの
レジスタ・ファイルでは、各相のパルス幅変調信号の発
生や外部パルスの計数を行ない、さらに、その2つのレ
ジスタ●ファイルのデータの受け渡しに補助レジスタを
設けるようにしたものである。次に、本発明に係る電動
機の制御方法の実施例を、その制御装置の実施例とを合
わせ、各図に基づ゛いて説明する。まず、第2図は、本
発明の一実施例に係る、電動機の可変速制御装置のブロ
ック図であり、電動機を可変周波数で運転させるための
例示ブロック図である。
図で、301は商用電源、302は整流回路、303は
インバータ回路、304は電動機、305はマイクロコ
ンピュータ、306は入出力回路、307はゲート増幅
器、308は周波数指令で、309は電流検出器、31
0はパルス発生器である。
インバータ回路、304は電動機、305はマイクロコ
ンピュータ、306は入出力回路、307はゲート増幅
器、308は周波数指令で、309は電流検出器、31
0はパルス発生器である。
すなわち、商用電源301の交流を整流回路302で直
流に整硫する。
流に整硫する。
インバータ回路303は、整流された直流電源を任意の
可変周波数の交流に変換し、電動機304に電力を供給
する。マイクロコンピュータ305で演算した制御指令
は、入出力回路306で迅速に処理されたパルス幅変調
インバータ信号としてゲート増幅器307に供給される
。インバータ回路303は、該ゲート増幅器307の出
力信号によつて可変周波数の交流電源を作る。また、入
出力回路306は、該インバータ回路303の交流電源
の周波数を決定する周波数指令308、電動機の電流を
検出する電流検出器309、該電動機304に直結され
たパルス発生器310から外部の状態を示す情報データ
に係るものを取込むものである。そして、それらの情報
データを基にし、該マイクロコンピュータ305によつ
て演算処理し、指令データとして該入出力回路306に
書込むことにより、指令通りに、パルス幅変調インバー
タ信号を発生するものである。なお、整流回路302は
、ダイオードブリッジで構成されるものである。
可変周波数の交流に変換し、電動機304に電力を供給
する。マイクロコンピュータ305で演算した制御指令
は、入出力回路306で迅速に処理されたパルス幅変調
インバータ信号としてゲート増幅器307に供給される
。インバータ回路303は、該ゲート増幅器307の出
力信号によつて可変周波数の交流電源を作る。また、入
出力回路306は、該インバータ回路303の交流電源
の周波数を決定する周波数指令308、電動機の電流を
検出する電流検出器309、該電動機304に直結され
たパルス発生器310から外部の状態を示す情報データ
に係るものを取込むものである。そして、それらの情報
データを基にし、該マイクロコンピュータ305によつ
て演算処理し、指令データとして該入出力回路306に
書込むことにより、指令通りに、パルス幅変調インバー
タ信号を発生するものである。なお、整流回路302は
、ダイオードブリッジで構成されるものである。
次に、第3図は、上記インバータ回路303の回路構成
図である。
図である。
図において、401〜406は、パワー素子であるトラ
ンジスタ(ゲート・ターンオフサイリスタなどでもよい
。
ンジスタ(ゲート・ターンオフサイリスタなどでもよい
。
)で、このトランジスタ401〜406のベースに加え
る信号は+U1−U1+■、−V1+W1−Wとする。
また、407〜4】2は還流ダイオードである。第4図
は、インバータの制御回路の構成図で、制御回路である
該マイクロコンピュータ305と該入出力回路306と
の接続図である。
る信号は+U1−U1+■、−V1+W1−Wとする。
また、407〜4】2は還流ダイオードである。第4図
は、インバータの制御回路の構成図で、制御回路である
該マイクロコンピュータ305と該入出力回路306と
の接続図である。
マイクロコンピュータ305は、CPU(セントラル●
プロセッサ)501、RAM(ランダム●アクセス・メ
モリ)502、ROM(リード・オンリ・メモリ)50
3から構成される。情報データや指令データはデータ・
バス504、メモリのアドレス指定はアドレスバス50
5、割込み要求信号やリード/ライトはコントロールバ
ス506によつて行なうものである。また、入出力回路
306、RAM5O2やROM5O3への同期化はCP
U5Olから発生するクロック信号によつて行なうもの
である。第5図は、入出力回路の構成図で、さきの入出
力回路306の具体的な回路を示すものである。
プロセッサ)501、RAM(ランダム●アクセス・メ
モリ)502、ROM(リード・オンリ・メモリ)50
3から構成される。情報データや指令データはデータ・
バス504、メモリのアドレス指定はアドレスバス50
5、割込み要求信号やリード/ライトはコントロールバ
ス506によつて行なうものである。また、入出力回路
306、RAM5O2やROM5O3への同期化はCP
U5Olから発生するクロック信号によつて行なうもの
である。第5図は、入出力回路の構成図で、さきの入出
力回路306の具体的な回路を示すものである。
すなわち、レジスタ群601は、高速用の第1の基準レ
ジスタ群であり、またレジスタ群602は、低速用の第
2の基準レジスタ群である。これらの第1の基準レジス
タ群601と第2の基準レジスタ群602とは、CPU
5Olで処理されたデータを保持するものである。この
データは、CPU5Olよりデータバッファ603を介
して送られる。このデータバッファ603は、データ・
バスのインターフェイス回路図である第7図1に示すよ
うに、データ●ラッチ802とリード●バッファ804
とから構成され、データはライトバス806を介して基
準レジスタ群へ書込まれる。そして、第1の基準レジス
タ群601や第2の基準レジスタ群602の各レジスタ
の指定は、アドレス●バスのインターフェイス回路図で
ある第8図に示すように、アドレスバス505よりアド
レスデコーダ996を介して行なわれ、指定されたレジ
スタに上記データが入力され保持される。次に、レジス
タ群604は、高速用の第1の瞬時レジスタ群であり、
またレジスタ群605は、低速用の第2の瞬時レジスタ
群である。
ジスタ群であり、またレジスタ群602は、低速用の第
2の基準レジスタ群である。これらの第1の基準レジス
タ群601と第2の基準レジスタ群602とは、CPU
5Olで処理されたデータを保持するものである。この
データは、CPU5Olよりデータバッファ603を介
して送られる。このデータバッファ603は、データ・
バスのインターフェイス回路図である第7図1に示すよ
うに、データ●ラッチ802とリード●バッファ804
とから構成され、データはライトバス806を介して基
準レジスタ群へ書込まれる。そして、第1の基準レジス
タ群601や第2の基準レジスタ群602の各レジスタ
の指定は、アドレス●バスのインターフェイス回路図で
ある第8図に示すように、アドレスバス505よりアド
レスデコーダ996を介して行なわれ、指定されたレジ
スタに上記データが入力され保持される。次に、レジス
タ群604は、高速用の第1の瞬時レジスタ群であり、
またレジスタ群605は、低速用の第2の瞬時レジスタ
群である。
これらの第1の瞬時レジスタ群604と第2の瞬時レジ
スタ群605とは、電動機等の瞬時の状態を保持するも
のである。そして、第1の瞬時レジスタ群604と第1
のラッチ回路606とインクリメンタ/デイクリメンタ
608とで、いわゆるアップ・ダウンカウンタ機能を呈
するものである。また、第2の瞬時レジスタ群605と
第2のラッチ回路607とインクリメンタ609とでア
ップカウンタ機能を呈するものである。出力レジスタ群
610は、たとえば電動機の回転速度を保持するレジス
タを有し、そのデータは、ある条件が満されたとき、瞬
時レジスタのデータが読み込まれることにより得られる
。
スタ群605とは、電動機等の瞬時の状態を保持するも
のである。そして、第1の瞬時レジスタ群604と第1
のラッチ回路606とインクリメンタ/デイクリメンタ
608とで、いわゆるアップ・ダウンカウンタ機能を呈
するものである。また、第2の瞬時レジスタ群605と
第2のラッチ回路607とインクリメンタ609とでア
ップカウンタ機能を呈するものである。出力レジスタ群
610は、たとえば電動機の回転速度を保持するレジス
タを有し、そのデータは、ある条件が満されたとき、瞬
時レジスタのデータが読み込まれることにより得られる
。
この出力レジスタ群610に保持されているデータは、
さきの第4図のCPU5Olからアドレスバス505、
コントロールバス506を介して送られてくる信号によ
り関係するレジスタが選ばれ、このレジスタから、さき
の第7図のリードバス808を介してCPU5Olに送
られるものである。第1の比較回路611−Aは、第1
の基準レジスタ群601の内の選ばれたレジスタからの
基準データと、第1の瞬時レジスタ群604の内の選ば
れたレジスタからの瞬時データとを、それぞれ入力端6
12と613から受けて比較動作を行うものである。そ
の比較結果は、出力端614より出力される。出力端6
14は、第1の比較結果保持回路として作用する第1比
較出力ラッチ群615の内の所定のラッチにセットされ
る。さらに、その後、第2比較出力ラッチ群616の所
定のラッチにセットされる。また、第2の比較回路61
1−Bは、第2の基準レジスタ群602の内の選ばれた
レジスタからの基準データと第2の瞬時レジスタ群60
5の内の選ばれたレジスタからの瞬時データとを、それ
ぞれ入力端617と618から受けて比較動作を行うも
のである。
さきの第4図のCPU5Olからアドレスバス505、
コントロールバス506を介して送られてくる信号によ
り関係するレジスタが選ばれ、このレジスタから、さき
の第7図のリードバス808を介してCPU5Olに送
られるものである。第1の比較回路611−Aは、第1
の基準レジスタ群601の内の選ばれたレジスタからの
基準データと、第1の瞬時レジスタ群604の内の選ば
れたレジスタからの瞬時データとを、それぞれ入力端6
12と613から受けて比較動作を行うものである。そ
の比較結果は、出力端614より出力される。出力端6
14は、第1の比較結果保持回路として作用する第1比
較出力ラッチ群615の内の所定のラッチにセットされ
る。さらに、その後、第2比較出力ラッチ群616の所
定のラッチにセットされる。また、第2の比較回路61
1−Bは、第2の基準レジスタ群602の内の選ばれた
レジスタからの基準データと第2の瞬時レジスタ群60
5の内の選ばれたレジスタからの瞬時データとを、それ
ぞれ入力端617と618から受けて比較動作を行うも
のである。
その比較結果は、出力端619より出力される。出力端
619は、第2の比較結果保持回路として作用する第3
比較出力ラッチ群620の内の所定のラッチにセットさ
れる。さらに、その後、第4比較出力ラッチ群621の
所定のラッチにセットされる。上記の第1の基準レジス
タ群601、第1の瞬時レジスタ群604の読出しや書
込み動作、インクリメンタ/デイクリメンタ608や第
1の比較回路611−Aの動作、第1比較出力ラッチ群
615、第2比較出力ラッチ群616への出カセット動
作は、あらかじめ定められた時間内に処理される。
619は、第2の比較結果保持回路として作用する第3
比較出力ラッチ群620の内の所定のラッチにセットさ
れる。さらに、その後、第4比較出力ラッチ群621の
所定のラッチにセットされる。上記の第1の基準レジス
タ群601、第1の瞬時レジスタ群604の読出しや書
込み動作、インクリメンタ/デイクリメンタ608や第
1の比較回路611−Aの動作、第1比較出力ラッチ群
615、第2比較出力ラッチ群616への出カセット動
作は、あらかじめ定められた時間内に処理される。
さらに、第2の基準レジスタ群602、第2の瞬時レジ
スタ群605、出力レジスタ群610の読出しや書込み
動作、インクリメンタ609.や第2の比較回路611
−Bの動作、第3比較出力ラッチ群620、第4比較出
力ラッチ群621への出カセット動作は、前述と同様に
、あらかじめ定められた時間内に処理される。また、種
々の処理は、ステージカウンタ630・のステージ順序
に従い、時分割で行なわれる。
スタ群605、出力レジスタ群610の読出しや書込み
動作、インクリメンタ609.や第2の比較回路611
−Bの動作、第3比較出力ラッチ群620、第4比較出
力ラッチ群621への出カセット動作は、前述と同様に
、あらかじめ定められた時間内に処理される。また、種
々の処理は、ステージカウンタ630・のステージ順序
に従い、時分割で行なわれる。
各ステージ毎に、第1の基準レジスタ群601、第2の
基準レジスタ群602、第1の瞬時レジスタ群60牡第
2の瞬時レジスタ群605、出力レジスタ群610のそ
れぞれのレジスタ群605、出力レジスタ群610のそ
れぞれのレジスタ群の所定のレジスタおよび、第1比較
出力ラッチ群615、第3比較出力ラッチ群620内の
所定のラッチが選ばれる。しかして、インクリメンタ/
デイクリメンタ608、第1の比較回路611−Aは、
第1の基準レジスタ群601および第1の瞬時レジスタ
群604内の各レジスタに対して共通に使用されるもの
である。
基準レジスタ群602、第1の瞬時レジスタ群60牡第
2の瞬時レジスタ群605、出力レジスタ群610のそ
れぞれのレジスタ群605、出力レジスタ群610のそ
れぞれのレジスタ群の所定のレジスタおよび、第1比較
出力ラッチ群615、第3比較出力ラッチ群620内の
所定のラッチが選ばれる。しかして、インクリメンタ/
デイクリメンタ608、第1の比較回路611−Aは、
第1の基準レジスタ群601および第1の瞬時レジスタ
群604内の各レジスタに対して共通に使用されるもの
である。
一方、インクリメンタ609、第2の比較回路611−
Bは、第2の基準レジスタ群602、第2の瞬時レジス
タ群605内の各レジスタに対して共通に使用されるも
のてある。
Bは、第2の基準レジスタ群602、第2の瞬時レジス
タ群605内の各レジスタに対して共通に使用されるも
のてある。
ここで、第1の基準レジスタ群601、第1の瞬時レジ
スタ群604、第1のラッチ回路606、インクリメン
タ/デイクリメンタ608および第1の比較回路611
−Aを第1のレジスタ・ファイル640とし、また、第
2の基準レジスタ群602、第2の瞬時レジスタ群60
5、出力レジスタ群610、第2のラッチ回路607、
インクリメンタ609および第2の比較回路611一B
を第2のレジスタ・ファイル641とする。
スタ群604、第1のラッチ回路606、インクリメン
タ/デイクリメンタ608および第1の比較回路611
−Aを第1のレジスタ・ファイル640とし、また、第
2の基準レジスタ群602、第2の瞬時レジスタ群60
5、出力レジスタ群610、第2のラッチ回路607、
インクリメンタ609および第2の比較回路611一B
を第2のレジスタ・ファイル641とする。
第1のレジスタ・ファイル640で高速の処理を、第2
のレジスタ●ファイル641で低速の処理を行なうもの
である。補助レジスタ642は、第1のレジスタ・ファ
イル640の第1の瞬時レジスタ群の瞬時データを一時
記憶するレジスタで、該補助レジスタ642のデータは
、第2のレジスタ●ファイル641の基準データと比較
される。
のレジスタ●ファイル641で低速の処理を行なうもの
である。補助レジスタ642は、第1のレジスタ・ファ
イル640の第1の瞬時レジスタ群の瞬時データを一時
記憶するレジスタで、該補助レジスタ642のデータは
、第2のレジスタ●ファイル641の基準データと比較
される。
該補助レジスタ642は、第1のレジスタ・ファイル6
40と第2のレジスタ・ファイル641のデータ受渡し
を行なうものである。第6図は、入出力回路のタイミン
グ図で、上記した第5図に係るもののタイミングを説明
するためのものである。
40と第2のレジスタ・ファイル641のデータ受渡し
を行なうものである。第6図は、入出力回路のタイミン
グ図で、上記した第5図に係るもののタイミングを説明
するためのものである。
すなわち、さきの第4図に示すように、CPU5Olよ
りイネーブル信号Eが入出力回路306に供給される。
りイネーブル信号Eが入出力回路306に供給される。
この信億を示すものがイである。このイネーブル信号E
を第5図のノンオーバーラップ回路643により、重な
りのない2相のクロック信号φ1とφ2を作る。この信
号のがハと口に示すものである。このクロック信号φ1
とφ2により、第5図に示す回路は動作するものである
。
を第5図のノンオーバーラップ回路643により、重な
りのない2相のクロック信号φ1とφ2を作る。この信
号のがハと口に示すものである。このクロック信号φ1
とφ2により、第5図に示す回路は動作するものである
。
第6図の二は、第5図に示すステージ・カウンタ630
の出力信号であり、クロック信号φ1の立上りで計数さ
れる。
の出力信号であり、クロック信号φ1の立上りで計数さ
れる。
しかし、ステージ・カウンタ630の出力信号は、配線
やゲートの遅れによつて、クロック信号φ1の立上りよ
り遅れて確立する。そのステージ・カウンタ630の出
力信号二は、ステージ・デコーダ644によつて各ステ
ージの処理信号が発生する。
やゲートの遅れによつて、クロック信号φ1の立上りよ
り遅れて確立する。そのステージ・カウンタ630の出
力信号二は、ステージ・デコーダ644によつて各ステ
ージの処理信号が発生する。
しかし、クロック信号φ1より各ステージの処理信号が
、かなり遅れるため、ステージ・ラッチ645を設ける
。そのステージ・ラッチ645の出力信号をホに示して
いる。第6図において、“゜T゛は、ラッチ回路やレジ
スタ回路がイネーブル状態にあることを示し、これらの
回路の出力が入力に依存されることを示すものである。
、かなり遅れるため、ステージ・ラッチ645を設ける
。そのステージ・ラッチ645の出力信号をホに示して
いる。第6図において、“゜T゛は、ラッチ回路やレジ
スタ回路がイネーブル状態にあることを示し、これらの
回路の出力が入力に依存されることを示すものである。
また、“L゛とは、これらの回路が、あるデータを保持
し、この回路の出力が入力に依存しないことを示すもの
である。
し、この回路の出力が入力に依存しないことを示すもの
である。
クロック信号φ2ロニ1で6′丁3になるステージ●ラ
ッチ645は、ステージ●デコーダ644の出力信号が
保持し、このステージ・ラッチ645の出力信号がホで
あり、ステージの処理信号STAGEとなる。
ッチ645は、ステージ●デコーダ644の出力信号が
保持し、このステージ・ラッチ645の出力信号がホで
あり、ステージの処理信号STAGEとなる。
このステージに係る信号ホは、クロック信号φ2の立上
りで切換えられ、各ステージの処理がクロック信号φ2
に同期して行われる。このホに示すステーション信号は
、第1の基準レジスタ群601、第1の瞬時レジスタ群
604、第2の基準レジスタ群602、第2の瞬時レジ
スタ群605の読出し信号となり、ある選ばれた所定の
レジスタからそのデータを読出す。また、第6図のへと
卜とは、それぞれ、第1の基準レジスタ群601と瞬時
レジスタ群604の動作を示すものである。そして、第
1の基準レジスタ群601と第1の瞬時レジスタ群60
4のレジスタの読出しは、さきのホのステージ信号によ
り行なわれる。また、書込みは、クロック信号φ1ハニ
1で第1の基準レジスタ群601および第1の瞬時レジ
スタ群604を゜゜丁゛にすることにより行ない、クロ
ックφ1ハに同期してなされる。さらに、第1の基準レ
ジスタ群601の書込みは、アドレス信号である、既述
の第8図のSELによつて選ばれたレジスタに対して、
第1の瞬時レジスタ群604の書込みはステージ信号ホ
によつて選ばれたレジスタに対して行なうものである。
第1のラッチ回路606の動作を示すものがチlである
。
りで切換えられ、各ステージの処理がクロック信号φ2
に同期して行われる。このホに示すステーション信号は
、第1の基準レジスタ群601、第1の瞬時レジスタ群
604、第2の基準レジスタ群602、第2の瞬時レジ
スタ群605の読出し信号となり、ある選ばれた所定の
レジスタからそのデータを読出す。また、第6図のへと
卜とは、それぞれ、第1の基準レジスタ群601と瞬時
レジスタ群604の動作を示すものである。そして、第
1の基準レジスタ群601と第1の瞬時レジスタ群60
4のレジスタの読出しは、さきのホのステージ信号によ
り行なわれる。また、書込みは、クロック信号φ1ハニ
1で第1の基準レジスタ群601および第1の瞬時レジ
スタ群604を゜゜丁゛にすることにより行ない、クロ
ックφ1ハに同期してなされる。さらに、第1の基準レ
ジスタ群601の書込みは、アドレス信号である、既述
の第8図のSELによつて選ばれたレジスタに対して、
第1の瞬時レジスタ群604の書込みはステージ信号ホ
によつて選ばれたレジスタに対して行なうものである。
第1のラッチ回路606の動作を示すものがチlである
。
この回路は、クロック信号φ2ロニ1で“゜T゛にし、
第1の瞬時レジスタ群604からステージ信号ホによつ
て選ばれたレジスタのデータを書込み、クロック信号φ
2ロニ0で“4L″となる。
第1の瞬時レジスタ群604からステージ信号ホによつ
て選ばれたレジスタのデータを書込み、クロック信号φ
2ロニ0で“4L″となる。
こ・のようにして、ステージ信号ホに対応した第1の瞬
時レジスタ群604やの内の所定のレジスタのデータを
保持する。第1のラッチ606に保持されたデータは、
クロック信号に同期しないインクリメンタ/デイクリメ
ンタ608により、各条件川こ基づいて修正される。こ
こで、インクリメンタ/デイクリメンタ608は、イン
クリメンタ/デイクリメンタ・コントローラ650から
の制御信号660に基づき次のような機能を有する。
時レジスタ群604やの内の所定のレジスタのデータを
保持する。第1のラッチ606に保持されたデータは、
クロック信号に同期しないインクリメンタ/デイクリメ
ンタ608により、各条件川こ基づいて修正される。こ
こで、インクリメンタ/デイクリメンタ608は、イン
クリメンタ/デイクリメンタ・コントローラ650から
の制御信号660に基づき次のような機能を有する。
すなわち、その第1の機能は、インクリメンタ/デイク
リメンタ機能で入力データの示す値を1つ増加させたり
もしくは減少させたりする。第2の機能は、ノンインク
リメント/デイクリメント機能で、入力データを増加も
しくは減少させないで、そのまま通過させる。また、第
3の機能は、リセット機能で、入力データを全て零の値
を示すデータに変えてしまうものである。
リメンタ機能で入力データの示す値を1つ増加させたり
もしくは減少させたりする。第2の機能は、ノンインク
リメント/デイクリメント機能で、入力データを増加も
しくは減少させないで、そのまま通過させる。また、第
3の機能は、リセット機能で、入力データを全て零の値
を示すデータに変えてしまうものである。
第1の瞬時レジスタ群604内の各レジスタのデータの
流れを見ると、第1の瞬時レジスタ群604の内の1つ
のレジスタがステージラッチ645により選ばれ、その
保持データが第1のラッチ回路606とインクリメンタ
/デイクリメンタ608を介して第1の比較回路611
−Aに入力される。
流れを見ると、第1の瞬時レジスタ群604の内の1つ
のレジスタがステージラッチ645により選ばれ、その
保持データが第1のラッチ回路606とインクリメンタ
/デイクリメンタ608を介して第1の比較回路611
−Aに入力される。
さらに、インクリメンタ/デイクリメンタ608の出力
から、元の選ばれたレジスタへ戻る閉ループができる。
したがつて、インクリメンタ/デイクリメンタ608が
データに対し1つ増加させる、もしくは減少させる機能
を呈すると、この閉ループはアップ/ダウンカウンタと
して機能を呈する。しかし、この閉ループで第1の瞬時
レジスタ群604のデータが特定の選ばれたレジスタか
ら出力されながら、しかもデータが回り込んできて入力
されるような状態が生じると、カウンタ機能を有しなく
なり誤動作をする。
から、元の選ばれたレジスタへ戻る閉ループができる。
したがつて、インクリメンタ/デイクリメンタ608が
データに対し1つ増加させる、もしくは減少させる機能
を呈すると、この閉ループはアップ/ダウンカウンタと
して機能を呈する。しかし、この閉ループで第1の瞬時
レジスタ群604のデータが特定の選ばれたレジスタか
ら出力されながら、しかもデータが回り込んできて入力
されるような状態が生じると、カウンタ機能を有しなく
なり誤動作をする。
したがつて、データを切るために第1のラッチ回路60
6を設けている。この第1のラッチ回路606は、クロ
ック信号,φ2=1で“丁゛になり、一方、第1の瞬時
レジスタ群604のレジスタに入力データが書込まれる
状態゜゜T゛はクロック信号φ1=1であるため、第1
の瞬時レジスタ群604の特定のレジスタのデータが変
更されていても第1のラッチ回路!606の出力は変化
しない。
6を設けている。この第1のラッチ回路606は、クロ
ック信号,φ2=1で“丁゛になり、一方、第1の瞬時
レジスタ群604のレジスタに入力データが書込まれる
状態゜゜T゛はクロック信号φ1=1であるため、第1
の瞬時レジスタ群604の特定のレジスタのデータが変
更されていても第1のラッチ回路!606の出力は変化
しない。
その動作を示すものが、さきに述べたとおリチである。
つまり、φ2=0でデータが切れることになる。
つまり、φ2=0でデータが切れることになる。
また、クロツチ信号に同期しないインクリメンタ/デイ
クリメンタ608の出カデータリが確・立するのは、配
線やゲートの遅れによつて、図示の斜線の部分となる。
第1の比較回路611−Aもインクリメンタ/デイクリ
メンタ608と同様、クロック信号と同期せずに動作す
る。
クリメンタ608の出カデータリが確・立するのは、配
線やゲートの遅れによつて、図示の斜線の部分となる。
第1の比較回路611−Aもインクリメンタ/デイクリ
メンタ608と同様、クロック信号と同期せずに動作す
る。
第1の比較回路611−Aの入力は、第1の基準レジス
タ群601の内、ステージ信号ホにより選ばれた1つの
レジスタの瞬時データと第1のラッチ回路606とイン
クリメンタ/デイクリメンタ608を介して伝えられた
データとを受ける。これら2つのデータの比較結果は、
クロック信号φ1=1で゜゜丁゛になる第1の比較出力
ラッチ群615の内、ステージ信号ホにより選ばれたラ
ツチヘセツトされる。) そのときにおける、第1の比
較回路611−Aの比較結果出力信号614をヌに示し
、信号が確立するのは、図示の斜線部分となる。
タ群601の内、ステージ信号ホにより選ばれた1つの
レジスタの瞬時データと第1のラッチ回路606とイン
クリメンタ/デイクリメンタ608を介して伝えられた
データとを受ける。これら2つのデータの比較結果は、
クロック信号φ1=1で゜゜丁゛になる第1の比較出力
ラッチ群615の内、ステージ信号ホにより選ばれたラ
ツチヘセツトされる。) そのときにおける、第1の比
較回路611−Aの比較結果出力信号614をヌに示し
、信号が確立するのは、図示の斜線部分となる。
さらに、この第1の比較出力ラッチ群615の出力は、
クロック信号φ2=1で“゜T゛になる第2の比較出力
・ラツツチ群616へセットされる。これら第1および
第2の比較出力ラッチ群615,616の動作を、それ
ぞれヲ,ワに示す。また、インクリメンタ/デイクリメ
ンタ608の出力は、第1の瞬時レジスタ群604に戻
るば”かりでなく、第2のレジスタファイル641にデ
ータを送る補助レジスタ642にも書き込まれる。
クロック信号φ2=1で“゜T゛になる第2の比較出力
・ラツツチ群616へセットされる。これら第1および
第2の比較出力ラッチ群615,616の動作を、それ
ぞれヲ,ワに示す。また、インクリメンタ/デイクリメ
ンタ608の出力は、第1の瞬時レジスタ群604に戻
るば”かりでなく、第2のレジスタファイル641にデ
ータを送る補助レジスタ642にも書き込まれる。
その動作をルに示す。該補助レジスタ642のデータが
第2のレジスタ●ファイル641の第2の瞬時レジスタ
群605と同じデータ扱いとなる。
第2のレジスタ●ファイル641の第2の瞬時レジスタ
群605と同じデータ扱いとなる。
第2のレジスタ・ファイル641の動作を説明する。
ステージ信号ホは、第2の基準レジスタ群602や第2
の瞬時レジスタ群605の読出し信号ともなり、ある選
ばれた所定のレジスタからそのデータを読出す。
の瞬時レジスタ群605の読出し信号ともなり、ある選
ばれた所定のレジスタからそのデータを読出す。
力と夕は、それぞれ、第2の基準レジスタ602と第2
の瞬時レジスタ群605の動作を示すものである。第2
の基準レジスタ群602と第2の瞬時レジスタ群605
の読出しは、ホのステージ信号により行なわれる。また
、書込みは、クロック信号φ1=1で、第2の基準レジ
スタ群602と第2の瞬時レジスタ群605を“゜T゛
にすることにより行ない、クロック信号φ1に同期して
なされる。第2のラッチ回路607の動作を示すものが
レである。
の瞬時レジスタ群605の動作を示すものである。第2
の基準レジスタ群602と第2の瞬時レジスタ群605
の読出しは、ホのステージ信号により行なわれる。また
、書込みは、クロック信号φ1=1で、第2の基準レジ
スタ群602と第2の瞬時レジスタ群605を“゜T゛
にすることにより行ない、クロック信号φ1に同期して
なされる。第2のラッチ回路607の動作を示すものが
レである。
この回路は、クロック信号φ2=1で″T″にし、第2
の瞬時レジスタ群605より読出された、ある特定のレ
ジスタにデータを書込み、クロツク信号φ2=0で“゜
L゛となる。このようにして、ステージ信号に対応した
第2の瞬時レジスタ群605の内の所定のレジスタにデ
ータを保持する。第2のラッチ回路607に保持された
データは、クロック信号に同期しないインクリメンタ6
09により、各条件に基づいて修正される。ここで、イ
ンクリメンタ609は、インクリメンタ・コントローラ
652の出力信号661に基づき、次のような機能を有
する。第1の機能は、インクリメンタ機能で、入力デー
タの示す値を1つ増加させたりする。
の瞬時レジスタ群605より読出された、ある特定のレ
ジスタにデータを書込み、クロツク信号φ2=0で“゜
L゛となる。このようにして、ステージ信号に対応した
第2の瞬時レジスタ群605の内の所定のレジスタにデ
ータを保持する。第2のラッチ回路607に保持された
データは、クロック信号に同期しないインクリメンタ6
09により、各条件に基づいて修正される。ここで、イ
ンクリメンタ609は、インクリメンタ・コントローラ
652の出力信号661に基づき、次のような機能を有
する。第1の機能は、インクリメンタ機能で、入力デー
タの示す値を1つ増加させたりする。
第2の機能は、ノンインクリメンタ機能で、入力データ
を増加させないでそのまま通過させる。また、第3の機
能は、リセット機能で、入力データを全て零の値を示す
データに変えるものである。第2の瞬時レジスタ群60
5内の各レジスタのデータの流れを見ると、第2の瞬時
レジスタ群605の内の1つのレジスタがステージ信号
ホにより選ばれ、その保持データが第2のラッチ回路6
07とインクリメンタ609を介して第2の比較回路6
11−Bに入力される。
を増加させないでそのまま通過させる。また、第3の機
能は、リセット機能で、入力データを全て零の値を示す
データに変えるものである。第2の瞬時レジスタ群60
5内の各レジスタのデータの流れを見ると、第2の瞬時
レジスタ群605の内の1つのレジスタがステージ信号
ホにより選ばれ、その保持データが第2のラッチ回路6
07とインクリメンタ609を介して第2の比較回路6
11−Bに入力される。
さらに、インクリメンタ609の出力から、元の選ばれ
たレジスタへ戻る閉ループができる。したがつて、イン
クリメンタ609がデータに対し1つ増加させる機能を
有すると、この閉ループは、アップ・カウンタとしての
機能を呈する。しかし、第1のレジスタ・ファイル64
0と同様に、この閉ループで第2の瞬時レジスタ群60
5のデータが特定の選ばれたレジスタから出力されなが
ら、しかもデータが回り込んできて入力されるような状
態が生じると、カウンタ機能を有しなくなり誤動作をす
る。したがつて、データを切るために、第2のラッチ回
路607を設けている。この第2のラッチ回路607は
、クロック信号φ2=1で“゜丁゛になり、一方、第2
の瞬時レジスタ群605に入力データが書込まれる状態
゜゜T゛はクロック信号φ1=1であるため、第2の瞬
時レジスタ群605の特定のレジスタのデータが変更に
なつても、第2のラッチ回路607の出力は変化しない
。
たレジスタへ戻る閉ループができる。したがつて、イン
クリメンタ609がデータに対し1つ増加させる機能を
有すると、この閉ループは、アップ・カウンタとしての
機能を呈する。しかし、第1のレジスタ・ファイル64
0と同様に、この閉ループで第2の瞬時レジスタ群60
5のデータが特定の選ばれたレジスタから出力されなが
ら、しかもデータが回り込んできて入力されるような状
態が生じると、カウンタ機能を有しなくなり誤動作をす
る。したがつて、データを切るために、第2のラッチ回
路607を設けている。この第2のラッチ回路607は
、クロック信号φ2=1で“゜丁゛になり、一方、第2
の瞬時レジスタ群605に入力データが書込まれる状態
゜゜T゛はクロック信号φ1=1であるため、第2の瞬
時レジスタ群605の特定のレジスタのデータが変更に
なつても、第2のラッチ回路607の出力は変化しない
。
その動作を示すものがレである。つまり、φ2=0でデ
ータカットが行なわれる。
ータカットが行なわれる。
また、クロック信号に同期しないインクリメンタ609
の出力データソが確立するのは、配線やゲートの遅れに
よつて図示の斜視の部分となる。第2の比較回路611
−Bもインクリメンタ609と同様、クロック信号と同
期せずに動作する。
の出力データソが確立するのは、配線やゲートの遅れに
よつて図示の斜視の部分となる。第2の比較回路611
−Bもインクリメンタ609と同様、クロック信号と同
期せずに動作する。
第2の比較回路611−Bの入力は、第2の基準レジス
タ群602の内、ステージ信号ホにより選ばれた1つの
基準レジスタの基準データと第2の瞬時レジスタ群60
5の内、ステージ信号ホにより選ばれた1つの瞬時デー
タの第2のラッチ回路607とインクリメンタ609を
介して伝えられたデータとを受ける。これら2つのデー
タの比較結果は、クロック信号φ1=1で“゜丁゛にな
る第3の比較出力ラッチ群620の内、ステージ信号ホ
により選ばれたラツチヘセツトされる。
タ群602の内、ステージ信号ホにより選ばれた1つの
基準レジスタの基準データと第2の瞬時レジスタ群60
5の内、ステージ信号ホにより選ばれた1つの瞬時デー
タの第2のラッチ回路607とインクリメンタ609を
介して伝えられたデータとを受ける。これら2つのデー
タの比較結果は、クロック信号φ1=1で“゜丁゛にな
る第3の比較出力ラッチ群620の内、ステージ信号ホ
により選ばれたラツチヘセツトされる。
そのときにおける、第2の比較回路611−Bの比較結
果出力をツに示し、信号が確立するのは図示の斜線部分
となる。
果出力をツに示し、信号が確立するのは図示の斜線部分
となる。
さらに、この第3の比較出力ラッチ群620の出力は、
クロック信号φ2=1で″T′2になる第4の比較出力
ラッチ群621へセットされる。これら第3および第4
の比較出力ラッチ群620,621の動作を、それぞれ
、ネ,ナに示す。また、補助レジスタ642と第2の瞬
時レジスタ群605は、第2レジスタファイル641の
瞬時データとなる。
クロック信号φ2=1で″T′2になる第4の比較出力
ラッチ群621へセットされる。これら第3および第4
の比較出力ラッチ群620,621の動作を、それぞれ
、ネ,ナに示す。また、補助レジスタ642と第2の瞬
時レジスタ群605は、第2レジスタファイル641の
瞬時データとなる。
この補助レジスタ642のタイミング動作を示すものが
ルである。補助レジスタ642の入力は、第1レジスタ
ファイル640であり、出力は、第2レジスタファイル
641に使用されるため、タイミングに制約が生じる。
ルである。補助レジスタ642の入力は、第1レジスタ
ファイル640であり、出力は、第2レジスタファイル
641に使用されるため、タイミングに制約が生じる。
補助レジスタ642は、φ1=1で゜“丁゛の状態であ
る。補助レジスタ642がクロック信号φ1=1でデー
タが入力されるため、クロック信号φ1=0になるまで
出力データは確立していない。そのため、補助レジスタ
642が゜“T゛の状態のときはデータとして使用でき
ない。データとして使用できるのは、補助レジスタ64
2が゜“L′゛の状態のときである。出力制御回路65
6は、第4の比較出力ラッチ・群621の出力670と
基本波発生回路654の出力により、各相のゲート信号
となるパルス幅変調信号U+,U−,V+,V−,W+
,W−を形成する。
る。補助レジスタ642がクロック信号φ1=1でデー
タが入力されるため、クロック信号φ1=0になるまで
出力データは確立していない。そのため、補助レジスタ
642が゜“T゛の状態のときはデータとして使用でき
ない。データとして使用できるのは、補助レジスタ64
2が゜“L′゛の状態のときである。出力制御回路65
6は、第4の比較出力ラッチ・群621の出力670と
基本波発生回路654の出力により、各相のゲート信号
となるパルス幅変調信号U+,U−,V+,V−,W+
,W−を形成する。
基本波発生回路654は、第2の比較出力ラッチ群61
6の出力信号によりパルス幅変調信号の基本波を発生す
る。インクリメンタ/デイクリメンタ●コントローラ6
50は、第2の比較出力ラッチ群616の出力によつて
制御される。
6の出力信号によりパルス幅変調信号の基本波を発生す
る。インクリメンタ/デイクリメンタ●コントローラ6
50は、第2の比較出力ラッチ群616の出力によつて
制御される。
また、インクリメンタ・コントローラ652は、第4の
比較出力ラッチ群621の出力や外部パルスPLSによ
つて制御されるものである。また、第4の比較出力ラッ
チ群621の出力信号は、第2の瞬時レジスタ群605
から出力レジスタ610へ書込みを行う転送信号となる
。
比較出力ラッチ群621の出力や外部パルスPLSによ
つて制御されるものである。また、第4の比較出力ラッ
チ群621の出力信号は、第2の瞬時レジスタ群605
から出力レジスタ610へ書込みを行う転送信号となる
。
出力レジスタ群610の動作をラに示す。出力レジスタ
群610は、ステージ信号ホによつて選ばれた出力レジ
スタはクロック信号φ1=1で゜゜丁゛となり、第2の
瞬時レジスタ群605の内、ステージ信号ホによつて選
ばれた瞬時レジスタの瞬時データが書込まれ、クロック
信号φ1=0で゜“L゛となる。
群610は、ステージ信号ホによつて選ばれた出力レジ
スタはクロック信号φ1=1で゜゜丁゛となり、第2の
瞬時レジスタ群605の内、ステージ信号ホによつて選
ばれた瞬時レジスタの瞬時データが書込まれ、クロック
信号φ1=0で゜“L゛となる。
出力レジスタ群610に保持されているデータをCPU
5Olが読出す場合は、CPU5Olよりリードバス8
08を介してデータの取込みが行なわれる。
5Olが読出す場合は、CPU5Olよりリードバス8
08を介してデータの取込みが行なわれる。
そこで、さきの第4図に示した入出力回路306とCP
U5Olとのインターフェイスは(たとえば、CPU5
Olに日立製作所HD468OOを用いた場合)、第6
図のタイミングでは、CPU5Olからデータが書込ま
れる第1及び第2の基準レジスタ群601,602とC
PU5Olへデータが読出される出力レジスタ群610
とでタイミングが異なる。
U5Olとのインターフェイスは(たとえば、CPU5
Olに日立製作所HD468OOを用いた場合)、第6
図のタイミングでは、CPU5Olからデータが書込ま
れる第1及び第2の基準レジスタ群601,602とC
PU5Olへデータが読出される出力レジスタ群610
とでタイミングが異なる。
そのデータとアドレスのブロック構成図を示ものが第7
,8図である。
,8図である。
さきにも述べたように、第7図は、データ・バスのイン
ターフェイス回路、第8図は、アドレス・バスのインタ
ーフェイス回路図である。
ターフェイス回路、第8図は、アドレス・バスのインタ
ーフェイス回路図である。
まず、第7図で、CPU5Olから書込まれるライト・
バス806はクロック信号φ2=1で“丁゛になるライ
ト・ラッチ回路802に保持され、クロック信号φ1=
1で第1および第2の基準レジスタ群601,606の
アドレス信号によつて選ばれた基準レジスタにデータが
書込まれる。また、CPU5Olへ読出されるリードデ
ータは、リード・バス808、CPU5Olのイネーブ
ル信号E=1でイネーブル状態のトライステート・バッ
ファ回路804により、データ・バス504へ送り出し
、CPU5Olへ取込まれるものである。
バス806はクロック信号φ2=1で“丁゛になるライ
ト・ラッチ回路802に保持され、クロック信号φ1=
1で第1および第2の基準レジスタ群601,606の
アドレス信号によつて選ばれた基準レジスタにデータが
書込まれる。また、CPU5Olへ読出されるリードデ
ータは、リード・バス808、CPU5Olのイネーブ
ル信号E=1でイネーブル状態のトライステート・バッ
ファ回路804により、データ・バス504へ送り出し
、CPU5Olへ取込まれるものである。
さらに、第1および第2の基準レジスタ群601,60
2と出力レジスタ群610は、CPU5Olからのアド
レス信号によつて選ばれる。
2と出力レジスタ群610は、CPU5Olからのアド
レス信号によつて選ばれる。
第8図は、そのレジスタ選択回路を示している。すなわ
ち、レジスタ選択回路SELは、データの場合と同じよ
うに、第1および第2の基準レジスタ群601,602
と出力レジスタ群610とではタイミングが異なる。ア
ドレス信号は、φ2=1で゜゜丁゛となるアドレス・ラ
ッチ回路992に保持され、次にライト●データか、リ
ード●データか、をコントロール●バスの信号によつて
作られるチップセレクトライト信号CSWlチップセレ
クトリード信号CSRによつて、アドレス●ラッチ回路
992の出力信号か、アドレス・バス505上のアドレ
ス信号かを選ぶものである。
ち、レジスタ選択回路SELは、データの場合と同じよ
うに、第1および第2の基準レジスタ群601,602
と出力レジスタ群610とではタイミングが異なる。ア
ドレス信号は、φ2=1で゜゜丁゛となるアドレス・ラ
ッチ回路992に保持され、次にライト●データか、リ
ード●データか、をコントロール●バスの信号によつて
作られるチップセレクトライト信号CSWlチップセレ
クトリード信号CSRによつて、アドレス●ラッチ回路
992の出力信号か、アドレス・バス505上のアドレ
ス信号かを選ぶものである。
上記の信号CSWの場合は、アドレス・ラッチ回路99
2の出力信号を、同CSRの場合はアドレス信号を選択
する。この選択回路994を介してアドレスデコーダ9
96によつてレジスタを選ぶレジスタ選択信号SELと
なる。しかして、さきの第2図で記述したごとく、イン
バータに制御素子(パワー素子)を利用しているため、
素子の電流の大きさが問題となつたり、さらに電流制限
を行なうことがある。
2の出力信号を、同CSRの場合はアドレス信号を選択
する。この選択回路994を介してアドレスデコーダ9
96によつてレジスタを選ぶレジスタ選択信号SELと
なる。しかして、さきの第2図で記述したごとく、イン
バータに制御素子(パワー素子)を利用しているため、
素子の電流の大きさが問題となつたり、さらに電流制限
を行なうことがある。
そのため、入出力回路306は、第5図に示すごときA
/D″変換器680を有し、アナログ量をディジタル量
に変換する。電動機の制御に必要なアナログ量は、その
ほかに直流電圧、速度指令などがある。第5図中のA/
D変換器680は、マルチプレクサ付で、アナログ量を
ディジタル量に変換したディジタル●データは、アナロ
グ・レジスタ682に保持されCPU5Olへのリード
・データとしてCPU5Olへ取込まれる。また、マル
チ・プレクサ付のA/D変換器680のチャンネル指定
は、マルチ・プレクサ・レジ”スタ681の出力によつ
て行なわれる。
/D″変換器680を有し、アナログ量をディジタル量
に変換する。電動機の制御に必要なアナログ量は、その
ほかに直流電圧、速度指令などがある。第5図中のA/
D変換器680は、マルチプレクサ付で、アナログ量を
ディジタル量に変換したディジタル●データは、アナロ
グ・レジスタ682に保持されCPU5Olへのリード
・データとしてCPU5Olへ取込まれる。また、マル
チ・プレクサ付のA/D変換器680のチャンネル指定
は、マルチ・プレクサ・レジ”スタ681の出力によつ
て行なわれる。
このマルチ●プレクサ●レジスタ681は、CPU5O
lからのライト・データとして入力される。入出力回路
306には、CPU5Olへの割込み要求信号となるス
テータス・レジスタ683とその割込み要求信号をマス
タするためのマスク・レジスタ684がある。
lからのライト・データとして入力される。入出力回路
306には、CPU5Olへの割込み要求信号となるス
テータス・レジスタ683とその割込み要求信号をマス
タするためのマスク・レジスタ684がある。
ステータス・レジスタ683は、入出力回路306の内
部状態が保持されている。その内容を第2表に示す。
部状態が保持されている。その内容を第2表に示す。
第9図は、割込み制御回路図であつて、ステータス●レ
ジスタ683とマスク●レジスタ684と割込み制御回
路685を示すものである。
ジスタ683とマスク●レジスタ684と割込み制御回
路685を示すものである。
ステータス●レジスタ683は、CPU5Olにより割
込み要因分析を行うために、CPU5Olの読出しレジ
スタとなつている。また、マスク・レジスタ684は、
CPU5Olから指定するために、書込みレジスタとな
つている。これらのステータス・レジスタ683とマス
ク・レジスタ684の出力信号は、各ビットに対応して
、AND−0R−NOTの論理がとられ、その出力が割
込み要求信号■Cとなる。次に、第10図は、さきのス
テージ信号ホに係る、ステージ信号の発生回路を示すも
のである。すなわち、第5図のノンオーバーラップ回路
643からのクロック信号φ1=1でステージ・カウン
タ630が計数を開始し、そのステージ・カウンタ63
0の出力を入力としてステージ・デコーダ644に加え
られる。ステージ●デコーダ644は、出力として0。
−06の信号を発生する。この出力信号0。−06をス
テージ・ラッチ回路645へ入力し、クロック信号φ2
=1でこのステージ・ラッチ回路645を“゜T2゛に
して、前記ステージ・デコーダ644の出力0。〜06
を保持する。上記ステージ・デコーダ644は、リード
オンリーメモリなどを使用することにより容易に実現で
き、マイクロプログラミング方式にすることも可能であ
る。
込み要因分析を行うために、CPU5Olの読出しレジ
スタとなつている。また、マスク・レジスタ684は、
CPU5Olから指定するために、書込みレジスタとな
つている。これらのステータス・レジスタ683とマス
ク・レジスタ684の出力信号は、各ビットに対応して
、AND−0R−NOTの論理がとられ、その出力が割
込み要求信号■Cとなる。次に、第10図は、さきのス
テージ信号ホに係る、ステージ信号の発生回路を示すも
のである。すなわち、第5図のノンオーバーラップ回路
643からのクロック信号φ1=1でステージ・カウン
タ630が計数を開始し、そのステージ・カウンタ63
0の出力を入力としてステージ・デコーダ644に加え
られる。ステージ●デコーダ644は、出力として0。
−06の信号を発生する。この出力信号0。−06をス
テージ・ラッチ回路645へ入力し、クロック信号φ2
=1でこのステージ・ラッチ回路645を“゜T2゛に
して、前記ステージ・デコーダ644の出力0。〜06
を保持する。上記ステージ・デコーダ644は、リード
オンリーメモリなどを使用することにより容易に実現で
き、マイクロプログラミング方式にすることも可能であ
る。
なお、ステージ・ラッチ回路645の出力であるステー
ジ信号は、第1レジスタ・ファイル640と第2レジス
タ・ファイル641とに分れる。
ジ信号は、第1レジスタ・ファイル640と第2レジス
タ・ファイル641とに分れる。
その詳細な処理内容を示すと、第3表のとおりである。
次に、ステージ信号とステージ・カウンタ630の出力
との関係を示すと、第4表に示すようになる。
次に、ステージ信号とステージ・カウンタ630の出力
との関係を示すと、第4表に示すようになる。
ただし、−1Pは第1のレジスタ・ファイル、 一
沙は第2のレジスタ●ファイル。
沙は第2のレジスタ●ファイル。
まず、第10図のステージ●カウンタ630のリセット
端子にゼネラル●リセット信号GRが入力され、これに
よつてカウンタ出力C。
端子にゼネラル●リセット信号GRが入力され、これに
よつてカウンタ出力C。
−C4は総て零となる。このゼネラル●リセット信号C
Rは、この制御回路の起動時、CPU5Olより送られ
る。
Rは、この制御回路の起動時、CPU5Olより送られ
る。
この状態でステージ・カウンタ630のカウンタ出力C
。−C4は0であり、クロック信号φ2=1が、CLK
のように入力されると、クロック信号φ2の立上りで、
ステージ・ラッチ回路645の出力は、第1のレジスタ
・ファイル640には、PWM−1P1第2のレジスタ
●ファイル641には、PULSW−2Pとなる。これ
らのステージ信号によつてPWMの処理とPULSWの
処理を行う。次に、クロック信号φ1=1で、ステージ
●カウンタ630が1つ計数され、さらに、クロック信
号φ2の立上りで、次のステージ信号は、第1のレジス
タ・ファイル640には、PN−1P1第2のレジスタ
・ファイル641にはUTM−2Pとなる。
。−C4は0であり、クロック信号φ2=1が、CLK
のように入力されると、クロック信号φ2の立上りで、
ステージ・ラッチ回路645の出力は、第1のレジスタ
・ファイル640には、PWM−1P1第2のレジスタ
●ファイル641には、PULSW−2Pとなる。これ
らのステージ信号によつてPWMの処理とPULSWの
処理を行う。次に、クロック信号φ1=1で、ステージ
●カウンタ630が1つ計数され、さらに、クロック信
号φ2の立上りで、次のステージ信号は、第1のレジス
タ・ファイル640には、PN−1P1第2のレジスタ
・ファイル641にはUTM−2Pとなる。
これらのステージ信号によつてPNの処理とUTMの処
理を行うものである。このようにして、ステージ・カウ
ンタ630がクロック信号φ1=1で計数し続けると、
クロック信号φ2の立上りで、ステージ信号が第3表に
応じて出力され、この信号により各処理が行われる。
理を行うものである。このようにして、ステージ・カウ
ンタ630がクロック信号φ1=1で計数し続けると、
クロック信号φ2の立上りで、ステージ信号が第3表に
応じて出力され、この信号により各処理が行われる。
このように第3表の処理を繰り返すものである。次に、
電動機等の入力データを取込みCPU5Olで演算処理
された各パルス出力に応じた基準データを保持している
第1の基準レジスタ群601と第2の基準レジスタ群6
02との詳細な内容を第5表に示す。
電動機等の入力データを取込みCPU5Olで演算処理
された各パルス出力に応じた基準データを保持している
第1の基準レジスタ群601と第2の基準レジスタ群6
02との詳細な内容を第5表に示す。
また、その構成図を第11図に示す。すなわち、第11
図は、基準レジスタ群の構成図である。
図は、基準レジスタ群の構成図である。
ただし、〜REGlは第1の基準レジスタ群内、 〜
REG2は第2の基準レジスタ群内。
REG2は第2の基準レジスタ群内。
また、電動機等の瞬時の状態を保持し、カウンタ機能を
有する第1の瞬時レジスタ群604と第2の瞬時レジス
タ群605の詳細な内容を第6表に示す。また、その構
成図を第12図に示す。すなわち、第12図は瞬時レジ
スタ群の構成図である。ただし、 〜REGlは第1の瞬時レジスタ群604内、〜REG
2は第2の瞬時レジスタ群605内。
有する第1の瞬時レジスタ群604と第2の瞬時レジス
タ群605の詳細な内容を第6表に示す。また、その構
成図を第12図に示す。すなわち、第12図は瞬時レジ
スタ群の構成図である。ただし、 〜REGlは第1の瞬時レジスタ群604内、〜REG
2は第2の瞬時レジスタ群605内。
測定されたデータを保持する出力レジスタ群610の詳
細な内容を第7表に示す。また、その構成図を第13図
に示す。すなわち、第13図は、出力レジスタ群の構成
図である。
細な内容を第7表に示す。また、その構成図を第13図
に示す。すなわち、第13図は、出力レジスタ群の構成
図である。
第1および第2の比較回路611−Al6ll一Bの比
較出力を保持する第1および第3の比較出力ラッチ群6
15,620と第2および第4の比較出力ラッチ群61
6,621の詳細な内容を第8表に示し、また、その構
成図を第14図に示す。
較出力を保持する第1および第3の比較出力ラッチ群6
15,620と第2および第4の比較出力ラッチ群61
6,621の詳細な内容を第8表に示し、また、その構
成図を第14図に示す。
すなわち、第14図は、比較出力ラッチ群の構成図であ
る。
る。
ただし、
〜FFlは、第1の比較出力ラッチ群615、〜FF2
は、第3の比較出力ラッチ群620、〜BFlは、第2
の比較出力ラッチ群616、〜BF2は、第4の比較出
力ラッチ群621。
は、第3の比較出力ラッチ群620、〜BFlは、第2
の比較出力ラッチ群616、〜BF2は、第4の比較出
力ラッチ群621。
次に、第15図は、パルス幅変調信号の発生方法説明図
であり、不等パルスのインバータのゲート信号であるパ
ルス幅変調信号の発生を説明したものである。パルス幅
変調信号の搬送波は、ステージ信号PWM−1Pの処理
によつて行うPWMTREGl72Oで発生される。
であり、不等パルスのインバータのゲート信号であるパ
ルス幅変調信号の発生を説明したものである。パルス幅
変調信号の搬送波は、ステージ信号PWM−1Pの処理
によつて行うPWMTREGl72Oで発生される。
この搬送波の制御は、第1の瞬時レジスタ群604のP
WMTREGl72Oと第1の基準レジスタ群601の
POREGl7O2とPlREGl7O4によつて行な
われる。
WMTREGl72Oと第1の基準レジスタ群601の
POREGl7O2とPlREGl7O4によつて行な
われる。
ステージ信号PWM−1Pの処理のとき、PWMTRE
Gl72Oは無条件にインクリメンタ/デイクリメンタ
608によつてインクリメント、もしくはデイクリメン
トされる。
Gl72Oは無条件にインクリメンタ/デイクリメンタ
608によつてインクリメント、もしくはデイクリメン
トされる。
インクリメントとデイクリメントの制御は、第2の比較
出力ラッチ群616のPOBFl9l4とPlBFl9
l6によつて行なわれる。
出力ラッチ群616のPOBFl9l4とPlBFl9
l6によつて行なわれる。
POBFl=11でセット、PlBFl=1でリセット
されるフリップフロップ(図示せず)の出力のINC/
DECが゜“1゛のとき、PWMTREGl72Oは、
インクリメントされ、INC/DECが66『3のとき
、PWMTREGl72Oはデイクリメントされる。ま
た、インクリメントされるときは、PWMTREGl7
2Oは、PlREGl7O4と比較され、PWMTRE
Gl72Oの保持データがPlREGl7O4の基準デ
ータ以上の条件を満足すると、第1の比較出力ラッチ群
615のPlFFl9O2に“゜1゛をラッチする。
されるフリップフロップ(図示せず)の出力のINC/
DECが゜“1゛のとき、PWMTREGl72Oは、
インクリメントされ、INC/DECが66『3のとき
、PWMTREGl72Oはデイクリメントされる。ま
た、インクリメントされるときは、PWMTREGl7
2Oは、PlREGl7O4と比較され、PWMTRE
Gl72Oの保持データがPlREGl7O4の基準デ
ータ以上の条件を満足すると、第1の比較出力ラッチ群
615のPlFFl9O2に“゜1゛をラッチする。
さらに、第2の比較出力ラッチ群616のPlBFl9
l6は、PlFFl9O2の出力をラッチし、PlBF
l9l6の出力が゜4r゛となる。デイクリメントされ
るときは、PWMTREGl72OはPOREGl7O
2と比較され、PWMTREGl72Oの保持データ以
下の条件を満足すると、第1の比較出力ラッチ群615
のPOFFl9OOに“゜1゛をラッチする。
l6は、PlFFl9O2の出力をラッチし、PlBF
l9l6の出力が゜4r゛となる。デイクリメントされ
るときは、PWMTREGl72OはPOREGl7O
2と比較され、PWMTREGl72Oの保持データ以
下の条件を満足すると、第1の比較出力ラッチ群615
のPOFFl9OOに“゜1゛をラッチする。
さらに第2の比較出力ラッチ群616のPOBFl9l
4はPOFFl9OOの出力をラッチし、POBFl9
l4の出力が4′R5となる。
4はPOFFl9OOの出力をラッチし、POBFl9
l4の出力が4′R5となる。
第15図に示すように、PWMTREGl72Oの保持
データは、時間と共に変化する。
データは、時間と共に変化する。
次に、不等パルスの個数の制御について説明する。
パルス幅変調信号のパルスの個数は、PN−1P処理に
よつて行なうPNCREGl722で制御される。
よつて行なうPNCREGl722で制御される。
第1の瞬時レジスタ群604のPNCREGl722は
、POBFl9l4が“゜1゛のときインクリメントさ
れ、第1の基準レジスタ群601のPNREGl7O6
と比較され、RNCREGl722の保持データが、P
NREGl7O6の基準データ以上の条件を満足すると
、第1の比較出力ラッチ群615のPNFFl9O4に
゛゜1゛をラッチする。
、POBFl9l4が“゜1゛のときインクリメントさ
れ、第1の基準レジスタ群601のPNREGl7O6
と比較され、RNCREGl722の保持データが、P
NREGl7O6の基準データ以上の条件を満足すると
、第1の比較出力ラッチ群615のPNFFl9O4に
゛゜1゛をラッチする。
さらに、第2の比較出力ラッチ群616のPNBFl9
l8は、PNFFl9O4の出力をラッチし、PNBF
l9l8は′6F゛となる。
l8は、PNFFl9O4の出力をラッチし、PNBF
l9l8は′6F゛となる。
また、PNCREGl722は、PNBFl9l8の出
力が゛1゛のとき、リセットされる。この・PNBFl
9l8によつてパルスの個数が制御されるものである。
第16図は、基本波発生回路図であつて、第5図のパル
ス幅変調信号の基本波発生回路654を示すものである
。
力が゛1゛のとき、リセットされる。この・PNBFl
9l8によつてパルスの個数が制御されるものである。
第16図は、基本波発生回路図であつて、第5図のパル
ス幅変調信号の基本波発生回路654を示すものである
。
この基本波発生回路654は、3段のシフト・レジスタ
であり、PNBFl=1で1段ずつシフトされ、そのシ
フト状態を第16図のPUI,PVI,PWIに示して
いる。
であり、PNBFl=1で1段ずつシフトされ、そのシ
フト状態を第16図のPUI,PVI,PWIに示して
いる。
つまり、PNBFl=1は、電気角で60度の信号とな
る。
る。
次に、不等パルスの各アームのパルス幅変調信号は、さ
きの第10図に示すステージ信号UTM一2P,■TM
−2P,WTM−2Pの処理によつて行われる。
きの第10図に示すステージ信号UTM一2P,■TM
−2P,WTM−2Pの処理によつて行われる。
これらの処理は、第2のレジスタ・ファイル641で行
なうため、搬送波の瞬時データを保持しているPWMT
REGl72Oのデータを使用できない(PWMTRE
Gl72Oは、第1のレジスタ・ファイル640に存在
するためである。)。そのため、第1のレジスタ・ファ
イル640の・PWMTREGl72Oの保持データを
、補助レジスタTEMPREG642にも保持し、補助
レジスタTEMPREG642の出力データを、第2の
レジスタ・ファイル641で使用する。
なうため、搬送波の瞬時データを保持しているPWMT
REGl72Oのデータを使用できない(PWMTRE
Gl72Oは、第1のレジスタ・ファイル640に存在
するためである。)。そのため、第1のレジスタ・ファ
イル640の・PWMTREGl72Oの保持データを
、補助レジスタTEMPREG642にも保持し、補助
レジスタTEMPREG642の出力データを、第2の
レジスタ・ファイル641で使用する。
このことにより、搬送波のデータを第2のレジスタ・ア
イル641で使用できることになる。U相のパルス幅変
調信号を発生するUTM−2Pの処理のとき、変調波に
関するレジスタDlREG27O8,D2REG27l
O,D3REG27l2は、変調波選択回路690(第
5図)の出力MODによつて選ばれる。
イル641で使用できることになる。U相のパルス幅変
調信号を発生するUTM−2Pの処理のとき、変調波に
関するレジスタDlREG27O8,D2REG27l
O,D3REG27l2は、変調波選択回路690(第
5図)の出力MODによつて選ばれる。
第17図は、上記の変調波選択回路690を示す、変調
波選択回路図である。まず、各相の変調波を発生させる
ために変調カウンタ980を設ける。
波選択回路図である。まず、各相の変調波を発生させる
ために変調カウンタ980を設ける。
この変調カウンタ980は、POBFl=1を計数数す
る。その出力SCO〜SC3で各相の変調波を発生させ
る。そのために、変調波デコーダ982により、DlR
EG27O8,D2REG27lO,D3REG27l
2の選択信号DlU,D2U,D3U,DlV,D2V
,D3V,DlW,D2W,D3Wを作る。
る。その出力SCO〜SC3で各相の変調波を発生させ
る。そのために、変調波デコーダ982により、DlR
EG27O8,D2REG27lO,D3REG27l
2の選択信号DlU,D2U,D3U,DlV,D2V
,D3V,DlW,D2W,D3Wを作る。
その変調波デコーダ982の詳細な内容を示すものが第
9表である。変調波デコーダ982の出力SOO−SO
8をPlBFl=1で゜゜丁゛となる変調波ラッチ98
4に保持される。
9表である。変調波デコーダ982の出力SOO−SO
8をPlBFl=1で゜゜丁゛となる変調波ラッチ98
4に保持される。
変調波ラッチ984の出力が第5図に示す各相の変調波
となる。
となる。
レジスタ選択回路986の出力MODによつて5各相の
処理、UTM−2P,VTM−2P,WTM一2Pに応
じて、DlREG27O8,D2REG27lO,D3
REG27l2を選択する。
処理、UTM−2P,VTM−2P,WTM一2Pに応
じて、DlREG27O8,D2REG27lO,D3
REG27l2を選択する。
たとえば、UTM−2Pの処理のとき、補助レジスタT
EMPREG642の保持データが、変波のレジスタD
lREG27O8,D2REG27lO,D3REG2
7l2)の基準データ以上の条件を満足すると、第3の
比較出力ラッチ群UPFF29O6に44r゛をラッチ
する。
EMPREG642の保持データが、変波のレジスタD
lREG27O8,D2REG27lO,D3REG2
7l2)の基準データ以上の条件を満足すると、第3の
比較出力ラッチ群UPFF29O6に44r゛をラッチ
する。
さらに、第4の比較出力ラッチ群UPBE292Oは、
UPFF2の出力をラッチし]BF2の出力は、“゜1
゛となる。ただし、比較結果を第3の比較出力ラッチ群
に保持するのは、搬送波が偶数番目のときのみである。
また、ステージ信号VTM−2P,WTM−2Pの処理
も同様に動作する。UPBF292O,■PBF292
2,WPBF2924の出力を、出力制御回路656に
よつて、パルス幅変調信号U+,U−,V+,V−,W
+,W−を発生させる。
UPFF2の出力をラッチし]BF2の出力は、“゜1
゛となる。ただし、比較結果を第3の比較出力ラッチ群
に保持するのは、搬送波が偶数番目のときのみである。
また、ステージ信号VTM−2P,WTM−2Pの処理
も同様に動作する。UPBF292O,■PBF292
2,WPBF2924の出力を、出力制御回路656に
よつて、パルス幅変調信号U+,U−,V+,V−,W
+,W−を発生させる。
その出力制御回路656に係る出力制御回路図を第18
図に示す。
図に示す。
搬送波と各相の変調波との比較結果を保持しているUP
BF292O,VPBF2922,WPBF2924の
出力と、パルス幅変調の各相の基本波PUI,PVI,
PWIを、各相それぞれ、排他的論理和(Exclus
iveOR)をとり、その出力がインバータの上アーム
のパルス幅変調信号U+,V+,W+となる。
BF292O,VPBF2922,WPBF2924の
出力と、パルス幅変調の各相の基本波PUI,PVI,
PWIを、各相それぞれ、排他的論理和(Exclus
iveOR)をとり、その出力がインバータの上アーム
のパルス幅変調信号U+,V+,W+となる。
また、U+,■+,W+の反転が、インバータの下アー
ムのパルス幅変調信号となる。第19図は、回転数検出
機能説明図で、パルス幅変調信号の発生以外の機能であ
る回転数検出機能を説明したものである。
ムのパルス幅変調信号となる。第19図は、回転数検出
機能説明図で、パルス幅変調信号の発生以外の機能であ
る回転数検出機能を説明したものである。
回転数検出機能は、ある一定時間内の同期化された外部
パルス信号円を計数する方法や処理に係るものである。
パルス信号円を計数する方法や処理に係るものである。
一定時間幅を発生させるための第2の瞬時レジスタ群6
05のPULSWTREG2726は、ステージ信号P
U?W−2Pで無条件でインクリメントされ、また、第
4の比較出力ラッチ群621のPULSWBF2926
が4“1゛のときリセットされる。第2の瞬時レジスタ
群605の・PULSWTREG2726の保持データ
と第2の基準レジスタ群602のPULSWREG27
l4の基準データとを比較し、PU爲WTREG272
6の保持データが、PULSWREG27l4の基準デ
ータ以上の条件を満足するとき、ノ第3の比較出力ラッ
チ群620のPUI.SWFF29l2に“1゛をラッ
チする。さらに、第4の比較出力ラッチ群621のPU
LSWBF2926はPULSWFF2の出力をラッチ
し、PUl.SWBF2926の出力“゜1゛となり、
ある一定時間幅を得ることができる。PULSWBF2
926の立上りで、ステージ信号PULS−2Pの処理
で同期化された外部パルス信号PS(外部パルス信号P
LSを、内部クロック信号に同期化し、立上り、立下り
を示す信号)を計数した第2の瞬時レジスタ群605の
PULSCREG2724の保持データを、出力レジス
タ群のPULSREG26lOIヒ転送し、書込むもの
である。
05のPULSWTREG2726は、ステージ信号P
U?W−2Pで無条件でインクリメントされ、また、第
4の比較出力ラッチ群621のPULSWBF2926
が4“1゛のときリセットされる。第2の瞬時レジスタ
群605の・PULSWTREG2726の保持データ
と第2の基準レジスタ群602のPULSWREG27
l4の基準データとを比較し、PU爲WTREG272
6の保持データが、PULSWREG27l4の基準デ
ータ以上の条件を満足するとき、ノ第3の比較出力ラッ
チ群620のPUI.SWFF29l2に“1゛をラッ
チする。さらに、第4の比較出力ラッチ群621のPU
LSWBF2926はPULSWFF2の出力をラッチ
し、PUl.SWBF2926の出力“゜1゛となり、
ある一定時間幅を得ることができる。PULSWBF2
926の立上りで、ステージ信号PULS−2Pの処理
で同期化された外部パルス信号PS(外部パルス信号P
LSを、内部クロック信号に同期化し、立上り、立下り
を示す信号)を計数した第2の瞬時レジスタ群605の
PULSCREG2724の保持データを、出力レジス
タ群のPULSREG26lOIヒ転送し、書込むもの
である。
その転送信号が、MOVEである。次に、第1および第
2の基準レジスタ群601,602に基準データをセッ
トする方法について説明する。
2の基準レジスタ群601,602に基準データをセッ
トする方法について説明する。
たとえば、第3図のパルス幅変調信号を発生させるため
には、速度指令を入出力回路306でA/D変換し、マ
イクロコンピュータ305のCPU5Ol内へ取込み、
そのデータに基づいて、速度指令からの周波数に対して
、電動機304への実効電圧と不等パルスの個数を計算
処理、あるいはマップ状に記憶されている情報により求
める。
には、速度指令を入出力回路306でA/D変換し、マ
イクロコンピュータ305のCPU5Ol内へ取込み、
そのデータに基づいて、速度指令からの周波数に対して
、電動機304への実効電圧と不等パルスの個数を計算
処理、あるいはマップ状に記憶されている情報により求
める。
周波数に対して、POREGl7O2,PlREGl7
O4に、データをセットし、さらに、パルスの個数に対
しては、PNREGl7O6と、実効電圧を決定する変
調波のD1〜D3REG27O8〜714にデータをセ
ットする。
O4に、データをセットし、さらに、パルスの個数に対
しては、PNREGl7O6と、実効電圧を決定する変
調波のD1〜D3REG27O8〜714にデータをセ
ットする。
これらのデータがセットされると、パルス幅変調信号が
発生する。以上、説明したように、本発明に係る上記実
施例によれば、基準レジスタ群、瞬時レジスタ群、比較
回路および比較出力ラッチ群を、ステージ信号により時
分割制御するレジスタ・ファイルにおいて、多数のレジ
スタ●ファイルを設け、ステージ信号により処理頻度の
回数を多くすることにより、より高い分解能のパルス幅
変調信号の基本波周波数で電動機を制御することができ
る効果があ.る。
発生する。以上、説明したように、本発明に係る上記実
施例によれば、基準レジスタ群、瞬時レジスタ群、比較
回路および比較出力ラッチ群を、ステージ信号により時
分割制御するレジスタ・ファイルにおいて、多数のレジ
スタ●ファイルを設け、ステージ信号により処理頻度の
回数を多くすることにより、より高い分解能のパルス幅
変調信号の基本波周波数で電動機を制御することができ
る効果があ.る。
上述したところをも総合して、本発明によるときは、従
来のものの欠点を解消して、パルス幅変調信号の基本周
波数の分解能を向上させて、電動機の制御を良好なもの
とした電動機の制御方法お・よび、その制御装置の提供
を可能とするものであつて、すぐれた実用的効果を所期
できる卓越した発明ということができる。
来のものの欠点を解消して、パルス幅変調信号の基本周
波数の分解能を向上させて、電動機の制御を良好なもの
とした電動機の制御方法お・よび、その制御装置の提供
を可能とするものであつて、すぐれた実用的効果を所期
できる卓越した発明ということができる。
第1図は、従来例と本発明との搬送波の発生比較説明図
、第2図は、本発明の一実施例に係る、電動機の可変速
制御装置のブロック図、第3図は、そのインバータ回路
構成図、第4図は、インバータの制御回路の構成図、第
5図は、入出力回路の構成図、第6図は、入出力回路の
タイミング図、第7図は、データバスのインターフェイ
ス回路図、第8図は、アドレス・バスのインターフエ・
イス回路図、第9図は、割込み制御回路図、第10図は
、ステージ信号の発生回路図、第11図は、基準レジス
タ群の構成図、第12図は、瞬時レジスタ群の構成図、
第13図は、出力レジスタ群の構成図、第14図は、比
較出力ラッチ群の構成図、第15図は、パルス幅変調信
号発生方法図、第16図は、基本波発生回路図、第17
図は、変調波選択回路図、第18図は、出力制御回路図
、第19図は、回転数検出機能説明図である。 301・・・・・商用電源、302・・・・・・整流回
路、303・・・・・・インバータ回路、304・・・
・・・電動機、305・・・・・・マイクロコンピュー
タ、306・・・・・・入出力回路、307・・・・・
・ゲート増幅器、308・・・・・・周波数指令、30
9・・・・・・電流検出器、310・・・・・パルス発
生器、401〜406・・・・・・インバータのパワー
素子、407〜412・・・・還流ダイオード、501
・・・・・・CPUl5O2・・・・・RAMl5O3
・・ROMl5O4・・・・・・データ・バス、505
・・・・・・アドレス●バス、5061・●・・コント
ロール●バス、601・・・・・・第1の基準レジスタ
群、602・・・・・・第2の基準レジスタ群、603
・・・・・・データ・バッファ、604・・・・・・第
1の瞬時レジスタ群、605・・・・・・第2の瞬時レ
ジスタ群、606・・・・・・第1のラッチ回路、60
7・・・・・・第2のラッチ回路、608・・・・・・
インクリメンタ/デイクリメンタ、609・・・・イン
クリメンタ、611−A・・・・・・第1の比較回路、
611−B・・・・・・第2の比較回路、614・・第
1の比較回路の比較出力、615・・・・・・第1の比
較出力ラッチ群、616・・・・・・第2の比較出力ラ
ッチ群、619・・・・・・第2の比較回路の比較出力
、620・・・・・・第3の比較出力ラッチ群、621
・・・・・・第4の比較出力ラッチ群、630・・・・
・・ステージ・カウンタ、644・・・・・・ステージ
・デコーダ、645・・・・ステージ●ラッチ回路、6
40・・・・・・第1のレジスタ・ファイル、641・
・・・・・第2のレジスタ・ファイル、642・・・・
・・補助レジスタ、643・ノンオーバーラップ回路、
650・・・・・・インクリメンタ/デイクリメンタ・
コントローラ、652・・・・・・インクリメンタ・コ
ントローラ、654・・・・・・基本波発生回路、65
6・・・・・・出力制御回路、670・・・621の出
力、680・・・・・A/D変換器、681・・・・・
マルチ◆プレクサ●レジスタ、682・・・・・アナロ
グ・レジスタ、683・・・・・・ステータス・レジス
タ、684・・・・・マスク●レジスタ、685・・割
込み制御回路、804・・・・・・トライステート●バ
ッファ、806・・・・・ライト●バス、808・・・
リード・バス、990・・・・・アドレス・ラッチ回路
、994・・・・・選択回路、996・・・・・アドレ
ス●デコーダ、702,704,706,708,71
0,712,714,720,722,724,726
,900,902,904,906,908,910,
912,914,916,918,920,922,9
24,926・・・・ルジスタ、980・・・・・変調
カウンタ、982・・・・・変調波デコーダ、984・
・・・・変調波ラッチ。
、第2図は、本発明の一実施例に係る、電動機の可変速
制御装置のブロック図、第3図は、そのインバータ回路
構成図、第4図は、インバータの制御回路の構成図、第
5図は、入出力回路の構成図、第6図は、入出力回路の
タイミング図、第7図は、データバスのインターフェイ
ス回路図、第8図は、アドレス・バスのインターフエ・
イス回路図、第9図は、割込み制御回路図、第10図は
、ステージ信号の発生回路図、第11図は、基準レジス
タ群の構成図、第12図は、瞬時レジスタ群の構成図、
第13図は、出力レジスタ群の構成図、第14図は、比
較出力ラッチ群の構成図、第15図は、パルス幅変調信
号発生方法図、第16図は、基本波発生回路図、第17
図は、変調波選択回路図、第18図は、出力制御回路図
、第19図は、回転数検出機能説明図である。 301・・・・・商用電源、302・・・・・・整流回
路、303・・・・・・インバータ回路、304・・・
・・・電動機、305・・・・・・マイクロコンピュー
タ、306・・・・・・入出力回路、307・・・・・
・ゲート増幅器、308・・・・・・周波数指令、30
9・・・・・・電流検出器、310・・・・・パルス発
生器、401〜406・・・・・・インバータのパワー
素子、407〜412・・・・還流ダイオード、501
・・・・・・CPUl5O2・・・・・RAMl5O3
・・ROMl5O4・・・・・・データ・バス、505
・・・・・・アドレス●バス、5061・●・・コント
ロール●バス、601・・・・・・第1の基準レジスタ
群、602・・・・・・第2の基準レジスタ群、603
・・・・・・データ・バッファ、604・・・・・・第
1の瞬時レジスタ群、605・・・・・・第2の瞬時レ
ジスタ群、606・・・・・・第1のラッチ回路、60
7・・・・・・第2のラッチ回路、608・・・・・・
インクリメンタ/デイクリメンタ、609・・・・イン
クリメンタ、611−A・・・・・・第1の比較回路、
611−B・・・・・・第2の比較回路、614・・第
1の比較回路の比較出力、615・・・・・・第1の比
較出力ラッチ群、616・・・・・・第2の比較出力ラ
ッチ群、619・・・・・・第2の比較回路の比較出力
、620・・・・・・第3の比較出力ラッチ群、621
・・・・・・第4の比較出力ラッチ群、630・・・・
・・ステージ・カウンタ、644・・・・・・ステージ
・デコーダ、645・・・・ステージ●ラッチ回路、6
40・・・・・・第1のレジスタ・ファイル、641・
・・・・・第2のレジスタ・ファイル、642・・・・
・・補助レジスタ、643・ノンオーバーラップ回路、
650・・・・・・インクリメンタ/デイクリメンタ・
コントローラ、652・・・・・・インクリメンタ・コ
ントローラ、654・・・・・・基本波発生回路、65
6・・・・・・出力制御回路、670・・・621の出
力、680・・・・・A/D変換器、681・・・・・
マルチ◆プレクサ●レジスタ、682・・・・・アナロ
グ・レジスタ、683・・・・・・ステータス・レジス
タ、684・・・・・マスク●レジスタ、685・・割
込み制御回路、804・・・・・・トライステート●バ
ッファ、806・・・・・ライト●バス、808・・・
リード・バス、990・・・・・アドレス・ラッチ回路
、994・・・・・選択回路、996・・・・・アドレ
ス●デコーダ、702,704,706,708,71
0,712,714,720,722,724,726
,900,902,904,906,908,910,
912,914,916,918,920,922,9
24,926・・・・ルジスタ、980・・・・・変調
カウンタ、982・・・・・変調波デコーダ、984・
・・・・変調波ラッチ。
Claims (1)
- 【特許請求の範囲】 1 基準データを保持する基準レジスタ群と電動機の瞬
時データを保持する瞬時レジスタ群と比較回路とからな
るレジスタ・ファイルよりパルス幅変調信号を発生する
ようにして電動機を制御するものにおいて、一定クロッ
ク時間で、上記レジスタ・ファイルを搬送波タイマを処
理するレジスタ・ファイルとパルス幅変調信号発生の処
理をするレジスタ・ファイルとに分割して制御せしめる
ようにしたことを特徴とする電動機の制御方法。 2 特許請求の範囲第1項記載のものにおいて、搬送波
の処理とパルス幅変調信号発生処理の時間を異にするよ
うにしたものである電動機の制御方法。 3 第1および第2の基準レジスタ群と、電動機の瞬時
の状態を検出し、その検出信号を保持する第1および第
2の瞬時レジスタ群とを備え、前記第1の基準レジスタ
群と第1の瞬時レジスタ群の中から選択された各レジス
タの保持データを比較する第1の比較回路と、上記第2
の基準レジスタ群と第2の瞬時レジスタ群の中から選択
された各レジスタの保持データを比較する第2の比較回
路とを備えるとともに、第1の基準レジスタ、瞬時レジ
スタ、比較回路よりなる第1のレジスタ・フアイルと、
第2の基準レジスタ、瞬時レジスタ、比較回路よりなる
第2のレジスタ・ファイルとのデータの受渡しに供され
る補助レジスタを設けたことを特徴とする電動機の制御
装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56066868A JPS6043757B2 (ja) | 1981-05-06 | 1981-05-06 | 電動機の制御方法およびその制御装置 |
DE8282901366T DE3272842D1 (en) | 1981-05-06 | 1982-05-04 | Control apparatus for electric motors |
PCT/JP1982/000153 WO1982003953A1 (en) | 1981-05-06 | 1982-05-04 | Method of controlling an electric motor and control unit therefor |
EP82901366A EP0077836B1 (en) | 1981-05-06 | 1982-05-04 | Control apparatus for electric motors |
US06/459,874 US4488103A (en) | 1981-05-06 | 1982-05-04 | Motor control method and control apparatus therefor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56066868A JPS6043757B2 (ja) | 1981-05-06 | 1981-05-06 | 電動機の制御方法およびその制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57183292A JPS57183292A (en) | 1982-11-11 |
JPS6043757B2 true JPS6043757B2 (ja) | 1985-09-30 |
Family
ID=13328267
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56066868A Expired JPS6043757B2 (ja) | 1981-05-06 | 1981-05-06 | 電動機の制御方法およびその制御装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4488103A (ja) |
EP (1) | EP0077836B1 (ja) |
JP (1) | JPS6043757B2 (ja) |
DE (1) | DE3272842D1 (ja) |
WO (1) | WO1982003953A1 (ja) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59161708A (ja) * | 1983-03-04 | 1984-09-12 | Fanuc Ltd | サ−ボ駆動ユニツト |
JPS605782A (ja) * | 1983-06-22 | 1985-01-12 | Hitachi Ltd | インバ−タ装置 |
US4634952A (en) * | 1983-11-30 | 1987-01-06 | System Homes Company, Ltd. | Inverter |
JPH0783637B2 (ja) * | 1984-06-12 | 1995-09-06 | 日本電装株式会社 | 電動機パルス変調制御装置 |
JPS6237087A (ja) * | 1985-08-09 | 1987-02-18 | Fanuc Ltd | 交流電動機制御装置 |
JPH0697854B2 (ja) * | 1986-01-11 | 1994-11-30 | 株式会社日立製作所 | 電力変換装置の制御装置 |
JPH0354707Y2 (ja) * | 1986-07-10 | 1991-12-03 | ||
JPH0528850Y2 (ja) * | 1987-02-18 | 1993-07-23 | ||
JPH0787698B2 (ja) * | 1989-03-13 | 1995-09-20 | 株式会社日立製作所 | 電力変換器の制御装置及びエレベーター装置 |
JPH03243193A (ja) * | 1990-02-20 | 1991-10-30 | Toshiba Corp | 電動機制御装置 |
US5287045A (en) * | 1990-02-20 | 1994-02-15 | Kabushiki Kaisha Toshiba | Fully digital apparatus for controlling operation of electric motor |
US5309078A (en) * | 1991-07-11 | 1994-05-03 | Sgs-Thomson Microelectronics, Inc. | Synchronous rectification method for reducing power dissipation in motor drivers in PWM mode |
JPH0622592A (ja) * | 1992-07-03 | 1994-01-28 | Toshiba Corp | モータ制御回路 |
DE4231347C1 (de) * | 1992-09-18 | 1993-10-07 | Siemens Ag | Multiprozessorsystem zur Steuerung und Regelung eines Umrichters |
US5506484A (en) * | 1994-06-10 | 1996-04-09 | Westinghouse Electric Corp. | Digital pulse width modulator with integrated test and control |
US5721475A (en) * | 1996-10-31 | 1998-02-24 | Ampex Corporation | Extended-resolution pulse-width modulation servomotor drive |
JP3777242B2 (ja) * | 1997-05-22 | 2006-05-24 | 株式会社ルネサステクノロジ | モータ制御装置 |
US7190143B2 (en) * | 2005-05-27 | 2007-03-13 | Rockwell Automation Technologies, Inc. | Pulse width modulation (PWM) rectifier with variable switching frequency |
EP2143196B1 (en) * | 2007-03-27 | 2018-08-15 | Danfoss Drives A/S | Method for driving a pulse width modulated controller |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IT1062827B (it) * | 1976-03-29 | 1985-02-11 | Olivetti Controllo Numerico | Sistema di controllo numerico per macchine utensili |
US4099109A (en) * | 1976-10-01 | 1978-07-04 | Westinghouse Electric Corp. | Digital apparatus for synthesizing pulse width modulated waveforms and digital pulse width modulated control system |
US4236213A (en) * | 1978-11-27 | 1980-11-25 | General Motors Corporation | Apparatus for producing pulse width modulated signals |
JPS55125086A (en) * | 1979-03-20 | 1980-09-26 | Hitachi Ltd | Motor controlling device |
US4262336A (en) * | 1979-04-27 | 1981-04-14 | Pritchard Eric K | Multi-axis contouring control system |
US4290001A (en) * | 1979-08-03 | 1981-09-15 | General Electric Company | Closed loop, microcomputer controlled pulse width modulated inverter-induction machine drive system |
JPH05345158A (ja) * | 1992-06-12 | 1993-12-27 | Hitachi Maxell Ltd | グラビア塗布装置 |
-
1981
- 1981-05-06 JP JP56066868A patent/JPS6043757B2/ja not_active Expired
-
1982
- 1982-05-04 EP EP82901366A patent/EP0077836B1/en not_active Expired
- 1982-05-04 WO PCT/JP1982/000153 patent/WO1982003953A1/ja active IP Right Grant
- 1982-05-04 DE DE8282901366T patent/DE3272842D1/de not_active Expired
- 1982-05-04 US US06/459,874 patent/US4488103A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS57183292A (en) | 1982-11-11 |
EP0077836B1 (en) | 1986-08-27 |
US4488103A (en) | 1984-12-11 |
DE3272842D1 (en) | 1986-10-02 |
EP0077836A1 (en) | 1983-05-04 |
EP0077836A4 (en) | 1983-08-03 |
WO1982003953A1 (en) | 1982-11-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6043757B2 (ja) | 電動機の制御方法およびその制御装置 | |
JP2885256B2 (ja) | マイクロコンピュータ | |
JP2959482B2 (ja) | 大規模集積回路 | |
JP5165463B2 (ja) | Pwm制御装置及びパルス波形制御方法 | |
JP3677497B2 (ja) | パルス幅変調波形発生装置及び3相パルス幅変調波形発生装置 | |
JP3156269B2 (ja) | ディジタル三相pwm波形発生装置 | |
JPH09167134A (ja) | データ同期システム | |
TW201340585A (zh) | 具有信號擷取功能之模組化風扇馬達控制電路及其控制方法 | |
JPH0219021A (ja) | ディジタルパルス幅変調回路 | |
EP0481495B1 (en) | Port output controller for use in microcomputer | |
JP3777242B2 (ja) | モータ制御装置 | |
JP2818986B2 (ja) | モータコントロール回路内蔵マイクロコンピュータ | |
JP3628361B2 (ja) | デジタル処理装置 | |
JP4257484B2 (ja) | Pwm発生装置 | |
JP3248698B2 (ja) | Pwm信号生成装置 | |
JP2903903B2 (ja) | マイクロコンピュータ | |
JP2946606B2 (ja) | カウンタ回路 | |
JPH0581447A (ja) | マイクロコンピユータ | |
JP2001175586A (ja) | データプロセッサ及びデータ処理システム | |
JP3286962B2 (ja) | Pwm信号生成装置 | |
JP3702592B2 (ja) | パルス発生装置、マルチチップモジュール及びシングルチップマイコン | |
JPH0632049B2 (ja) | マイクロコンピュータ装置 | |
JPS6320517A (ja) | システムクロックストレッチ回路 | |
JPS61179671A (ja) | イメ−ジ情報の拡大縮小回路 | |
JPH08212159A (ja) | マイクロコントローラシステム及びマイクロコントローラ |