JP2923950B2 - サーマルプリンタの印字制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はサーマルプリンタに関し、特にその発熱要素
の発熱制御をする制御回路に関する。

〔従来の技術〕

従来からサーマルプリンタでは、サーマルヘッドの連
続使用時間の熱蓄積による印字品位の低下を防止するた
め、様々な方法が用いられてきている。その中には特公
昭55−48631のように、ドットごとに前のデタを記憶し
て通電時間を決定する方法や、特公昭57−18507のよう
に駆動周期によって通電時間を変える方式等が用いられ
ている。これらを一般に履歴制御方式と言う。

〔発明が解決しようとする課題〕

これら従来例では一般にCPUによってデータ処理をし
ながら、サーマルヘッドのドライブICへ順次データを送
出する方式が一般的であった，このような方式では、サ
ーマルプリンタを高速に動作させようとしても処理が追
い付かずサーマルプリンタの高速化の障害となってい
た。

本発明の目的は、このような従来の問題点を除去し、
高速でかつ、印字品位のすぐれたシリアル型サーマルプ
リンタの印字制御装置を提供することにある。

〔課題を解決するための手段〕

かかる目的を達成するため、本発明のサーマルプリン
タの印字制御装置は、サーマルの駆動データの出力を所
定タイミングごとに行う処理装置と、処理装置とサーマ
ルヘッドとの間に配置されたヘッド制御回路とを有する
サーマルプリンタの印字制御装置であって、ヘッド制御
回路は少なくとも２個以上のユニット回路より構成さ
れ、ユニット回路は過去及び現在のサーマルヘッドの駆
動データを保有する記憶回路と、駆動データを入力する
データ入力端子と、処理装置のアドレスバスに接続され
たアドレス入力端子と、駆動データの入力時の同期信号
を得るデータラッチタイミング入力端子と、ヘッド制御
回路へのアクセスを可能とする主及び副のチップセレク
ト端子とを有し、主及び副のどちらか一方のチップセレ
クト端子を用いて２個以上のユニット回路を同時にアク
セス可能に構成したことを特徴とする。

又、ヘッド制御回路は、チップ化された少なくとも２
個以上のユニット回路より構成され、ユニット回路は、
サーマルヘッドの駆動データの少なくとも過去一回分
と、現在の駆動データとを保有する記憶回路と、処理装
置のデータバスに接続されたデータ入力端子と、処理装
置のアドレスバスの少なくとも３ビットに接続されたア
ドレス入力端子と、処理装置のデータストローブ端子に
接続されたデータラッチタイミング入力端子と、アドレ
スバスの所定のアドレス情報に応ずる主及び副の複数の
チップセレクト入力端子と、発熱要素の通電時間を決定
する通電パルス決定回路と、記憶回路の入力信号と通電
パルス決定回路からの入力信号とを混合するゲート回路
と、ゲート回路に接続され発熱要素への駆動信号を出力
するヘッド駆動出力端子とを有し、複数のユニット回路
を共通に制御する制御信号は同一アドレス信号によって
同時に複数のユニット回路にセットされるよう構成した
ことを特徴とする。

〔実施例〕

第１図は本発明によるサーマルプリンタの印字制御装
置を用いたターミナルプリンタの一実施例の構成を示す
略図である。

１は複数の発熱要素1aを有するサーマルヘッド、２は
このサーマルヘッドをドライブするヘッドドライブ回
路、3a,3bは処理装置の一種のCPU4とサーマルヘッドと
の間に挿入されたサーマルヘッドの発熱量をドットごと
に制御するヘッド制御回路（以下HCUと略す）、15はサ
ーマルヘッド１の周囲温度もしくは基板温度を検出する
サーミスタ14と抵抗器14aとの直列回路の分圧点の電位
をディジタル量に変換するA/Dコンバータ、12はROM、13
はRAM、17はデータバス、18はアドレスバス、19は印制
データを入力するインターフェイス、20は電源入力端子
をそれぞれ示している。

CPU4は、１例として８ビットのCPUを示し、データス
トローブ端子の▲▼端子及びI/Oポート（図示せ
ず）、タイマー（図示せず）等を有している。

HCU3a,3bはユニット回路としてCPUの一種のペリフェ
ラルとして働き、ROM12、RAM13と同様メモリマップ上の
特定の番地に割り当てられる。アドレスデコーダ16この
ユニット回路をアクセスするためのチップセレクト端子
である▲▼１端子７及び▲▼２端子８に接続さ
れる。９はデータを入力するときの同期信号をCPUのWR
端子より受信するデータラッチタイミング入力端子を示
している。５はデータバス17に接続されるデータ入力端
子、６はアドレスバスの下位３ビット以上を入力するア
ドレス入力端子をそれぞれ示している。

第２図は本発明による印字制御装置のヘッド制御回路
HCU3a及びHCU3bの詳細回路図である。

データ入力端子５はD₀〜D₇の８ビットデータがパラレ
ルに入力可能である。

チップセレクト端子▲▼１、▲▼２端子から
の信号は、アドレスデコーダ30からの出力とゲート回路
によって混合され、データ入力等のそれぞれのアドレス
情報に応じた処理がHCU内部で実行される。

21から29は８ビットのデータを保有するデータラッチ
回路をそれぞれ示し、21〜23はヘッド駆動信号のH₀〜H₇
のデータを保持し、24〜26はH₈〜H₁₅のデータを、27〜2
9はH₁₆〜H₂₃のデータをそれぞれラッチしている。

ヘッド駆動出力は一例として24ドットのサーマルヘッ
ドを駆動するものとして24コの出力端子H₀〜H₂₃を有し
ている。

31は現在のヘッドデータの１ドット列分を保持するラ
ッチ回路群であり、32は１回前の過去のデータの１ドッ
ト列分を、33は２回前の過去のデータの１ドット列分を
それぞれ保有するラッチ回路群を示している。

34は通電パルス決定回路の一種の通電区間信号発生回
路を示している。

30はアドレスデコーダであり、ヘッド駆動データの格
納、データラッチ回路のデータのリセット、及び通電区
間信号発生回路34のアクセス等を選択可能である。

チップセレクト端子の▲▼１端子７とアドレスデ
コーダの出力6a,6b,6cがアンドゲードで混合され、ヘッ
ド駆動データが８ビットごとにデータラッチ回路21,24,
27にふり分けて格納される。▲▼２端子８とアドレ
スデコーダの出力6dとのアンド出力は、データラッチ回
路21〜29の全てのデータを同時にリセットすることが可
能となっている。同様に▲▼２端子８とアドレスデ
コーダの出力6e,6fとのアンド出力は通電区間信号発生
回路34をアクセス可能となっている。

CPU4からデータバスにヘッド駆動データが出力される
と同時に、▲▼信号が出力され、あらかじめCPU4の
メモリマップ上に定めたアドレス情報によって▲▼
１端子がアクセスされ、アドレスバスの下位３ビットの
情報によってデータラッチ回路21,24,27のそれぞれにデ
ータが転送される。すると既に格納されていたデータ
は、第２図の右方向、例えばデータラッチ回路21のデー
タはデータラッチ回路22へと言うようにシフトされ過去
のデータとして順次保有される。

下位２ビットの情報では４つのデータラッチ回路まで
アクセス可能であるが、発熱要素に数に応じてアドレス
入力端子数と、データラッチ回路を増加すれば良い。

データがセットされた後、▲▼２端子をアクセス
し、下位３ビットの所定のアドレス情報によって通電信
号入力端子34a,34bに所定のパルスを入力すると発熱要
素への通電がなされる。

通電パルス決定回路34はCPU4から周期信号に変調され
た通電信号を通電区間信号として復調する通電区間信号
発生回路であり、バイナリィカウンタ35とインバーダ34
a、AND回路35bからなっている。34aはバイナリィカウン
タ35のクロック入力端子として、34bはリセット入力端
子として機能する。クロック入力は、周期を可変して転
送されてくる信号であり、この周期を選択的に取り出し
て区間信号を作るのが通電区間信号発生回路34である。

第５図は上記したアドレス情報と機能の関係を示す説
明図である。

アドレスバスの下位３ビットのA2、A1、A0の情報によ
って、これらが（000）ではデータラッチ回路21〜29の
全てのリセットし、（001）、（010）、（011）でそれ
ぞれのデータラッチ回路へサーマルヘッドの駆動データ
を入力するアドレス情報である。

又、（100）では通電区間信号発生回路へのリセット
信号を入力し、（101）では通電区間信号発生回路のク
ロック信号を入力する。（100）、（101）のアドレス情
報を出力する時はデータバス上に乗っているデータは何
ら関係しない。

ラッチ回路のデータリセット、通電区間信号発生回路
のアクセスは▲▼２端子をアクセスした場合にのみ
可能であり、データ入力は▲▼１端子をアクセスし
た場合のみ可能である。

このように構成することによって、第１図に示したよ
うにユニット回路を２個以上併設した場合、ラッチ回路
の全てのデータをリセットする時、及び、通電区間信号
発生回路をアクセスする時等、共通の制御コードを与え
るためのアドレスデコーダを設置し、▲▼２端子に
接続することによって、同時に併設した全てのユニット
回路を制御することが可能となる。

本実施例では、通電パルス決定回路を通前区間信号発
生回路を用いて示したが、ユニット回路の外部に通電区
間信号発生回路を設置することも可能であり、この場
合、通電パルス決定回路は複数の通電区間信号入力端子
とすれば良い。

第３図はこの通前パルス決定回路の入出力波形を示し
ている。41はリセット入力波形、42はクロック入力波形
を示している。クロック入力信号は周期が順次変化する
ものである。バイナリィカウンタ35がリセット入力後、
このクロックを受けると４ビットのコードに変換する。
これをインバータ35a、AND回路35bによって、43〜46の
出力波形に変換する。43は36a端子の出力波形、44は、3
6b端子の、45は36c端子の、46は36d端子の出力波形をそ
れぞれ示していてそのパルス幅はそれぞれt₃,t₂,t₁,t₀
である。これらのパルス幅は発熱要素の通電時間とな
り、過去の駆動履歴と対応させた通電区間として発熱要
素に付与される。

第２図のゲータ回路37（GO）は通電区間信号発生回路
34の出力信号と記憶回路の駆動データとを混合し発熱要
素へのヘッド駆動信号を出力するものであり、過去の駆
動データに対応する第１のゲート回路38と現在の駆動デ
ータに対応する第２のゲート回路40過去の駆動履歴に応
じて予熱パルスを加える第３のゲート回路39とから構成
されている。通電区間t₃,t₂,t₁は過去の駆動データに対
応する副通電区間であり第１のゲート回路に入力され、
通電区間t₀は現在の駆動データに対応する主通電区間で
あり第２のゲート回路に入力される。副通電区間のうち
t₂は予熱パルス用として第３のゲート回路にも入力され
る。

〔動作〕

第１図のA/Dコンバータ15によってサーマルヘッドの
温度をディジタル量で読み取る。次にこれに応じた発熱
要素への主通電区間及び副通電区間のそれぞれのパルス
幅をCPU4によって演算処理し、これを内蔵タイマー等を
用いてアドレス端子から所定のアドレス情報をHCU3a、3
bに書き込み、周期信号として出力する。CPU4は通電信
号出力手段を兼ねていることになる。

第４図は本発明による印字制御装置のサーマルヘッド
への通電方法を示す説明図であり、51,52,53は記憶回路
31,32,33内のデータをそれぞれ示し、１がオンデータ
を、０がオフデータを表し、51は現在の、52は一つ前の
回の、53は二つ前の回のデータを示している。54〜58は
ヘッド駆動信号の出力波形を示していて、54はH₀端子
の、55はH₂端子の、56はH₅端子の、57はH₇端子の、58は
H₁₀端子の出力波形をそれぞれ示している。

第４図では53が印刷開始時のデータとして示してい
る。通電初回に通電オンのドットは全ての通電区間が通
電される全通電間が印加され、通電オフのドットはt₁区
間が予熱パレスとして付与される。この予熱パルスはサ
ーマルヘッドの基板温度を高めるだけでドットを形成す
ることはない。

一つ前のタイミングで自己の発熱要素の通電データが
オンであると斜線部で示したt₃区間が削減され（出力波
形54に示す）、二つ前のタイミングで駆動データがある
とt₂区間が削減され（出力波形57に示す）、これが連続
していると、t₃＋t₂区間が削減される（出力波形54に示
す）。前回の駆動結果で隣接した双方のドットが通電オ
ンである時はt₁区間が削減される（出力波形56に示
す）。そして全ての削減しようとして比較されるデータ
がオンデータであって自己の現在のデータがオンの時
は、t₀区間のみが通電オンとなる。逆に削減すようとし
て比較されるデータがオフデータで、かつ現在のデータ
がオフの時は予熱パルスが与えられる。このようの駆動
データの比較と通電区間の選択をゲート回路37が行って
いる。

ヘッド制御回路はゲートアレイ化しワンチップするこ
とによってきわめて簡略な構成を有するサーマルプリン
タを実現することが可能となる。これはサーマルプリン
タを用いたターミナルプリンタばかりでなく、ポータブ
ルワードプロセッサ等の小型化指向の機器に組み込む場
合きわめて重要な要素である。

本実施例では一例として過去のデータを二回前まで記
憶する例で示したが、これを三回、四回として副通電区
間の数を４回、５回の増加することが可能であり、この
ようにすることによって更にきめ細かな履歴制御を実現
するこのができる。

又、CPU4は、インクリボンの種類や紙の種類に応じ
て、全通電時間、通電区間の幅を便宜可変して通電信号
を出力するため、これらの印字のモード別に全通電時
間、各通電区間の比をROM12内に記憶しておき、印字モ
ードに対応してこれらを読み出し周期信号に変換して出
力する。

〔発明の効果〕

本発明によれば、過去の駆動履歴によるデータ処理を
CPUで行う必要がないため、CPUの高速処理が可能とな
り、サーマルプリンタの印字スピードを上昇することが
可能となる。

又、ゲートアレイ等によってヘッド制御回路をユニッ
ト化することにより、これをCPUのメモリマップ上に割
り当て、データバス、アドレスバスと直結しCPUから直
接データを書き込むだけで良いためきわめて簡単の構成
で、複雑な処理を可能とした。

更に、ユニット化されたヘッド制御回路を、サーマル
ヘッドの発熱要素の数に応じて増加した場合に於いて、
チップセレクト端子を複数設置することによって共通に
制御できる内容は、同時に制御可能となり、処理速度を
上昇し、CPUの負担を軽減し、サーマルプリンタの高速
化にきわめて有利なものである。

【図面の簡単な説明】

第１図は本発明によるサーマルプリンタの印字制御装置
を用いたターミナルプリンタの一実施例の構成を示す略
図。 第２図は本発明の印字制御装置のヘッド制御回路HCU3の
詳細回路図。 第３図は本発明の印字制御装置の通電パルス決定回路の
入出力波形を示す説明図。 第４図は本発明の印字制御装置のサーマルヘッドへの通
電方法を示す説明図。 第５図は本発明の印字制御装置のヘッド制御回路のアド
レス情報と機能の関係を示す説明図。 １……サーマルヘッド ２……ヘッドドライブ回路 31,32,33……記憶回路 ４……通電信号出力手段、CPU 34……通電区間信号発生回路 37……ゲート回路 7,8……チップセレクト端子

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数の発熱要素を有するサーマルヘッドを
   有し、該サーマルヘッドの駆動データの出力を所定タイ
   ミングごとに行う処理装置と、該処理装置と前記サーマ
   ルヘッドとの間に配置されたヘッド制御回路とを有する
   サーマルプリンタの印字制御装置に於いて、前記ヘッド
   制御回路は少なくとも２個以上のユニット回路より構成
   され、該ユニット回路は過去及び現在の前記サーマルヘ
   ッドの駆動データを保有する記憶回路と、駆動データを
   入力するデータ入力端子と、前記処理装置のアドレスバ
   スに接続されたアドレス入力端子と、前記駆動データの
   入力時の同期信号を得るデータラッチタイミング入力端
   子と、前記ヘッド制御回路へのアクセスを可能とする主
   及び副のチップセレクト端子とを有し、前記主及び副の
   どちらか一方のチップセレクト端子を用いて前記２個以
   上のユニット回路を同時にアクセス可能に構成したこと
   を特徴とするサーマルプリンタの印字制御装置。
2. 【請求項２】前記ヘッド制御回路は、チップ化された少
   なくとも２個以上のユニット回路より構成され、該ユニ
   ット回路は、前記サーマルヘッドの駆動データの少なく
   とも過去一回分と、現在の駆動データとを保有する記憶
   回路と、前記処理装置のデータバスに接続されたデータ
   入力端子と、前記処理装置のアドレスバスの少なくとも
   ３ビットに接続されたアドレス入力端子と、前記処理装
   置のデータストローブ端子に接続されたデータラッチタ
   イミング入力端子と、前記アドレスバスの所定のアドレ
   ス情報に応ずる主及び副の複数のチップセレクト入力端
   子と、前記発熱要素の通電時間を決定する通電パルス決
   定回路と、前記記憶回路の入力信号と通電パルス決定回
   路からの入力信号とを混合するゲート回路と、該ゲート
   回路に接続され前記発熱要素への駆動信号を出力するヘ
   ッド駆動出力端子とを有し、前記複数のユニット回路を
   共通に制御する制御信号は同一アドレス信号によって同
   時に複数のユニット回路にセットされるよう構成したこ
   とを特徴とする請求項１記載のサーマルプリンタの印字
   制御装置。