DE69011038T2

DE69011038T2 - Integrierte Halbleiterschaltung.

Info

Publication number: DE69011038T2
Application number: DE69011038T
Authority: DE
Inventors: Noboru Itomi
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1989-11-02
Filing date: 1990-10-31
Publication date: 1995-01-05
Anticipated expiration: 2010-11-01
Also published as: EP0426174A2; US5162889A; DE69011038D1; EP0426174A3; KR910010741A; EP0426174B1

Description

BESCHREIBUNG DER ERFINDUNG

Die vorliegende Erfindung betrifft eine integrierte Halbleiterschaltung und, insbesondere eine integrierte Halbleiterschaltung, die einen Metall-Isolator-Halbleiter-(MIS)-Transistor verwendet, der mit Hilfe eines Dünnfilms hergestellt wird, oder eine bistabile Schaltung, zum Beispiel eine statische Speicherzelle, die sich aus MIS-Transistoren zusammensetzt, die als ihre Source oder Drain eine dotierte Diffusionsschicht aufweisen, welche in einem Halbleitersubstrat ausgebildet ist. Es sei angemerkt, daß innerhalb der vorliegenden Beschreibung der Begriff "Halbleitersubstrat" eine in einem Halbleitermaterial ausgebildete Wanne einschließt.
Zur Erläuterung des Hintergrunds der Erfindung soll zunächst auf eine bekannte komplementäre statische MIS Speicherzelle als ein Beispiel einer bistabilen Schaltung Bezug genommen werden. Fig. 6 ist eine Draufsicht und Fig. 7 eine Querschnittsansicht längs Linien A bzw. A' in Fig. 6 der komplementären statischen MIS Speicherzelle (CMIS). In Fig. 7 verweisen Bezugszahlen in Klammern auf den Schnitt längs Linie A' in Fig. 6. Fig. 8 ist ein schematisches Schaltbild des CMIS der Fig. 6 und 7.
In den Zeichnungen ist 200 ein P-leitendes einkristallines Siliziumsubstrat (wie oben erwähnt, kann es sich dabei um eine P-leitende Wanne handeln, die in einem N-leitenden einkristallinen Siliziumsubstrat ausgebildet ist). 201, 202, 203, 204, 205 und 206 sind N+ Zonen, die in dem Oberflächenabschnitt des P-leitenden einkristallinen Siliziumsubstrats 200 ausgebildet sind. Der Aufbau der Fig. 6 und 7 enthält drei verschiedene Silizium-Dünnfilmschichten, von denen eine auf der anderen ausgebildet ist. 207, 208 und 210 sind Teile der ersten Dünnfilmschicht aus N + polykristallinem Silizium, wobei diese erste Dünnfilmschicht über einer Isolierschicht auf der Oberfläche des Substrats 200 ausgebildet ist. 209 bezeichnet die zweite Dünnfilmschicht aus N + polykristallinem Silizium, die über einer Isolierschicht auf der ersten Dünnfilmschicht ausgebildet ist. 213, 216, 217 und 214 und 215 sind Teile der dritten Dünnfilmschicht aus P+ bzw. N- polykristallinem Silizium. Die dritte Dünnfilmschicht ist über einer Isolierschicht auf der zweiten Dünnfilmschicht ausgebildet. 220, 221 und 223 sind vergrabene Kontakte zur elektrischen Verbindung der N + Zonen 201, 202 und 204 mit den Abschnitten 207 bzw. 208 der ersten Dünnfilmschicht aus N + polykristallinem Silizium. 221 ist ein vergrabener Kontakt zur elektrischen Verbindung der N + Zone 203 und des Abschnitts 209 der zweiten Dünnfilmschicht. 211 und 212 sind vergrabene Kontakte zur elektrischen Verbindung des Abschnitts 208 der ersten Dünnfilmschicht und des Abschnitts 209 der zweiten Dünnfilmschicht mit Abschnitten 217 bzw. 218 der dritten Dünnfilmschicht. 218 und 219 sind Kontaktlöcher für die elektrische Verbindung der N + Zonen 205 und 206 mit einer Aluminium-Zwischenverbindungsschicht 224 (in Fig. 6 nicht gezeigt), die über einer Isolierschicht 234 auf der dritten Dünnfilmschicht ausgebildet ist.
231 ist eine Gateisolierschicht eines N-Kanal-Treiber-MIS-Transistors Q1 (Q2), der den Abschnitt 208 (209) der ersten (zweiten) Dünnfilmschicht als Gateelektrode verwendet. 232 ist ein Gateisolierfilm eines N-Kanal-MIS-Transistors Q3 (Q4) für Datenübertragung, der den Abschnitt 210 der ersten Silizumdünnfilmschicht als Gateelektrode verwendet. 233 ist eine Gateisolierschicht eines P-Kanal-Last-MIS-Transistors R1 (R2), der den Abschnitt 208 (209) der ersten (zweiten) Silizium-Dünnfilmschicht als Gateelektrode verwendet. Die Source, die Drain und das Gate der N-Kanal-Treiber-MIS-Transistoren QI und 02, deren Kanäle in dem Oberflächenabschnitt des P-Ieitenden einkristallinen Siliziumsubstrats 200 ausgebildet sind, sind N + Zonen 201 und 203 bzw. der Abschnitt 208 der ersten Silizium-Dünnfilmschicht im Fall von Q1 und die N + Zonen 202 und 204 bzw. der Abschnitt 209 der zweiten Silizium-Dünnfilmschicht im Fall von Q2. Die Source (oder Drain), Drain (oder Source) und das Gate der N-Kanal-Übertragungs-MIS-Transistoren 03 und Q4 sind die N + Zonen 203 und 205 bzw. der Abschnitt 210 der ersten Silizium-Dünnfilmschicht im Fall von Q3 und die N+ Zonen 204 und 206 bzw. der Abschnitt 210 der ersten Silizium-Dünnfilmschicht im Fall von Q4. Die Source, die Drain und das Gate der P-Kanal-Last-Transistoren R1 und R2, deren Kanäle in den N- Abschnitten 214 und 215 der dritten Silizium-Dünnfilmschicht ausgebildet sind, sind die P+ Abschnitte 213 und 216 der dritten Silizium-Dünnfilmschicht bzw. der Abschnitt 208 der ersten Silizium-Dünnfilmschicht im Fall von R1 und die Abschnitte 213 und 217 der dritten Schicht aus dem P+ polykristallinen Silizium-Dünnfilm bzw. der Abschnitt 209 der zweiten Silizium-Dünnfilmschicht im Fall von R2.
Darüberhinaus sind VSS-Zwischenverbindungen durch den Abschnitt 207 der ersten Silizium-Dünnfilmschicht gebildet. VDD-Zwischenverbindungen sind durch den P+ Abschnitt 213 der dritten Silizium-Dünnfilmschicht gebildet. Eine Wortleitung WL wird von dem Abschnitt 210 der ersten Silizium-Dünnfilmschicht gebildet. Ein Bit Leitungspaar BL und BL wird von der AIuminium-Zwischenverbindungsschicht 224 gebildet.
Bei einer statischen Speicherzelle, wie sie oben erläutert wurde, wird die Stabilität von den NKanal-Treiber-MIS-Transistoren QI und Q2 und den N-Kanal-Übertragungs-MIS-Transistoren Q3 und Q4 bestimmt. Um für 01 und Q3 oder Q2 und 04 ein Beta-Verhältnis (die Kapazität eines MIS-Transistors auf der Basis seiner Kanallänge (L) und Kanalbreite (W)) von 3:1 oder besser zu erhalten und die Kanalgröße gering zu halten, muß daher im allgemeinen die Größe der NKanal-Treiber-MIS-Transistoren QI und Q2 und der N-Kanal-Übertragungs-MIS-Transistoren Q3 und Q4 (daß heißt L und W des MIS-Transistors) so klein wie möglich gemacht werden. Aus diesem Grund wurde der Beta-Wert der N-Kanal-Treiber-MIS-Transistoren Q1 und Q2 im Stand der Technik dadurch klein gemacht, daß der Beta-Wert der N-Kanal-Übertragungs-MIS-Transistoren Q3 und Q4 so klein wie möglich gehalten wurde. Bei dieser Technologie des Standes der Technik gibt es jedoch eine Grenze hinsichtlich der Verringerung der Größe der Speicherzelle, da der Beta-Wert der N-Kanal-Übertragungs-MIS-Transistoren Q3 und Q4 durch die kleinste Dimensionierungsentwurfsregel für W bestimmt wurde.
Das Dokument IEEE Electron Device Letters, Band EDL-4, Nr. 8, August 1983, Seiten 272 bis 274 offenbart eine SRAM Zelle, die zwei kreuzgekoppelte CMOS-Inverter und zwei Übertragungstransistoren aufweist, wobei jeder CMOS-lnverter eine Stapelanordnung aus einem Treibertransistor und einem Lasttransistor enthält, die sich dasselbe Gate teilen. Der Kanal des Treibertransistors ist in einem Substrat ausgebildet und der des Lasttransistors in einer polykristallinen Siliziumschicht, die über einer Isolierschicht auf dem Treibertransistor ausgebildet ist.
Das Dokument Patent Abstracts of Japan, Band 12, Nr. 348, September 19, 1988; & JP-A-63 104373, offenbart eine SRAM Zelle, die wie die oben beschriebene zwei kreuzgekoppelte Inverter und zwei Übertragungstransistoren aufweist, von denen jeder einen Aufbau gemäß dem Oberbegriff des Anspruchs 1 aufweist. Bei diesem Stand der Technik ist der Übertragungstransistor auf der Oberseite des Treibertransistors ausgebildet, während der Lasttransistor neben der Stapelanordnung von Treibertransistor und Übertragungstransistor ausgebildet ist und dadurch zusätzliche Fläche der Substratoberfläche einnimmt.
Es ist eine Aufgabe der vorliegenden Erfindung, die oben erwähnten Probleme des Standes der Technik zu beseitigen und eine integrierte Halbleiterschaltung der oben genannten Art zu schaffen, die eine geringere Größe aufweist, als dies bei dem Stand der Technik möglich ist.
Diese Aufgabe wird mit einer integrierten Halbleiterschaltung gelöst, wie sie in den Ansprüchen definiert wird.
Ausführungsbeispiele der Erfindung werden nachfolgend im einzelnen unter Bezug auf Zeichnungen beschrieben, in denen:
Fig. 1 eine Draufsicht einer ersten Ausführungsform der vorliegenden Erfindung ist,
Fig. 2 eine Querschnittsansicht längs der Linie A (A') von Fig. 1 ist,
Fig. 3 ein schematisches Schaltbild einer CMIS-Speicherzelle, entsprechend der ersten und der zweiten Ausführungsform ist,
Fig. 4 eine Draufsicht auf eine zweite Ausführungsform der Erfindung ist,
Fig. 5 eine Querschnittsansicht längs der Linie A (A') von Fig. 4 ist,
Fig. 6 eine Draufsicht auf eine statische CMIS-Speicherzelle des Standes der Technik ist,
Fig. 7 eine Querschnittsansicht längs der Linie A (A') von Fig. 6 ist, und
Fig. 8 ein schematisches Schaltbild einer CMIS-Speicherzelle des Standes der Technik ist.

ERSTE AUSFÜHRUNGSFORM

Unter Bezugnahme auf die Fig. 1, 2 und 3 wird eine erste Ausführungsform der Erfindung beschrieben. Die Fig. 1 und 2 zeigen eine statische CMIS-Speicherzelle, die eine bistabile Schaltung kreuzgekoppelter Inverter bildet. In Fig. 2 beziehen sich Bezugszahlen in Klammern auf den Schnitt längs der Linie A' in Fig. 1. Das schematische Schaltbild der CMIS-Zelle ist in Fig. 3 dargestellt.
100 ist ein P- einkristallines Siliziumsubstrat (dieses Substrat kann eine in einem N- einkristallinem Halbleitersubstrat ausgebildete P- Wanne sein). Der in den Fig. 1 und 2 gezeigte Aufbau umfaßt fünf Silizium-Dünnfilmschichten, von denen eine auf der anderen unter Zwischenlage einer jeweiligen Isolierschicht ausgebildet ist. Die erste Dünnfilmschicht ist aus N + polykristal-Iinem Silizium, die zweite aus N + polykristallinem Silizium, die dritte P + und N- polykristallinem Silizium, die vierte aus N + polykristallinem Silizium und die fünfte aus N + und P- polykristallinem Silizium.
101, 102, 103 und 104 sind N+ Zonen, die in dem Oberflächenabschnitt des Substrats 200 ausgebildet sind. 105 und 106 sind getrennte Abschnitte der ersten Silizium-Dünnfilmschicht, die über einer Isolierschicht auf der Oberfläche des Substrats 200 ausgebildet ist. 107 sind Abschnitte der zweiten Silizium-Dünnfilmschicht, die über einer lsolierschicht auf der ersten Silizium-Dünnfilmschicht ausgebildet ist. 108, 111, 112 und 109, 110 sind P + bzw. NAbschnitte der dritten Silizium-Dünnfilmschicht, die über einer lsolierschicht auf der zweiten Silizium-Dünnfilmschicht ausgebildet ist. 113 ist die vierte Silizium-Dünnfilmschicht, die über einer Isolierschicht auf der dritten Silizium-Dünnfilmschicht ausgebildet ist. 1141 11 5, 118, 119 und 11 6, 117 sind N + bzw. P- Abschnitte der fünften Silizium-Dünnfilmschicht, die über einer Isolierschicht auf der vierten Silizium-Dünnfilmschicht ausgebildet ist. 130 und 131 sind vergrabene Kontakte zur elektrischen Verbindung der N + Zonen 101 bzw. 102 mit dem Abschnitt 105 der ersten Silizium-Dünnfilmschicht. 132 ist ein vergrabener Kontakt zur elektrischen Verbindung der N + Zone 103 mit einem Abschnitt 107 der zweiten Silizium-Dünnfilmschicht. 133 ist ein vergrabener Kontakt zur elektrischen Verbindung der N + Zone 104 mit einem Abschnitt 106 der ersten Silizium-Dünnfilmschicht. 134 ist ein Kontaktloch zur elektrischen Verbindung eines Abschnitts 107 der zweiten Silizium-Dünnfilmschicht mit dem P+ Abschnitt 111 der dritten Silizium-Dünnfilmschicht. 135 ist ein Kontaktloch zur elektrischen Verbindung eines Abschnitts 106 der ersten Silizium-Dünnfilmschicht mit dem P + Abschnitt 11 2 der dritten Silizium-Dünnfilmschicht. 136 und 137 sind Kontaktlöcher, die wenigstens teilweise über den Kontaktlöchern 1 34 und 135 ausgebildet sind und elektrisch die P + Abschnitte 111 und 11 2 der dritten Silizium-Dünnfilmschicht mit den N- Abschnitten 114 bzw. 115 der fünften Silizium-Dünnfilmschicht verbinden. 138 und 139 sind Kontaktlöcher zum elektrischen Verbinden der N + Abschnitte 11 8 und 119 der fünften Silizium-Dünnfilmschicht mit einer Aluminium-Zwischenverbindungsschicht 120, die auf einem Isolierfilm 154 auf der fünften Silizium-Dünnfilmschicht ausgebildet ist. Der Abschnitt 118 (119) der fünften Silizium-Dünnfilmschicht ist wenigstens teilweise so ausgebildet, daß er (in der Draufsicht) den Abschnitt 105 der ersten Silizium-Dünnfilmschicht und den Abschnitt 108 der dritten Silizium-Dünnfilmschicht überlappt.
150 ist eine Gateisolierschicht des N-Kanal-Treiber-MIS-Transistors Q1 (Q2), der die Abschnitte 106 (107) der ersten Silizium-Dünnfilmschicht als eine Gateelektrode verwendet. 151 ist eine Gateisolierschicht eines P-Kanal-Last-MIS-Transistors R1 (R2), der den Abschnitt 106 (107) der ersten (zweiten) Silizium-Dünnfilmschicht als eine Gateelektrode verwendet. 152 ist ein Zwischenschichtisolierfilm zwischen der dritten und der vierten Silizium-Dünnfilmschicht. Der Zwischenschichtisolierfilm 152 ist aus einem Siliziumoxid hergestellt, das dicker ist als die Gateisolierschicht 151 des MIS-Transistors R1 (R2) und enthält nahezu keine Störstellen. 153 ist eine Gateisolierschicht eines N-Kanal-Übertragungs-MIS-Transistors Q3, der die vierte Silizium-Dünnfilmschicht 113 als eine Gateelektrode verwendet. Der Zwischenschichtisolierfilm 154 zwischen der fünften Silizium-Dünnfilmschicht und der Aluminium-Zwischenverbindungsschicht 120 besteht aus Siliziumoxid, ist dicker als die Gateisolierschicht 153 und enthält nahezu keine Störstellen, daß heißt nicht mehr Störstellen als die Gateisolierschicht. Abschnitte 106 und 107 der ersten und der zweiten Silizium-Dünnfilmschicht sind zwischen die lsolierschichten gestapelt, wie aus Fig. 2 ersichtlich.
Die Source, die Drain und das Gate der N-Kanal-Treiber-MIS-Transistoren Q1 und Q2, deren Kanäle in dem Oberflächenabschnitt des Substrats 100 ausgebildet sind, sind N + Zonen 101, 103 bzw. der Abschnitt 106 der ersten Silizium-Dünnfilmschicht im Fall von Q1 und N + Zonen 102, 104 bzw. der Abschnitt 107 der zweiten Silizium-Dünnfilmschicht im Fall von Q2. Die Source, die Drain und das Gate der P-Kanal-Last-MIS-Transistoren R1 und R2, deren Kanäle in den N- Abschnitten 109 und 110 der dritten Silizium-Dünnfilmschicht ausgebildet sind, sind die P + Abschnitte 108 und 111 der dritten Silizium-Dünnfilmschicht bzw. der Abschnitt 106 der ersten Silizium-Dünnfilmschicht im Fall von R 1 und die P + Abschnitte 108 und 112 der dritten Silizium-Dünnfilmschicht bzw. der Abschnitt 107 der zweiten Silizium-Dünnfilmschicht im Fall von R2. Die Source (oder Drain), die Drain (oder Source) und das Gate der N-Kanal-Übertragungs-Transistoren Q3 und Q4, deren Kanäle in den P- Abschnitten 116 und 117 der fünften Silizium-Dünnfilmschicht ausgebildet sind, sind N + Abschnitte 114 und 115 der fünften Silizium-Dünnfilmschicht bzw. die vierte Silizium-Dünnfilmschicht 113 im Fall von Q3 und die N + Abschnitte 11 5 und 119 der fünften Silizium-Dünnfilmschicht bzw. die vierte Silizium-Dünnfilmschicht 113 im Fall von Q4.
Die Zwischenverbindung für das niedrige Stromversorgungspotential VSS wird vom dem Abschnitt 105 der ersten Silizium-Dünnfilmschicht gebildet. Die Zwischenverbindung für das hohe Stromversorgungspotential VDD wird parallel zu der VSS-Zwischenverbindung (105) durch den P + Abschnitt 108 der dritten Silizium-Dünnfilmschicht gebildet, die als Einheit mit der Source der P-Kanal-Last-MIS-Transistoren R1 und R2 hergestellt ist. Die Zwischenverbindung für die Wortleitung WL wird parallel zu der VSS-Zwischenverbindung (105) von der vierten Silizium-Dünnfilmschicht 113 als eine Einheit mit der Gateelektrode der N-Kanal-Übertragungs-MIS-Transistoren Q3 und Q4 gebildet. Die Zwischenverbindung des Bit Leitungspaars BL und BL ist orthogonal zur VSS-Zwischenverbindung (105) und der Wortleitung (113) durch die Aluminium-Zwischenverbindungsschicht 120 hergestellt.
Bei der vorgenannten ersten Ausführungsform der Erfindung, sind die Kanäle der N-Kanal-Übertragungs-MIS-Transistoren Q3 und Q4 nicht in dem Oberflächenabschnitt des Substrats 100 ausgebildet. Dadurch, daß für diese Kanäle die P- Abschnitte 116 und 117 der fünften Silizium-Dünnfilmschicht verwendet werden, die auf den N-Kanal-Treiber-MIS-Transistoren Q1 und Q2 oder auf den P-Kanal-Last-MIS-Transistoren R1 und R2 ausgebildet ist, wird der Grad der Beweglichkeit der Ladungsträger der Transistoren niedriger als in dem Fall sein, wo die Kanäle in dem Substrat 100 ausgebildet sind. Da in diesem Fall W vergrößert werden kann, kann das für den Transistor erforderliche Beta erreicht werden.
Da die N-Kanal-Übertragungs-MIS-Transistoren Q3 und Q4 nicht das Substrat 100 für ihren Kanal verwenden, wie es die N-Kanal-MIS-Transistoren Q1 und Q2 tun, ist außerdem kein zusätzlicher Oberflächenbereich für die Übertragungstransistoren Q3 und Q4 erforderlich. Mit der vierten Silizium-Dünnfilmschicht 113 als der Gateelektrode des Übertragungs-MIS-Transistors Q3 kann ferner die Schwellenspannung parasitärer MIS-Transistoren so gemacht werden, daß der Betrieb dieser Transistoren verhindert wird, und der Leckstrom zwischen Source und Drain des Last-MIS-Transistors und des Übertragungs-MIS-Transistors kann durch Vergrößerung der Dicke der Zwischenschichtisolierfilme 152 und 154, die die Gateisolierschichten sind, verringert werden. Einer jener parasitären MIS-Transistoren wird von dem P+ Abschnitt 108, dem N- Abschnitt 109 und dem P + Abschnitt 111 der dritten Silizium-Dünnfilmschicht gebildet, bei denen es sich um die Source, den Kanal und die Drain des Last-MIS-Transistors R1 und die Aluminium-Zwischenverbindungsschicht 120, welches die Bit Leitung BL ist, als Gateelektrode handelt. Ein anderer parasitärer MIS-Transistor wird von dem N + Abschnitt 118, dem PAbschnitt 116 (als Kanal) und dem N + Abschnitt 114 der fünften Silizium-Dünnfilmschicht gebildet, bei denen es sich um die Source (oder Drain), den Kanal und die Drain (oder Source) des Übertragungs-MIS-Transistors Q3 handelt, und der Schicht 120 als Gate.
Durch Verwendung von Siliziumoxid, das nahezu keine Störstellen enthält, für die Zwischenschichtisolierfilme 152 und 154 kann der Leckstrom zwischen der Source und der Drain des Last-MIS-Transistors und des Übertragungs-MIS-Transistors dadurch verringert werden, daß keine N Zone oder keine P Zone auf dem N-Abschnitt 109 der dritten Silizium-Dünnfilmschicht und dem P- Abschnitt 116 der fünften Silizium-Dünnfilmschicht hergestellt wird.

ZWEITE AUSFÜHRUNGSFORM

Eine zweite Ausführungsform wird nachfolgend unter Bezugnahme auf die Fig. 4, 5 und 3 erläutert. Fig. 4 ist eine Draufsicht und Fig. 5 eine Querschnittsansicht längs der Linie A (A') von Fig. 4. Fig. 3 ist eine schematisches Schaltbild einer statischen CMIS-Speicherzelle dieser Ausführungsform. In Fig. 5 verweisen Bezugszahlen in Klammern auf den Schnitt längs der Linie A in Fig. 4.
Bei der zweiten Ausführungsform ist 300 ein P- einkristallines Siliziumsubstrat und kann eine in einem N- einkristallinen Siliziumsubstrat ausgebildete P- Wanne sein. Wie die erste Ausführungsform verwendet die zweite Ausführungsform einen Aufbau mit fünf Silizium-Dünnfilmschichten, von denen eine unter Zwischenlage einer jeweiligen lsolierschicht auf der anderen ausgebildet ist. Die erste Schicht aus N + polykristallinem Silizium ist über einer lsolierschicht auf der Oberfläche des Substrats 300 ausgebildet. Die zweite Schicht aus N + polykristallinem Silizium ist über einer Isolierschicht auf der ersten Schicht ausgebildet. Die dritte Schicht aus P+ und N- polykristallinem Silizium ist über einer Isolierschicht auf der zweiten Schicht ausgebildet. Die vierte Schicht aus N + und P- polykristallinem Silizium ist über einer Isolierschicht auf der dritten Schicht ausgebildet. Die fünfte Schicht aus N + polykristallinem Silizium ist über einer lsolierschicht auf der vierten Schicht ausgebildet.
301, 302, 303 und 304 sind N + Zonen, die in dem Oberflächenabschnitt des Substrats 300 ausgebildet sind. 305 und 306 sind Abschnitte der ersten Silizium-Dünnfilmschicht. 307 sind Abschnitte der zweiten Silizium-Dünnfilmschicht. 308, 311, 312 und 309, 310 sind P+ Abschnitte bzw. N- Abschnitte der dritten Silizium-Dünnfilmschicht. 313, 314, 317, 318 und 315, 316 sind N + Abschnitte bzw. P- Abschnitte der vierten Silizium-Dünnfilmschicht. 319 ist die fünfte Silizium-Dünnfilmschicht.
330 und 331 sind vergrabene Kontakte zum elektrischen Verbinden von N + Zonen 301 und 302 mit dem Abschnitt 305 der ersten Silizium-Dünnfilmschicht. 332 ist ein vergrabener Kontakt zum elektrischen Verbinden der N + Zone 303 mit dem Abschnitt 307 der zweiten Silizium-Dünnfilmschicht. 333 ist ein vergrabener Kontakt zum elektrischen Verbinden der N + Zone 304 mit dem Abschnitt 306 der ersten Silizium-Dünnfilmschicht. 334 ist ein Kontaktloch zum elektrischen Verbinden des Abschnitts 307 der zweiten Silizium-Dünnfilmschicht mit dem P+ Abschnitt 311 der dritten Silizium-Dünnfilmschicht. 335 ist ein Kontaktloch zum elektrischen Verbinden des Abschnitts 306 der ersten Silizium-Dünnfilmschicht mit dem P+ Abschnitt 312 der dritten Silizium-Dünnfilmschicht. 336 und 337 sind Kontaktlöcher, die wenigstens teilweise über den Kontaktlöchern 334 und 335 ausgebildet sind, um elektrisch die P + Abschnitte 311 und 312 der dritten Silizium-Dünnfilmschicht mit dem N + Abschnitt 313 bzw. 314 der vierten Silizium-DünnfiImschicht zu verbinden. 338 und 339 sind Kontaktlöcher für den Zweck der elektrischen Verbindung von Abschnitten 317 und 318 der vierten Silizium-Dünnfilmschicht mit einer Aluminium-Zwischenverbindungsschicht 320. Der Abschnitt 317 (318) der vierten Silizium-Dünnfilmschicht ist wenigstens teilweise so ausgebildet, daß er (in der Draufsicht) den Abschnitt 305 der ersten Silizium-Dünnfilmschicht und den Abschnitt 308 der dritten Silizium-Dünnfilmschicht (in Fig. 4 nicht gezeigt) überlappt. Die Schicht 320 ist auf der fünften Silizium-Dünnfilmschicht über einer Isolierschicht 354 ausgebildet.
350 ist eine Gateisolierschicht eines N-Kanal-Treiber-MIS-Transistors Q1 (Q2), der den Abschnitt 306 (307) der ersten (zweitens Silizium-Dünnfilmschicht als die Gateelektrode verwendet. 351 ist eine Gateisolierschicht eines P-Kanal-Last-MIS-Transistors R1 (R2), der den Abschnitt 306 (307) der ersten (zweiten) Silizium-Dünnfilmschicht als die Gateelektrode verwendet. 352 ist ein Zwischenschichtisolierfilm zwischen der dritten und der vierten Silizium-Dünnfilmschicht. Der Zwischenschichtisolierfilm 352 ist dicker als die Gateisolierschicht 351 und aus Siliziumoxid gebildet, das nahezu keine Störstellen enthält. 353 ist eine Gateisolierschicht eines Übertragungs-MIS-Transistors Q3 (Q4), der die fünfte Silizium-Dünnfilmschicht 319 als die Gateelektrode verwendet. Die Abschnitte 306 und 307 der ersten bzw. der zweiten Silizium-Dünnfilmschicht sind zwischen die Zwischenschichtisolierfilme gestapelt.
Die Source, die Drain und das Gate der N-Kanal-Treiber-MIS-Transistoren Q1 und Q2 sind die N + Zonen 301, 303 bzw. der Abschnitt 306 der ersten Silizium-Dünnfilmschicht im Fall von Q1 und die N + Zonen 302, 304 bzw. der Abschnitt 307 der zweiten Silizium-Dünnfilmschicht im Fall von Q2. Das Substrat 300 wird als Kanalabschnitte für diese Transistoren verwendet.
Die Source, die Drain und das Gate der P-Kanal-Last-MIS-Transistoren R1 und R2 sind die P+ Abschnitte 308, 311 der dritten Silizium-Dünnfilmschicht bzw. der Abschnitt 306 der ersten Silizium-Dünnfilmschicht im Fall von R1 und die P + Abschnitte 308 und 312 der dritten Silizium-Dünnfilmschicht bzw. der Abschnitt 307 der zweiten Silizium-Dünnfilmschicht im Fall von R2. Die N- Abschnitte 309 und 310 der dritten Silizium-Oünnfilmschicht werden für die Kanäle der Transistoren R1 bzw. R2 verwendet. Die Source (oder Drain), die Drain (oder Source) und das Gate der N-Kanal-Übertragungs-Transistoren Q3 und Q4 sind die N + Zonen 313 und 317 der vierten Silizium-Dünnfilmschicht bzw. die fünfte Silizium-Dünnfilmschicht 319 im Fall von Q3 und die N+ Zonen 314 und 318 der vierten Silizium-Dünnfilmschicht bzw. die fünfte Silizium-Dünnfilmschicht 319 im Fall von Q4. Die P- Abschnitte 315 und 316 werden für die Kanäle von Q3 bzw. Q4 verwendet. Die Zwischenverbindung für das niedrige Potential VSS der elektrischen Stromversorgung ist der Abschnitt 305 der ersten Silizium-Dünnfilmschicht. Die Zwischenverbindung für das hohe Potential VDD der elektrischen Stromversorgung ist der P+ Abschnitt 308 der dritten Silizium-Dünnfilmschicht, der parallel zur VSS-Zwischenverbindung ausgebildet ist und gleichzeitig die Source der Last-MIS-Transistoren R1 und R2 bildet. Die Zwischenverbindung für die Wortleitung WL ist die fünfte Silizium-Dünnfilmschicht 319, die parallel zur VSS-Zwischenverbindung ausgebildet ist und zugleich die Gateelektroden der NKanal-MIS-Transistoren Q3 und Q4 darstellt. Die Zwischenverbindung für das Datenbit-Leitungspaar BL und BL ist orthogonal zur VSS-Zwischenverbindung und zur Wortleitung WL mittels der Aluminium-Zwischenverbindungsschicht ausgebildet, die mit den Kontaktlöchern 338 und 339 verbunden ist.
Bei der vorgenannten zweiten Ausführungsform der Erfindung sind die Kanäle der N-KanalÜbertragungs-MIS-Transistoren Q3 und Q4 nicht im Oberflächenabschnitt des Substrats 300 ausgebildet. Durch Verwendung der P- Abschnitte 315 und 316 der vierten Silizium-Dünnfilmschicht, die auf den N-Kanal-Treiber-MIS-Transistoren Q1 und Q2 oder auf den P-Kanal-Last-MIS-Transistoren R1 und R2 ausgebildet ist, für diese Kanäle, wird der Grad der Beweglichkeit der Ladungsträger der Transistoren niedriger als in dem Fall sein, wo die Kanäle in dem Substrat 300 ausgebildet sind. Da in diesem Fall W vergrößert werden kann, kann das erforderliche Beta für den Transistor erhalten werden.
Da die N-Kanal-Übertragungs-MIS-Transistoren Q3 und Q4 nicht das Substrat 300 für ihren Kanal verwenden, wie es die N-Kanal-MIS-Transistoren Q1 und Q2 tun, ist außerdem kein zusätzlicher Oberflächenbereich für die Übetragungs-Transistoren Q3 und Q4 erforderlich. Dadurch, daß die Kanalabschnitte der Last-MIS-Transistoren R1 und R2 und die Kanalabschnitte der Übertragungs-MIS-Transistoren Q3 und Q4 einander vermittels einer Zwischenschicht-lsolierschicht gegenüberliegen, die dicker ist als die Gateisolierschicht 351 der Last-MIS-Transistoren R1 und R2 und die Gateisolierschicht 353 der Übertragungs-MIS-Transistoren Q3 und Q4, kann ferner der Leckstrom zwischen der Source und der Drain der Last-MIS-Transistoren und der Übertragungs-MIS-Transistoren besser verringert werden als bei einem Aufbau, bei dem die Gateelektrode (319) über einer Isolierschicht auf der dritten Silizium-Dünnfilmschicht ausgebildet ist.
Dadurch, daß für den Zwischenschicht-Isolierfilm 352 Siliziumoxid verwendet wird, das nahezu keine Störstellen enthält (wenigstens nicht mehr als die Gateisolierschicht), kann der Leckstrom zwischen der Source und der Drain des Last-MIS-Transistors und des Übertragungs-MIS-Transistors dadurch verringert werden, daß keine N-Zone oder keine P-Zone auf den N- Abschnitten 309 und 310 der dritten Silizium-Dünnfilmschicht und den P- Abschnitten 315 und 316 der vierten Silizium-Dünnfilmschicht hergestellt wird, bei denen es sich um die Kanäle des Last-MIS-Transistors und des Übertragungs-MIS-Transistors handelt.
Für die erste und die zweite Ausführungsform wurden die Dünnfilme für die erste, die zweite und die dritte Schicht als aus N + polykristallinem Silizium bestehend beschrieben. Als Alternative können statt dessen Polycid-Dünnfilmschichten verwendet werden. Anstelle von P+ und N- polykristallinem Silizium, das für die dritte Dünnfilmschicht verwendet wird, könnten P+ und N- einkristalline Silizium-Dünnfilmschichten verwendet werden. Alternativ können die Kanäle aus einer Schicht aus einkristallinem Silizium und die Source und die Drain aus einer Dünnfilmschicht entweder aus einkristallinem Silizium oder aus polykristallinem Silizium hergestellt werden. In ähnlicher Weise kann anstelle der Verwendung von N + und P- polykristallinem Silizium für die fünfte Dünnfilmschicht in der ersten Ausführungsform oder die vierte Dünnfilmschicht in der zweiten Ausführungsform eine Dünnfilmschicht aus N + und P + einkristallinem Silizium verwendet werden. Alternativ können die Kanäle aus einkristallinem Silizium und die Source und die Drain aus einer Dünnfilmschicht entweder aus einkristallinem Silizium oder aus polykristallinem Silizium hergestellt werden. Zusätzlich können die Kanäle der Last- oder der Übertragungs-MIS-Transistoren aus einem undotierten eigenleitenden Silizium und die Source und die Drain aus einem nicht-eigenleitenden Silizium hergestellt werden. Bei den beschriebenen Ausführungsformen der Erfindung wird für die Übertragungs-MIS-Transistoren Q3 und Q4 ein N-Kanal-MIS-Transistor verwendet. Es bedarf jedoch keiner Erwähnung, daß dieselbe Wirkung durch die Verwendung eines P-Kanal-MIS-Transistors erzielt werden kann. Die Zwischenschicht-Isolierfilm können entweder einen Einzelschicht- oder einen Mehrschicht-Aufbau aufweisen, vorausgesetzt, daß die Abschnitte, die wenigstens einen Teil der Kanäle der Last-MIS-Transistoren und der Übertragungs-MIS-Transistoren kontaktieren, eine Isolierschicht sind, die nahezu keine Störstellen enthält.
Durch Ausbilden der Übertragungs-MIS-Transistoren Q3 und Q4 auf den Treiber-MIS-Transistoren Q1 und Q2 oder den Last-MIS-Transistoren R1 und R2 über einer Isolierschicht ist, wie oben beschrieben, kein Oberflächenbereich für die Übertragungs-MIS-Transistoren Q3 und Q4 erforderlich, was eine wesentliche Verringerung der Größe des Chips erlaubt. Dadurch, daß man den Zwischenschicht-lsolierfilm, der die Kanalabschnitte der Last-MIS-Transistoren und der Übertragungs-MIS-Transistoren kontaktiert, zu einer lsolierschicht macht, die nahezu keine Störstellen enthält, und daß man sie dicker als die Gateisolierschicht macht, kann die Schwel-Ienspannung parasitärer Transistoren hoch genug gelegt werden, um ihren Betrieb zu verhindern, und der Leckstrom zwischen der Source und der Drain kann verringert werden.
Ferner können dadurch, daß man die Kanalabschnitte der Last-MIS-Transistoren und der Übertragungs-MIS-Transistoren einander gegenüberliegend ausbildet, die Source-, die Drain- und die Kanalabschnitte der Übertragungs-MIS-Transistoren mittels der Selbstausrichttechnik mit der Gateelektrode als Maske ausgebildet werden.

Claims

1. Integrierte Halbleiterschaltung, umfassend einen Inverter mit einem Treiber-MIS- Transistor (Q1, Q2), einer Lasteinrichtung (R1, R2) und einem Übei-tragungs-MIS-Transistor (Q3, Q4), der das Ausgangssignal des Inverters (Q1, R1; Q2, R2) an eine Datenleitung (BL, BL) überträgt, wobei der Kanal des Treiber-MIS-Transistors in einem Oberflächenabschnitt eines Halbleitersubstrats (100; 300) ausgebildet ist, die Lasteinrichtung von einer ersten Siliziumschicht (108-11 2; 308-312) gebildet wird, die vermittels einer Isolierschicht auf dem Halbleitersubstrat ausgebildet ist, und der Kanal des Übertragungs-MIS-Transistors von einem Teil einer Siliziumschicht (114-119; 313-318) gebildet wird, die vermittels einer lsolierschicht (152; 352) über dem Treiber-MIS-Transistor vorgesehen ist, dadurch gekennzeichnet, daß der Kanal des Übertragungs-MIS-Transistors als Teil einer zweiten Siliziumschicht (114-119; 313- 318) ausgebildet ist, die vermittels einer Isolierschicht (152; 352) oben auf der Lasteinrichtung vorgesehen ist, wobei eine von zwei Zonen der zweiten Siliziumschicht elektrisch mit dem Ausgang des Inverters verbunden ist, während die andere Zone mit der DatenIeitung (BL, BL) verbunden ist und wenigstens ein Abschnitt eines Kontakts zwischen dem Übertragungs-MIS-Transistor (Q3, Q4) und der Datenleitung (BL, BL) über einer VDD-Stromversorgungs-Zwischenverbindung oder einer VSS-Stromversorgungs-Zwischenverbindung ausgebildet ist.

2. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode des Übertragungs-MIS-Transistors von einer ersten Zwischenverbindungsschicht (113) gebildet wird, die zwischen einer Isolierschicht (152) und einer Gateisolierschicht (153) zwischen der ersten und der zweiten Siliziumschicht angeordnet ist.

3. Integrierte Halbleiterschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Isolierschicht (152) zwischen der ersten Zwischenverbindungsschicht (113) und der ersten Siliziumschicht (108-112) dicker ist als die Gateisolierschicht (153) zwischen der ersten Zwischenverbindungsschicht und der zweiten Siliziumschicht (114-119).

4. Integrierte Halbleiterschaltung nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß die Isolierschicht (152) zwischen der ersten Zwischenverbindungsschicht (113) und der ersten Siliziumschicht aus einem Siliziumoxid hergestellt ist, das nahezu frei von Störstellen ist.

5. Integrierte Halbleiterschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Gateelektrode des Übertragungs-MIS-Transistors (Q3, Q4) von einer ersten Zwischenverbindungsschicht (319) gebildet ist, die vermittels einer Gateisolierschicht (353) auf der zweiten Siliziumschicht (313-318) angeordnet ist.

6. Integrierte Halbleiterschaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Isolierschicht (352) zwischen der ersten Siliziumschicht (308-312) und der zweiten Siliziumschicht (313-318) dicker ist als die Gateisolierschicht (353) zwischen der ersten Zwischenverbindungsschicht (319) und der zweiten Siliziumschicht.

7. Integrierte Halbleiterschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die erste Schicht aus Silizium (108-112; 308-312) vermittels einer Gateisolierschicht (151; 351) auf der Gateelektrode (106, 107; 306, 307) des Treiber-MIS- Transistors (Q1, Q2) ausgebildet ist.

8. Integrierte Halbleiterschaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Lasteinrichtung sich aus einem Last-MIS-Transistor zusammensetzt, der als seinen Kanal eine lokale Zone (109, 110; 309, 310) der ersten Schicht aus Silizium aufweist, die auf der Gateelektrode des Treiber-MIS-Transistors angeordnet ist.

9. Integrierte Halbleiterschaltung nach Anspruch 8, dadurch gekennzeichnet, daß der Last-MIS-Transistor und der Treiber-MIS-Transistor sich dieselbe Gateelektrode (106, 107; 306, 307) teilen.

10. Integrierte Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die lsolierschicht (151; 351) zwischen der Gateelektrode (106, 107; 306, 307) des Treiber-MIS- Transistors (Q1, Q2) und dem Last-MIS-Transistor (R1, R2) dünner ist als die Isolierschicht (152; 352) zwischen der ersten Schicht aus Silizium und der zweiten Schicht aus Silizium.

11. Integrierte Halbleiterschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Gateelektrode des Übertragungs-MIS-Transistors (Q3, Q4) von einer dritten Siliziumschicht (113) gebildet wird, die zwischen der ersten und der zweiten Schicht aus Silizium angeordnet ist, wobei eine lsolierschicht (152) zwischen der ersten und der dritten Schicht aus Silizium dicker ist als die Gateisolierschicht (151) zwischen der ersten Schicht aus Silizium und der Gateelektrode (106, 107) des Treiber- und des Last-MIS-Transistors und dicker ist als die Gateisolierschicht (153) zwischen der zweiten und der dritten Schicht aus Silizium.

12. Integrierte Halbleiterschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Isolierschicht (152; 352) zwischen der ersten und der zweiten Schicht aus Silizium (108-112, 114-119; 308-312, 313-318) aus Siliziumoxid gebildet ist, das nahezu keine Störstellen enthält.

13. Integrierte Halbleiterschaltung nach Anspruch 11, dadurch gekennzeichnet, daß die lsolierschicht (152) zwischen der ersten und der dritten Schicht aus Silizium aus Siliziumoxid gebildet ist, das nahezu keine Störstellen enthält.

14. Integrierte Halbleiterschaltung nach Anspruch 8, dadurch gekennzeichnet, daß die erste Siliziumschicht eine lokale Zone (108; 308) aufweist, die die Drain des Last-MIS-Transistors (R1, R2) bildet und elektrisch mit einer Draindiffusionszone (101, 102; 301, 302) des Treiber-MIS-Transistors (Q1, Q2) über ein erstes Kontaktloch (134, 135; 334, 335) verbunden ist, und daß die zweite Schicht aus Silizium eine lokale Zone (114, 115; 313, 314) aufweist, die eine Drain oder Source des Übertragungs-MIS-Transistors (Q3, Q4) bildet und elektrisch mit der ersten Schicht aus Silizium über ein zweites Kontaktloch (136, 137; 336, 337) verbunden ist.

15. Integrierte Halbleiterschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Datenleitung (BL, BL) mit der zweiten Schicht aus Silizium in Kontakt steht und ein drittes Kontaktloch (138, 139; 338, 339) über einem Teil einer Sourcediffusionszone des Treiber-MIS-Transistors ausgebildet ist.

16. Integrierte Halbleiterschaltung nach Anspruch 15, dadurch gekennzeichnet, daß das dritte Kontaktloch (138, 139; 338, 339) über einem Teil der ersten Schicht aus Silizium (118, 119; 317,318) ausgebildet ist.

17. Integrierte Halbleiterschaltung nach einem der Ansprüche 8 bis 16, dadurch gekennzeichnet, daß der Treiber-MIS-Transistor vom N-Typ ist und der Last-MIS-Transistor vom P-Typ ist.

18. Integrierte Halbleiterschaltung nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen zweiten Inverter, der in gleicher Weise wie der erste Inverter in einer Zone angrenzend an den ersten Inverter ausgebildet ist, wobei die beiden Inverter eine bistabile Schaltung bilden.

19. Integrierte Halbleiterschaltung nach Anspruch 18, dadurch gekennzeichnet, daß die bistabile Schaltung eine Speicherzelle eines SRAM bildet.

20. Integrierte Halbleiterschaltung nach Anspruch 19, dadurch gekennzeichnet, daß eine Zwischenverbindung des Datenleitungspaars (BL, BL) auf den Übertragungs-MIS-Transistoren (Q3, Q4) vermittels einer Isolierschicht (154, 354) ausgebildet ist, von der wenigstens der Teil, der die Kanäle der Übertragungs-MIS-Transistoren (Q3, Q4) kontaktiert, dicker ausgebildet ist als die Gateisolierschicht (153, 353) der Übertragungs-MIS-Transistoren (Q3, Q4).

21. Integrierte Halbleiterschaltung nach den Ansprüchen 8 und 20, dadurch gekenn-36 zeichnet, daß die Isolierschichten, die wenigstens einen Teil der Kanäle entweder der Last-MIS- Transistoren (R1, R2) oder der Übertragungs-MIS-Transistoren (Q3, Q4) kontaktieren, aus Siliziumoxid gebildet sind, das nahezu frei von Störstellen ist.

22. Integrierte Halbleiterschaltung nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, daß die Treiber-MIS-Transistoren (Q1, Q2) und die Übertragungs-MIS-Transistoren (Q3, Q4) von einem ersten Leitungstyp und die Last-MIS-Transistoren (R1, R2) von einem zweiten Leitungstyp sind, der von dem ersten Leitungstyp verschieden ist.

23. Integrierte Halbleiterschaltung nach einem der Ansprüche 19 bis 21, dadurch gekennzeichnet, daß die Treiber-MIS-Transistoren (Q1, Q2) von einem ersten Leitungstyp und die Übertragungs-MIS-Transistoren (Q3, Q4) und die Last-MIS-Transistoren (R1, R2) von einem zweiten Leitungstyp sind, der von dem ersten Leitungstyp verschieden ist.

24. Integrierte Halbleiterschaltung nach Anspruch 22 oder 23, dadurch gekennzeichnet, daß der erste Leitungstyp N und der zweite Leitungstyp P ist.

25. Integrierte Halbleiterschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das Halbleitersubstrat (300) ein einkristallines Siliziumsubstrat ist und die Schichten aus einem Halbleiterdünnfilm polykristalline oder einkristalline Silizium-Dünnfilmschichten sind.