KR910010741A - 반도체 집적 회로 장치 - Google Patents

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Abstract

내용 없음

Description

반도체 집적회로 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 평면도 및 횡단면도.
제3도는 제1도 및 제2도에 도시된 본 발명의 CMIS 정적 메모리 셀의 개략도.

Claims (47)

  1. 그 채널이 반도체 기판의 표면상에 또는 웰의 표면상에 제조되는 구동용 MIS트랜지스터로 구성되며, 유전체층을 통해 제1층의 실리콘 막에 그리고 상기 기판이나 또는 상기 웰의 상부상에 제조되는 부하 장치로 구성된 인버터를 가진 반도체 집적 회로에 있어서, 상기 인버터의 드레인 출력을 데이타 라인에 전송하는 전송용 MIS트랜지스터와, 상기 전송용 트랜지스터에 대해, 유전체층을 통해 상기 제1층의 실리콘 막상에 놓여진 제2층의 실리콘 막의 일부에 제조되고 상기 제2층의 실리콘 막의 두 영역중 하나가 상기 인버터의 드레인 출력에 전기적으로 연결되는 반면에 다른 측을 상기 데이타 라인에 연결시키는 채널을 갖는 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서, 상기 전송용 MIS트랜지스터의 게이트 전극인 제1의 상호 접속층이 상기 제1층의 실리콘막과 제2층의 실리콘 막간의 유전체층 사이에 놓여지는 것을 특징으로 하는 반도체 집적회로.
  3. 제2항에 있어서, 상기 제1의 상호 접속층과 상기 제1층의 실리콘 막간의 유전체 층이 상기 제1의 상호 접속층과 상기 제2층의 실리콘 막의 유전체 층보다 더 두꺼운 것을 특징으로 하는 반도체 집적회로.
  4. 제1항에 있어서, 상기 제1의 상호 접속층과 상기 제1층의 실리콘 막간의 유전체 층은 불순물이 거의 없는 실리콘 이산화물로 제조되는 것을 특징으로 하는 반도체 집적회로.
  5. 제1항에 있어서, 상기 전송용 MIS트랜지스터의 게이트 전극인 상기 제1의 상호 접속층이 유전체 층을 통해 상기 제2층의 실리콘상에 놓여지는 것을 특징으로 하는 반도체 집적회로.
  6. 제5항에 있어서, 상기 제1의 상호 접속층과 상기 제2층의 실리콘 막간의 유전체 층의 상기 제1 및 제2층의 실리콘간의 유전체 층보다 더 두꺼운 것을 특징으로 하는 반도체 집적회로.
  7. 제5항에 있어서, 상기 제1유전체 층과 상기 제2실리콘 층간의 유전체 층은 불순물이 거의 없는 실리콘 이산화물로 제조되는 것을 특징으로 하는 반도체 집적회로.
  8. 제1항에 있어서, 상기 제1층의 실리콘이 유전체 층을 통해 상기 구동용 MIS트랜지스터의 게이트 전극상에 제조되는 것을 특징으로 하는 반도체 집적회로.
  9. 제8항에 있어서, 상기 부하 장치는 채널로서 상기 구동용 MIS트랜지스터의 게이트 전극상에 놓여진 상기 제1층의 실리콘의 국부 영역을 가진 부하용 MIS트랜지스터로 구성되는 것을 특징으로 하는 반도체 집적회로.
  10. 제9항에 있어서, 상기 부하영 MIS 트랜지스터의 게이트 전극이 상기 구동용 MIS트랜지스터의 게이트 전극으로서 공유되는 것을 특징으로 하는 반도체 직접회로.
  11. 제10항에 있어서, 상기 구동용 MIS트랜지스터의 게이트 전극과 상기 부하용 MIS트랜지스터간의 유전체 층이 상기 제1층의 실리콘과 상기 제2층의 실리콘 간의 유전체 층보다 더 두꺼운 것을 특징으로 하는 반도제 집적회로.
  12. 제10항에 있어서, 상기 전송용 MIS트랜지스터의 게이트 전극인 제3실리콘 층의 상기 제1 및 제2층의 실리콘간에 놓여지고, 상기 제1및 제3층의 실리콘 간의 유전체 층의 상기 제1층의 실리콘과 상기 구동용 및 부하용 MIS트랜지스터의 상기 게이트 전극간의 유전체 층보다 더 두껍고 상기 제2및 제3층의 실리콘 간의 상기 유전체 층보다 더 두꺼운 것을 특징으로 하는 반도체 집적회로.
  13. 제9항에 있어서, 상기 제1및 제2유전체 층간의 유전체 층은 불순물을 거의 포함하지 않은 실리콘 이산화물로 제조되는 것을 특징으로 하는 반도제 집적회로.
  14. 제9항에 있어서, 상기 제1및 제3유전체 층간의 유전체 층은 불순물을 거의 포함하지 않은 실리콘 이산화물로 제조되는 것을 특징으로 하는 반도제 집적회로.
  15. 제8항에 있어서, 상기 부하용 MIS트랜지스터의 드레인인 상기 국부영역이 제1의 접촉 홀을 통해 상기 구동용 MIS트랜지스터의 드레인 확산 영역에전기적으로 접속되고, 상기 전송용 MIS트래지스터의 드레인 또는 소스가 되는 상기 제2층의 실리콘 국부 영역이 상기 제2접촉 홀을 통해 상기 제1층의 실리콘에 전기적으로 접속되는 것을 특징으로 하는 반도체 집적회로.
  16. 제8항에 있어서, 상기 데이타 라인이 상기 제2층의 실리콘과 접촉을 형성하고 상기 제3접촉 홀이 상기 구동용 MIS트랜지스터의 소스 확산 영역의 상부 부분에 제조되는 것을 특징으로 하는 반도체 집적회로.
  17. 제16항에 있어서, 상기 제3접촉 홀이 상기 제1층의 실리콘의 상부 부분에 제조되는 것을 특징으로 하는 반도체 집적회로.
  18. 제8항에 있어서, 상기 구동용 MIS트랜지스터가 N형이고 상기 부하용 MIS트랜지스터가 P형인 것을 특징으로 하는 반도체 집적회로.
  19. 제18항에 있어서, 상기 인버터에 인접한 영역에 상기 인버터와 동일한 구성의 또 다른 인버터의 제조와 쌍안정 회로가 상기 2개의 인버터로 구성되는 것을 특징으로 하는 반도체 집적회로.
  20. 제19항에 있어서, 상기 쌍안정 회로가 SRAM의 메모리 셀을 형성하는 것을 특징으로 하는 반도체 집적회로.
  21. 그 채널이 단결정 실리콘 기판의 표면상에 제조되는 구동용 MIS트랜지스터(Q1및 Q2)의 그 채널이 단결정 실리콘 박막이나 또는 유전체 층 상부에 있는 다결정 실리콘 박막상에 제조되는 부항용 MIS트랜지스터(Q1및Q2)와 전송용 MIS트랜지스터(Q3및Q4)로 구성되는 메모리 셀을 포함하는 것을 특징으로 하는 반도체 집적회로.
  22. 제21항에 있어서, 구동용 MIS트랜지스터(Q1및Q2)와 전송용 MIS트랜지스터(Q3및Q4)가 제1전동용 MIS트랜지스터이고, 부하용 MIS트랜지스터 R1 및 R2는 제2전도형 MIS트랜지스터이며 상기 제1전도형 MIS트랜지스터와는 다른 것을 특징으로 하는 반도체 집적회로.
  23. 제22항에 있어서, 상기 제1전도형이 N형이고 그 상기 제2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  24. 제21항에 있어서, 구동형 MIS트랜지스터(Q1및Q2) 가 제1전도형 MIS트랜지스터이고, 전송용 MIS트랜지스터(Q3및Q4)와 부하용 MIS트랜지스터(R1및R2)는 제2전도형 MIS트랜지스터이나, 상기 제1전도형 MIS트랜지스터와는 다른 것을 특징으로 하는 반도체 집적회로.
  25. 제24항에 있어서, 상기 제1전도형이 N형이고 제2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  26. 반도체 집적 회로에 있어서, 정전 메모리 셀은 그 채널이 단결정 실리콘의 표면상에 제조되는 구동용 MIS트랜지스터(Q1및Q2) 와, 그 채널이 단결정 실리콘 박막이나 또는 유전체 층상에 있는 다결정 실리콘 박막상에 제조되는 부하용 MIS트랜지스터(R1및R2) 및 전송용 MIS트랜지스터(Q3및Q4)로 구성되고, 유전체 층을 통한 부하용 트랜지스터(R1및R2)의 상부에 제조되는 전송용 MIS트랜지스터(Q3및Q4)뿐만 아니라, 전송용 MIS트랜지스터(Q3및Q4)와 VDD상호 접속부와 VSS상호 접속부상에 제조되는 비트라인상의간의 적어도 일부의 접속부를 포함하는 것을 특징으로 하는 반도체 집적회로.
  27. 제21항에 있어서, 구동용 MIS트랜지스터 Q1및Q2 와 전송용 MIS 트랜지스터 Q3및Q4가 제1전도형 MIS트랜지스터이고, 부하용 MIS트랜지스터 R1및R2는 제2전도형 MIS트랜지스터이나 상기 제1전도형 MIS트랜지스터와는 다른 것을 특징으로 하는 반도체 집적회로.
  28. 제27항에 있어서, 상기 제1전도형은 N형이고, 제2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  29. 제26항에 있어서, 구동용 MIS트랜지스터 Q1,Q2는 제1전도형 MIS트랜지스터이고, 전송용 MIS트랜지스터 Q3,Q4 및 부하용 MIS트랜지스터 R1,R2 는 상기 제1전도형 MIS트랜지스터와는 상이한 제2전도형 MIS트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  30. 제29항에 있어서, 상기 제1전도형은 N형, 2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  31. 반도체 집적회로에 있어서, 상기 회로의 정전 메모리 셀은 채널이 반도체 기판표면상에 제조된 구동용 MIS트랜지스터 Q1,Q2과 부하용 트랜지스터 R1,R2 및 채널이 절연층상이 박막층상에 제조된 부하용 MIS트랜지스터 Q3,Q4로 구성되고, 전송용 MIS 트랜지스터 Q3,Q4는 제1절연층을 통해 부하용 트랜지스터의 상부에 제조되며, 부하용 MIS트랜지스터 R1,R2의 채널 또는 전송용 MIS트랜지스터 Q3,Q4의 채널과 접촉되는 제1절연층의 적어도 일부분의 두께는 상기 부하용 MIS트랜지스터(R1,R2)및 전송용 MIS트랜지스터 Q3,Q4의 게이트 절연체보다 두꺼우며, 상기 비트 라인쌍의 금속 접속부는 제2절연층을 통해 상기 전송용 MIS트랜지스터 Q3,Q4상에 제조되고, 전송용 트랜지스터 Q3,Q4의 채널과 접촉하는 제2절연층의 일부분의 두께는 상기 전송용 MIS트랜지스터 Q3,Q4의 게이트 전극보다 더 두껍게 제조되는 것을 특징으로 하는 반도체 집적회로.
  32. 제31항에 있어서, 구동용 MIS트랜지스터 Q1,Q2와 전송용 MIS트랜지스터 Q3,Q4는 제1전도형 MIS트랜지스터이고, 부하용 MIS트랜지스터 R1,R2 는 상기 제1전도형 MIS트랜지스터와 다른 제2전도형 MIS트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  33. 제32항에 있어서, 상기 제1전도형은 N형이고, 제2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  34. 제31항에 있어서, 구동용 MIS트랜지스터 Q1,Q2는 제1전도형 트랜지스터이고, 전송용 MIS트랜지스터 Q3,Q4및 부하용 MIS트랜지스터 R1,R2는 상기 제1전도형 MIS 트랜지스터와 다른 제2전도형 MIS트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  35. 제34항에 있어서, 상기 제1전도형은 N형이고, 제2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  36. 제31항에 있어서, 반도체 기판은 단결정 실리콘 기판이고, 반도체 박막은 다결정 실리콘 박막층인 것을 특징으로 하는 반도체 집적회로.
  37. 제29항에 있어서, 상기 제1전도형은 N형, 제2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  38. 제31항에 있어서, 부하용 MIS트랜지스터 R1,R2또는 전송용 MIS트랜지스터 Q3,Q4의 적어도 일부분의 채널과 접속하는 제1, 제2절연층은 불순물이 전혀 없는 실리콘 이산화물로 제조되는 특징으로 하는 반도체 집적회로.
  39. 반도체 집적회로에 있어서, 정전하 메모리 셀은 채널이 반도체 기판의 한 표면상에 제조된 구동용 트랜지스터 Q1,Q2와, 부하용 트랜지스터(R1 및 R2)및 채널이 절연체상에 있는 반도체 박막층상에 제조된 전송용 MIS트랜지스터 Q3,Q4로 구성되고, 전송용 MIS트랜지스터 Q3,Q4의 게이트 전극이 게이트 절연층을 통해 반도체 박막 필름의 상부에 제조되는 것을 특징으로 하는 반도체 집적회로.
  40. 제39항에 있어서, 구동용 MIS트랜지스터 Q1,Q2와 전송용 MIS트랜지스터 Q3,Q4는 제1전도형 MIS트랜지스터이고, 부하용 MIS트랜지스터 R1,R2는 상기 제1전도형 MIS트랜지스터와 다른 제2전도형 MIS트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  41. 제40항에 있어서, 상기 제1전도형은 N 형, 제2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  42. 제39항에 있어서, 구동용 MIS트랜지스터 Q1,Q2는 제1전도형 MIS트랜지스터이고 전송용 MIS트랜지스터 Q3,Q4및 부하용 MIS트랜지스터 R1,R2는 상기 제1전도형 MIS트랜지스터와 다른 제2전도형 MIS트랜지스터인 것을 특징으로 하는 반도체 집적회로.
  43. 제42항에 있어서, 상기 제1전도형은 N형이고, 제2전도형은 P형인 것을 특징으로 하는 반도체 집적회로.
  44. 제39항에 있어서, 반도체 기판은 단결정 실리콘 기판이고, 반도체 박막층은 다결정 실리콘 박막층인 것을 특징으로 하는 반도체 집적회로.
  45. 제39항에 있어서, 반도체 기판은 단결정 실리콘 기판이고, 반도체 박막층은 다결정 실리콘 박막층인 것을 특징으로 하는 반도체 집적회로.
  46. 제39항에 있어서, 부하용 MIS트랜지스터 R1,R2 또는 전송용 MIS트랜지스터 Q3,Q4중의 적어도 한부분은 불순물이 전혀없는 실리콘 이산화물로 제조되는 것을 특징으로 한는 반도체 집적회로.
  47. 제39항에 있어서, 층간 유전체층이 부하용 MIS트랜지스터 R1,R2 또는 전송용 MIS트랜지스터 Q3,Q4의 적어도 일부분의 채널과 접촉하고, 전송용 MIS트랜지스터 Q3,Q4또는 부하용 MIS트랜지스터 R1,R2의 게이트 유전체 층보다 더 두꺼운 것을 특징으로 하는 반도체 집적회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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