JP2734962B2 - 薄膜トランジスタ及びその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【産業上の利用分野】本発明は、主として液晶表示素子
やＳＲＡＭ負荷素子等に用いられる薄膜トランジスタの
構造及びその製造方法に関する。
やＳＲＡＭ負荷素子等に用いられる薄膜トランジスタの
構造及びその製造方法に関する。
【０００２】
【従来の技術】従来の相補型薄膜トランジスタ（以下Ｔ
ＦＴとする）において、Ｎｃｈ・Ｐｃｈ型とも製造工程
中において、しきい値電圧が変動することがある。特に
プラズマ工程を行った後或いはシリコン窒化膜を堆積し
たときなどは、しきい値（以下Ｖｔｈとする）が大きく
シフトし、ＴＦＴがデプレッション型、或いはエンハン
スメント型となりゲート電圧Ｖｇ＝０Ｖにおけるドレイ
ン電流Ｉｄ（オフ電流：以下Ｉｏｆｆとする）が増加し
回路動作に支障をきたす。
ＦＴとする）において、Ｎｃｈ・Ｐｃｈ型とも製造工程
中において、しきい値電圧が変動することがある。特に
プラズマ工程を行った後或いはシリコン窒化膜を堆積し
たときなどは、しきい値（以下Ｖｔｈとする）が大きく
シフトし、ＴＦＴがデプレッション型、或いはエンハン
スメント型となりゲート電圧Ｖｇ＝０Ｖにおけるドレイ
ン電流Ｉｄ（オフ電流：以下Ｉｏｆｆとする）が増加し
回路動作に支障をきたす。
【０００３】また、絶縁基板上ＴＦＴということで、基
板或いはＴＦＴのチャネル部の電位が固定されないが
故、ＴＦＴのチャネルがフローティングとなりＶｔｈを
制御するためには何らかの手段を取ることが必要であ
る。
板或いはＴＦＴのチャネル部の電位が固定されないが
故、ＴＦＴのチャネルがフローティングとなりＶｔｈを
制御するためには何らかの手段を取ることが必要であ
る。
【０００４】以上の問題点を解決手段が特開昭６３−１
１９５７８号公報に検討されており、その内容を図５を
使って説明する。図５（ａ）に示すように各チャネルの
トランジスタ群の下部に絶縁膜を介して導電層を設け、
これに与える電位を適切な値に設定することによってＶ
ｔｈの値を最適化しようとする考えがあった。しかし、
この構造では、各チャネルＴＦＴとは別に下部の導電層
とのコンタクトを設ける必要があるので回路面積の縮小
化が困難である。そこで、図５（ｃ）に示すような積層
構造の３次元集積回路も考えられているが、製造工程を
単純に見積もってもＴＦＴの形成工程が２度あり相当な
工程数が必要であると考えられる。さらに下部ＴＦＴの
配線工程を終了後に上部ＴＦＴを形成しなければならな
い為、その形成工程における下部ＴＦＴの配線材料の耐
熱性などの問題がある。
１９５７８号公報に検討されており、その内容を図５を
使って説明する。図５（ａ）に示すように各チャネルの
トランジスタ群の下部に絶縁膜を介して導電層を設け、
これに与える電位を適切な値に設定することによってＶ
ｔｈの値を最適化しようとする考えがあった。しかし、
この構造では、各チャネルＴＦＴとは別に下部の導電層
とのコンタクトを設ける必要があるので回路面積の縮小
化が困難である。そこで、図５（ｃ）に示すような積層
構造の３次元集積回路も考えられているが、製造工程を
単純に見積もってもＴＦＴの形成工程が２度あり相当な
工程数が必要であると考えられる。さらに下部ＴＦＴの
配線工程を終了後に上部ＴＦＴを形成しなければならな
い為、その形成工程における下部ＴＦＴの配線材料の耐
熱性などの問題がある。
【０００５】また、単純な積層型ＴＦＴの作成方法が特
開平１−２４６８６３号公報に示されているので、図６
を用いて説明する。この構造は、まずＴＦＴをスタガ型
構造にすることによってＴＦＴの積層構造を容易に製造
できることを特徴としており、Ｖｔｈを制御するという
目的、またリーク電流等に関しては全く考慮されていな
い。
開平１−２４６８６３号公報に示されているので、図６
を用いて説明する。この構造は、まずＴＦＴをスタガ型
構造にすることによってＴＦＴの積層構造を容易に製造
できることを特徴としており、Ｖｔｈを制御するという
目的、またリーク電流等に関しては全く考慮されていな
い。
【０００６】
【発明が解決しようとする課題】上記で述べてきた従来
例で、容易な製造方法で作成できる積層構造で、Ｖｔｈ
が最適化され、オン／オフ電流の確保という問題点を解
決しようとすると、製造工程の単純化、Ｎ・Ｐｃｈそれ
ぞれの各膜厚およびサイズの最適化、Ｖｔｈの制御性、
さらにはリーク電流の低減を実現することが必要とな
る。本発明は、この問題を解決し、相補型積層構造の半
導体装置およびその製造方法を提供することを目的とす
る。
例で、容易な製造方法で作成できる積層構造で、Ｖｔｈ
が最適化され、オン／オフ電流の確保という問題点を解
決しようとすると、製造工程の単純化、Ｎ・Ｐｃｈそれ
ぞれの各膜厚およびサイズの最適化、Ｖｔｈの制御性、
さらにはリーク電流の低減を実現することが必要とな
る。本発明は、この問題を解決し、相補型積層構造の半
導体装置およびその製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明の薄膜トランジス
タは、絶縁基板上に第１導電型の薄膜トランジスタと第
２導電型の薄膜トランジスタが順次形成された積層構造
を有し、前記第１導電型の薄膜トランジスタと前記第２
導電型の薄膜トランジスタのそれぞれのチャネルの上部
と下部とに互いにゲート長が異なる第１のゲート電極と
第２のゲート電極と第３のゲート電極とを有し、前記第
２のゲート電極は、前記第１導電型の薄膜トランジスタ
と前記第２導電型の薄膜トランジスタの間に形成されて
前記第１導電型の薄膜トランジスタと前記第２導電型の
薄膜トランジスタとに共有されており、少なくとも前記
第１導電型の薄膜トランジスタと前記第２導電型の薄膜
トランジスタの一方はオフセットゲート構造を形成して
いることを特徴とする。また、本発明の薄膜トランジス
タは、絶縁基板上に第１導電型の薄膜トランジスタと第
２導電型の薄膜トランジスタが順次形成された積層構造
を有し、前記第１導電型の薄膜トランジスタと前記第２
導電型の薄膜トランジスタのそれぞれのチャネルの上部
と下部とに互いにゲート長が異なる第１のゲート電極と
第２のゲート電極と第３のゲート電極とを有し、前記第
２のゲート電極は、前記第１導電型の薄膜トランジスタ
と前記第２導電型の薄膜トランジスタの間に形成されて
前記第１導電型の薄膜トランジスタと前記第２導電型の
薄膜トランジスタとに共有されており、少なくとも前記
第１導電型の薄膜トランジスタと前記第２導電型の薄膜
トランジスタの一方は、チャネルのチャネル長が前記チ
ャネルの上部と下部に位置するゲート電極の少なくとも
一方のゲート長よりも短く、ゲート電極がチャネルより
も長く延伸して、チャネルに重なっているゲート構造を
形成していることを特徴としている。
タは、絶縁基板上に第１導電型の薄膜トランジスタと第
２導電型の薄膜トランジスタが順次形成された積層構造
を有し、前記第１導電型の薄膜トランジスタと前記第２
導電型の薄膜トランジスタのそれぞれのチャネルの上部
と下部とに互いにゲート長が異なる第１のゲート電極と
第２のゲート電極と第３のゲート電極とを有し、前記第
２のゲート電極は、前記第１導電型の薄膜トランジスタ
と前記第２導電型の薄膜トランジスタの間に形成されて
前記第１導電型の薄膜トランジスタと前記第２導電型の
薄膜トランジスタとに共有されており、少なくとも前記
第１導電型の薄膜トランジスタと前記第２導電型の薄膜
トランジスタの一方はオフセットゲート構造を形成して
いることを特徴とする。また、本発明の薄膜トランジス
タは、絶縁基板上に第１導電型の薄膜トランジスタと第
２導電型の薄膜トランジスタが順次形成された積層構造
を有し、前記第１導電型の薄膜トランジスタと前記第２
導電型の薄膜トランジスタのそれぞれのチャネルの上部
と下部とに互いにゲート長が異なる第１のゲート電極と
第２のゲート電極と第３のゲート電極とを有し、前記第
２のゲート電極は、前記第１導電型の薄膜トランジスタ
と前記第２導電型の薄膜トランジスタの間に形成されて
前記第１導電型の薄膜トランジスタと前記第２導電型の
薄膜トランジスタとに共有されており、少なくとも前記
第１導電型の薄膜トランジスタと前記第２導電型の薄膜
トランジスタの一方は、チャネルのチャネル長が前記チ
ャネルの上部と下部に位置するゲート電極の少なくとも
一方のゲート長よりも短く、ゲート電極がチャネルより
も長く延伸して、チャネルに重なっているゲート構造を
形成していることを特徴としている。
【０００８】また、本発明では絶縁基板上に下部ゲート
電極を形成し、その上部にゲート絶縁膜、半導体薄膜層
を堆積し形成し、さらにその上部にゲート絶縁膜を介し
て上部ゲート電極を形成し、これらのゲート電極をマス
クとすることによって自己整合イオン注入法でオフセッ
トゲート構造或いは上部ゲート長がチャネル長よりも長
いオーバーラップゲート構造もしくは下部ゲート長がチ
ャネル長よりも長い構造を形成し、さらに同方法により
Ｎ型トランジスタとＰ型トランジスタの積層構造を形成
している。
電極を形成し、その上部にゲート絶縁膜、半導体薄膜層
を堆積し形成し、さらにその上部にゲート絶縁膜を介し
て上部ゲート電極を形成し、これらのゲート電極をマス
クとすることによって自己整合イオン注入法でオフセッ
トゲート構造或いは上部ゲート長がチャネル長よりも長
いオーバーラップゲート構造もしくは下部ゲート長がチ
ャネル長よりも長い構造を形成し、さらに同方法により
Ｎ型トランジスタとＰ型トランジスタの積層構造を形成
している。
【０００９】
【実施例】はじめに図１を用いて本発明の薄膜トランジ
スタの構造について述べた後、図２で主に作製方法につ
いて述べる。図１（ａ）は本発明の第１の実施例の平面
図、同図（ｂ）は断面図である。絶縁基板１上にゲート
電極２、ゲート絶縁膜３、ソース領域４、ドレイン領域
５、ＴＦＴチャネル部６により下部ＴＦＴが構成され
る。その上部に絶縁膜７を介して同じくゲート電極８、
ゲート絶縁膜９、ソース・ドレイン部１０・１１、チャ
ネル部１２により上部ＴＦＴが構成される。さらに、絶
縁膜１３を挟んだゲート電極１４とにより本実施例のＴ
ＦＴ部の構造とする。
スタの構造について述べた後、図２で主に作製方法につ
いて述べる。図１（ａ）は本発明の第１の実施例の平面
図、同図（ｂ）は断面図である。絶縁基板１上にゲート
電極２、ゲート絶縁膜３、ソース領域４、ドレイン領域
５、ＴＦＴチャネル部６により下部ＴＦＴが構成され
る。その上部に絶縁膜７を介して同じくゲート電極８、
ゲート絶縁膜９、ソース・ドレイン部１０・１１、チャ
ネル部１２により上部ＴＦＴが構成される。さらに、絶
縁膜１３を挟んだゲート電極１４とにより本実施例のＴ
ＦＴ部の構造とする。
【００１０】２，３，４，５，６によって構成される下
部ＴＦＴをＰｃｈ型とすると８，９，１０，１１，１２
で構成される上部ＴＦＴはＮｃｈ型となる。もちろん上
下のチャネル型を逆にしても構わない。また、同じチャ
ネル型で構成しても構わない。
部ＴＦＴをＰｃｈ型とすると８，９，１０，１１，１２
で構成される上部ＴＦＴはＮｃｈ型となる。もちろん上
下のチャネル型を逆にしても構わない。また、同じチャ
ネル型で構成しても構わない。
【００１１】本発明の特徴はＴＦＴのチャネル部の上下
にゲート電極が配置され、絶縁基板上のＴＦＴの問題点
である基板がフローティングであることによるＴＦＴチ
ャネル部のバックチャネルによるリーク電流、およびチ
ャネル部に接するポリシリコン活性層と絶縁膜との界面
状態の変化によるＶｔｈのシフトに対して、上下のゲー
ト電極でそれらを完全に制御し、問題点を解消すること
ができることである。
にゲート電極が配置され、絶縁基板上のＴＦＴの問題点
である基板がフローティングであることによるＴＦＴチ
ャネル部のバックチャネルによるリーク電流、およびチ
ャネル部に接するポリシリコン活性層と絶縁膜との界面
状態の変化によるＶｔｈのシフトに対して、上下のゲー
ト電極でそれらを完全に制御し、問題点を解消すること
ができることである。
【００１２】図１に示した本実施例の構造の製造工程を
図２（ａ）〜（ｄ）を使って詳しく説明する。
図２（ａ）〜（ｄ）を使って詳しく説明する。
【００１３】まず、絶縁基板１上にＣＶＤ法によってＮ
型あるいはＰ型のシリコン薄膜を１０００〜２０００Ａ
程度成長させるか、または高融点金属、シリサイドをス
パッタリング法等により付着させパターニングによって
ゲート電極２を形成し、ゲート絶縁膜となるシリコン酸
化膜或いはシリコン窒化膜等をＣＶＤ法により２００〜
１５００Ａ程度堆積する（図２（ａ））。
型あるいはＰ型のシリコン薄膜を１０００〜２０００Ａ
程度成長させるか、または高融点金属、シリサイドをス
パッタリング法等により付着させパターニングによって
ゲート電極２を形成し、ゲート絶縁膜となるシリコン酸
化膜或いはシリコン窒化膜等をＣＶＤ法により２００〜
１５００Ａ程度堆積する（図２（ａ））。
【００１４】次に、ＴＦＴの半導体薄膜層１５を同じく
ＣＶＤ法によって１５０〜１５００Ａ程度堆積しパター
ニングにより形成する（図２（ｂ））。
ＣＶＤ法によって１５０〜１５００Ａ程度堆積しパター
ニングにより形成する（図２（ｂ））。
【００１５】さらに、同様の方法でゲート絶縁膜７、ゲ
ート電極８を形成し、ここでこのゲート電極８をマスク
として保護酸化膜を介してイオン注入装置により、例え
ば、ボロンを１５〜３０ｋｅＶで１Ｅ１５ｃｍ-2程度不
純物を導入することによりソース領域４、ドレイン領域
５、ＴＦＴのチャネル部６を形成する。これで下部Ｐチ
ャネル型ＴＦＴが完成する（図２（ｃ））。
ート電極８を形成し、ここでこのゲート電極８をマスク
として保護酸化膜を介してイオン注入装置により、例え
ば、ボロンを１５〜３０ｋｅＶで１Ｅ１５ｃｍ-2程度不
純物を導入することによりソース領域４、ドレイン領域
５、ＴＦＴのチャネル部６を形成する。これで下部Ｐチ
ャネル型ＴＦＴが完成する（図２（ｃ））。
【００１６】このとき、下部ＴＦＴのゲート電極２に対
して、その上部のゲート電極８のサイズを変えることに
よってオフセットゲート構造またはオーバーラップゲー
ト構造を自己整合イオン注入によって形成できるという
利点がある。オフセットゲート構造をとることにより、
ドレイン端での電界が緩和されリーク電流の低減および
耐圧の向上に効果があることは一般的に知られている。
次に上部ＴＦＴのゲート絶縁膜９、半導体薄膜層１６を
それぞれ前述の膜厚の範囲或いは場合によってはそれ以
外の膜厚で堆積し、パターニングにより形成する（図２
（ｄ））。
して、その上部のゲート電極８のサイズを変えることに
よってオフセットゲート構造またはオーバーラップゲー
ト構造を自己整合イオン注入によって形成できるという
利点がある。オフセットゲート構造をとることにより、
ドレイン端での電界が緩和されリーク電流の低減および
耐圧の向上に効果があることは一般的に知られている。
次に上部ＴＦＴのゲート絶縁膜９、半導体薄膜層１６を
それぞれ前述の膜厚の範囲或いは場合によってはそれ以
外の膜厚で堆積し、パターニングにより形成する（図２
（ｄ））。
【００１７】その後、前述と同様にしてゲート絶縁膜１
３、ゲート電極１４を前述の膜厚で形成し、このゲート
電極をマスクとして同様に、例えば、リンを３０〜８０
ｋｅＶで１Ｅ１５ｃｍ-2程度イオン注入により不純物を
導入することによりソース領域１０、ドレイン領域１
１、上部Ｎチャネル型ＴＦＴのチャネル部１２をそれぞ
れ形成する。もちろん上部と下部のＴＦＴの構成とし
て、Ｐ型或いはＮ型のチャネル型は逆であってもかまわ
ない。
３、ゲート電極１４を前述の膜厚で形成し、このゲート
電極をマスクとして同様に、例えば、リンを３０〜８０
ｋｅＶで１Ｅ１５ｃｍ-2程度イオン注入により不純物を
導入することによりソース領域１０、ドレイン領域１
１、上部Ｎチャネル型ＴＦＴのチャネル部１２をそれぞ
れ形成する。もちろん上部と下部のＴＦＴの構成とし
て、Ｐ型或いはＮ型のチャネル型は逆であってもかまわ
ない。
【００１８】また、図３は本発明の第２の実施例で、下
部ＴＦＴはゲート電極２のゲート長がＴＦＴチャネル部
６チャネル長よりも大きいゲート構造を成している。製
造方法は前述のものとほとんど同じである。この構造で
は、ゲート電極２を４，５，６，７，８で構成される下
部ＴＦＴのバックゲートとし、このＴＦＴのトップゲー
ト電極である８を１０，１１，１２，１３，１４で構成
される上部ＴＦＴのバックゲートにする。１４は上部Ｔ
ＦＴのトップゲートである。このことにより前述の実施
例と同じ効果が得られると共にパターニング工程を一回
省くことができ段差の緩和と共に工数削減にも効果的で
ある。
部ＴＦＴはゲート電極２のゲート長がＴＦＴチャネル部
６チャネル長よりも大きいゲート構造を成している。製
造方法は前述のものとほとんど同じである。この構造で
は、ゲート電極２を４，５，６，７，８で構成される下
部ＴＦＴのバックゲートとし、このＴＦＴのトップゲー
ト電極である８を１０，１１，１２，１３，１４で構成
される上部ＴＦＴのバックゲートにする。１４は上部Ｔ
ＦＴのトップゲートである。このことにより前述の実施
例と同じ効果が得られると共にパターニング工程を一回
省くことができ段差の緩和と共に工数削減にも効果的で
ある。
【００１９】図４は本発明の第３の実施例である。ソー
ス・ドレイン電極４，５を形成した後、ＴＦＴのチャネ
ルとなる半導体薄膜層６を形成し、その後順次ゲート絶
縁膜７、ゲート電極８、ゲート絶縁膜９、上部ＴＦＴの
ソース・ドレイン電極１０，１１、チャネル部の半導体
薄膜層１２を形成する。そして、ゲート電極２、および
１４を上下部ＴＦＴのそれぞれのバックゲート電極と
し、構成としては前述のものと同じく、これらのバック
ゲートによってＶｔｈを制御すると共にそれぞれのチャ
ネル部の遮光膜としても使用でき、石英基板上のＴＦＴ
チャネル部の光によるリーク電流を抑えることができ
る。この構造の利点はＴＦＴの積層構造を比較的容易に
作製できることである。
ス・ドレイン電極４，５を形成した後、ＴＦＴのチャネ
ルとなる半導体薄膜層６を形成し、その後順次ゲート絶
縁膜７、ゲート電極８、ゲート絶縁膜９、上部ＴＦＴの
ソース・ドレイン電極１０，１１、チャネル部の半導体
薄膜層１２を形成する。そして、ゲート電極２、および
１４を上下部ＴＦＴのそれぞれのバックゲート電極と
し、構成としては前述のものと同じく、これらのバック
ゲートによってＶｔｈを制御すると共にそれぞれのチャ
ネル部の遮光膜としても使用でき、石英基板上のＴＦＴ
チャネル部の光によるリーク電流を抑えることができ
る。この構造の利点はＴＦＴの積層構造を比較的容易に
作製できることである。
【００２０】これ以外にも、ゲート電極のバリエーショ
ンをいろいろ変えることによって、例えば、上下のチャ
ネル部に挟まれたゲート電極８で上下のＴＦＴを駆動
し、電極２と１４を固定してチャネルのフローティング
効果を抑制するという構造をとることもできる。また、
ＴＦＴをダブルゲートで駆動してオン電流を稼ぐ方法等
応用範囲が大きいことも本構造の特徴である。
ンをいろいろ変えることによって、例えば、上下のチャ
ネル部に挟まれたゲート電極８で上下のＴＦＴを駆動
し、電極２と１４を固定してチャネルのフローティング
効果を抑制するという構造をとることもできる。また、
ＴＦＴをダブルゲートで駆動してオン電流を稼ぐ方法等
応用範囲が大きいことも本構造の特徴である。
【００２１】
【発明の効果】以上述べたように本発明を用いることに
より、バックチャネルをカットすると共に常にＶｔｈを
適正な値に制御でき、簡単な方法で相補型ＴＦＴの積層
構造が製造可能であることから、集積回路の縮小化も実
現できる。また、積層構造にすることによりＣＭＯＳの
回路設計においてＮｃｈのＰｃｈとで動作速度の違いを
補うためにデバイスサイズを変えることによって設計し
ていたところを、ＴＦＴのチャネル部膜厚およびゲート
酸化膜厚などをＮｃｈとＰｃｈとでそれぞれ異なった厚
さにすることにより実現可能であり、回路設計における
選択肢が増え、より回路特性の最適化が図れる。また、
本発明の構造では、ＳＤ・チャネルイオン注入・ＬＤＤ
イオン注入等が、マスク無しでＮ型Ｐ型にそれぞれ打ち
分けることも可能であることにより、公知例（特開昭６
３−１１９５７８）の図５（ｃ）の工数を少な目に見積
もっても本実施例の方がＰＲ数にして２回少なくて、公
知例にはないオフセット構造を形成できるなど工数削減
に有効である。
より、バックチャネルをカットすると共に常にＶｔｈを
適正な値に制御でき、簡単な方法で相補型ＴＦＴの積層
構造が製造可能であることから、集積回路の縮小化も実
現できる。また、積層構造にすることによりＣＭＯＳの
回路設計においてＮｃｈのＰｃｈとで動作速度の違いを
補うためにデバイスサイズを変えることによって設計し
ていたところを、ＴＦＴのチャネル部膜厚およびゲート
酸化膜厚などをＮｃｈとＰｃｈとでそれぞれ異なった厚
さにすることにより実現可能であり、回路設計における
選択肢が増え、より回路特性の最適化が図れる。また、
本発明の構造では、ＳＤ・チャネルイオン注入・ＬＤＤ
イオン注入等が、マスク無しでＮ型Ｐ型にそれぞれ打ち
分けることも可能であることにより、公知例（特開昭６
３−１１９５７８）の図５（ｃ）の工数を少な目に見積
もっても本実施例の方がＰＲ数にして２回少なくて、公
知例にはないオフセット構造を形成できるなど工数削減
に有効である。
【図１】本発明の実施例で（ａ）は上視図、（ｂ）は
（ａ）のＡＡ’における断面図を示した図である。
（ａ）のＡＡ’における断面図を示した図である。
【図２】図１で示した本発明の実施例の製造方法の１例
である。
である。
【図３】本発明の第２の実施例図。
【図４】本発明の第３の実施例図。
【図５】第１の従来例図。
【図６】第２従来例図。
１ 絶縁基板 ２，８，１４ ＴＦＴのゲート電極 ３，７，９，１３ ＴＦＴのゲート絶縁膜 ４，５，１０，１１ ＴＦＴのソース・ドレイン領域 ６，１２ ＴＦＴのチャネル領域 １５，１６ 半導体薄膜層 １７ コンタクトホール
Claims (3)
- 【請求項１】 絶縁基板上に第１導電型の薄膜トラン
ジスタと第２導電型の薄膜トランジスタが順次形成され
た積層構造を有し、前記第１導電型の薄膜トランジスタ
と前記第２導電型の薄膜トランジスタのそれぞれのチャ
ネルの上部と下部とに互いにゲート長が異なる第１のゲ
ート電極と第２のゲート電極と第３のゲート電極とを有
し、前記第２のゲート電極は、前記第１導電型の薄膜ト
ランジスタと前記第２導電型の薄膜トランジスタの間に
形成されて前記第１導電型の薄膜トランジスタと前記第
２導電型の薄膜トランジスタとに共有されており、少な
くとも前記第１導電型の薄膜トランジスタと前記第２導
電型の薄膜トランジスタの一方はオフセットゲート構造
を形成していることを特徴とする薄膜トランジスタ。 - 【請求項２】 絶縁基板上に第１導電型の薄膜トランジ
スタと第２導電型の薄膜トランジスタが順次形成された
積層構造を有し、前記第１導電型の薄膜トランジスタと
前記第２導電型の薄膜トランジスタのそれぞれのチャネ
ルの上部と下部とに互いにゲート長が異なる第１のゲー
ト電極と第２のゲート電極と第３のゲート電極とを有
し、前記第２のゲート電極は、前記第１導電型の薄膜ト
ランジスタと前記第２導電型の薄膜トランジスタの間に
形成されて前記第１導電型の薄膜トランジスタと前記第
２導電型の薄膜トランジスタとに共有されており、少な
くとも前記第１導電型の薄膜トランジスタと前記第２導
電型の薄膜トランジスタの一方は、チャネルのチャネル
長が前記チャネルの上部と下部に位置するゲート電極の
少なくとも一方のゲート長よりも短いことを特徴とする
薄膜トランジスタ。 - 【請求項３】 絶縁基板上に第１導電型の薄膜トランジ
スタと第２導電型の薄膜トランジスタが順次積層された
構造を有する薄膜トランジスタの製造方法において、前
記絶縁基板上に第１のゲート電極を形成する工程と、前
記第１のゲート電極上に第１のゲート絶縁膜と第１導電
型の半導体薄膜層を順次形成する工程と、前記第１の半
導体層上に第２のゲート絶縁膜を介して前記第１のゲー
ト電極とゲート長が異なる第２のゲート電極を形成する
工程と、前記第２のゲート電極をマスクとして前記第１
導電型の半導体薄膜層に自己整合的にイオン注入して第
１のソース領域と第１のドレイン領域を形成する工程
と、前記第２のゲート電極上に第３のゲート絶縁膜を介
して第２導電型の半導体薄膜層を形成する工程と、前記
第２導電型の半導体薄膜層上に第４のゲート絶縁膜を介
して前記第１のゲート電極と前記第２のゲート電極のい
ずれともゲート長が異なる第３のゲート電極を形成する
工程と、前記第３のゲート電極をマスクとして前記第２
導電型の半導体薄膜層に自己整合的にイオン注入して第
２のソース領域と第２のドレイン領域を形成する工程と
を有することを特徴とする薄膜トランジスタの製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33320893A JP2734962B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
| US08/356,558 US5567959A (en) | 1993-12-27 | 1994-12-15 | Laminated complementary thin film transistor device with improved threshold adaptability |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33320893A JP2734962B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193251A JPH07193251A (ja) | 1995-07-28 |
| JP2734962B2 true JP2734962B2 (ja) | 1998-04-02 |
Family
ID=18263531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33320893A Expired - Fee Related JP2734962B2 (ja) | 1993-12-27 | 1993-12-27 | 薄膜トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2734962B2 (ja) |
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|---|---|---|---|---|
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| JPH07302912A (ja) * | 1994-04-29 | 1995-11-14 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JP3253808B2 (ja) * | 1994-07-07 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 半導体装置およびその作製方法 |
| JP3424427B2 (ja) * | 1995-07-27 | 2003-07-07 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| JP3409542B2 (ja) * | 1995-11-21 | 2003-05-26 | ソニー株式会社 | 半導体装置の製造方法 |
| JPH09153624A (ja) * | 1995-11-30 | 1997-06-10 | Sony Corp | 半導体装置 |
| US5793072A (en) * | 1996-02-28 | 1998-08-11 | International Business Machines Corporation | Non-photosensitive, vertically redundant 2-channel α-Si:H thin film transistor |
| US6197624B1 (en) * | 1997-08-29 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Method of adjusting the threshold voltage in an SOI CMOS |
| JP2001051292A (ja) * | 1998-06-12 | 2001-02-23 | Semiconductor Energy Lab Co Ltd | 半導体装置および半導体表示装置 |
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| JP3394483B2 (ja) * | 1999-11-16 | 2003-04-07 | 鹿児島日本電気株式会社 | 薄膜トランジスタ基板およびその製造方法 |
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| US7189997B2 (en) | 2001-03-27 | 2007-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6611023B1 (en) * | 2001-05-01 | 2003-08-26 | Advanced Micro Devices, Inc. | Field effect transistor with self alligned double gate and method of forming same |
| DE10131276B4 (de) | 2001-06-28 | 2007-08-02 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zu seiner Herstellung |
| JP2003031693A (ja) * | 2001-07-19 | 2003-01-31 | Toshiba Corp | 半導体メモリ装置 |
| FR2857150A1 (fr) | 2003-07-01 | 2005-01-07 | St Microelectronics Sa | Element integre de memoire dynamique a acces aleatoire, matrice et procede de fabrication de tels elements |
| FR2885733B1 (fr) * | 2005-05-16 | 2008-03-07 | St Microelectronics Crolles 2 | Structure de transistor a trois grilles |
| US8049253B2 (en) | 2007-07-11 | 2011-11-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| GB2459667A (en) * | 2008-04-29 | 2009-11-04 | Sharp Kk | Thin film transistor and active matrix display |
| FR2932003B1 (fr) * | 2008-06-02 | 2011-03-25 | Commissariat Energie Atomique | Cellule de memoire sram a transistor integres sur plusieurs niveaux et dont la tension de seuil vt est ajustable dynamiquement |
| FR2932005B1 (fr) * | 2008-06-02 | 2011-04-01 | Commissariat Energie Atomique | Circuit a transistor integres dans trois dimensions et ayant une tension de seuil vt ajustable dynamiquement |
| JP5548976B2 (ja) | 2009-06-25 | 2014-07-16 | セイコーエプソン株式会社 | 半導体装置 |
| KR101582636B1 (ko) | 2009-10-21 | 2016-01-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 및 표시 장치를 갖는 전자 기기 |
| CN102484471B (zh) | 2009-10-30 | 2015-04-01 | 株式会社半导体能源研究所 | 驱动器电路、包括该驱动器电路的显示设备和包括该显示设备的电子设备 |
| CN102299178B (zh) * | 2010-06-22 | 2014-03-26 | 中国科学院微电子研究所 | 一种半导体结构及其制备方法 |
| JP5933897B2 (ja) | 2011-03-18 | 2016-06-15 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8981367B2 (en) | 2011-12-01 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US10002968B2 (en) | 2011-12-14 | 2018-06-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and display device including the same |
| US8907392B2 (en) | 2011-12-22 | 2014-12-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including stacked sub memory cells |
| US8704221B2 (en) | 2011-12-23 | 2014-04-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| FR2986370B1 (fr) * | 2012-02-01 | 2014-11-21 | St Microelectronics Sa | Circuit integre 3d |
| TWI478344B (zh) * | 2012-07-04 | 2015-03-21 | E Ink Holdings Inc | 電晶體與其製造方法 |
| CN106158857B (zh) * | 2015-04-21 | 2020-12-22 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
| US9425213B1 (en) | 2015-06-30 | 2016-08-23 | Stmicroelectronics, Inc. | Stacked short and long channel FinFETs |
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| CN106252362B (zh) * | 2016-08-31 | 2019-07-12 | 深圳市华星光电技术有限公司 | 一种阵列基板及其制备方法 |
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|---|---|---|---|---|
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| JPS63119578A (ja) * | 1986-11-07 | 1988-05-24 | Seiko Epson Corp | 半導体装置 |
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| EP0426174B1 (en) * | 1989-11-02 | 1994-07-27 | Seiko Epson Corporation | Semiconductor integrated circuit |
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-
1993
- 1993-12-27 JP JP33320893A patent/JP2734962B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-15 US US08/356,558 patent/US5567959A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US5567959A (en) | 1996-10-22 |
| JPH07193251A (ja) | 1995-07-28 |
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