JPH03148171A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03148171A JPH03148171A JP1286508A JP28650889A JPH03148171A JP H03148171 A JPH03148171 A JP H03148171A JP 1286508 A JP1286508 A JP 1286508A JP 28650889 A JP28650889 A JP 28650889A JP H03148171 A JPH03148171 A JP H03148171A
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- thin film
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- mis transistors
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- transistors
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000010409 thin film Substances 0.000 claims abstract description 91
- 239000010408 film Substances 0.000 claims abstract description 50
- 230000005540 biological transmission Effects 0.000 claims abstract description 39
- 230000003068 static effect Effects 0.000 claims abstract description 14
- 239000010410 layer Substances 0.000 claims description 132
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 60
- 239000000758 substrate Substances 0.000 claims description 19
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 9
- 239000012535 impurity Substances 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000009413 insulation Methods 0.000 abstract 3
- 238000010276 construction Methods 0.000 abstract 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000009434 installation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＩＳトランジスタによって構成されたスタ
ティック型メモリセルに関する。
ティック型メモリセルに関する。
３−
［発明の概要］
本発明は半導体集積回路装置に用いられるスタティック
型メモリセルに於いて、単結晶シリコン基板表面に駆動
用ＭＩＳトランジスタを形成し、単結晶シリコン基板表
面上に絶縁膜を介して負荷用ＭＩＳトランジスタ及び伝
送用ＭＩＳトランジスタを形成するとともに負荷用ＭＩ
ＳトランジスタＲ１及びＲ２と伝送用ＭＩＳトランジス
タＱ３及びＱ４のチャンネル部に接する層間絶縁膜を負
荷用ＭＩＳトランジスタＲ１及びＲ２と伝送用ＭＩＳ
トランジスタＱ３及びＱ４のゲート絶縁膜よりも厚くし
不純物をほとんど含まない酸化硅素で形成し、且つ 伝
送用ＭＩＳトランジスタＱ３及びＱ４のゲート電極が半
導体薄膜上にゲート絶縁膜を介して形成することによっ
て、寄生ＭＩＳトランジスタによる誤動作がなく負荷用
ＭＩＳトランジスタ及び伝送用ＭＩＳトランジスタのリ
ーク電流の少ないスタティック型メモリセルをチップサ
イズの低減を計りながら実現したものである。
型メモリセルに於いて、単結晶シリコン基板表面に駆動
用ＭＩＳトランジスタを形成し、単結晶シリコン基板表
面上に絶縁膜を介して負荷用ＭＩＳトランジスタ及び伝
送用ＭＩＳトランジスタを形成するとともに負荷用ＭＩ
ＳトランジスタＲ１及びＲ２と伝送用ＭＩＳトランジス
タＱ３及びＱ４のチャンネル部に接する層間絶縁膜を負
荷用ＭＩＳトランジスタＲ１及びＲ２と伝送用ＭＩＳ
トランジスタＱ３及びＱ４のゲート絶縁膜よりも厚くし
不純物をほとんど含まない酸化硅素で形成し、且つ 伝
送用ＭＩＳトランジスタＱ３及びＱ４のゲート電極が半
導体薄膜上にゲート絶縁膜を介して形成することによっ
て、寄生ＭＩＳトランジスタによる誤動作がなく負荷用
ＭＩＳトランジスタ及び伝送用ＭＩＳトランジスタのリ
ーク電流の少ないスタティック型メモリセルをチップサ
イズの低減を計りながら実現したものである。
４−
［従来の技術Ｊ
従来技術によるＣＭＩＳスタティック型メモツメモリセ
ル施例の平面図及び断面図を第４図及び第５図に示す。
ル施例の平面図及び断面図を第４図及び第５図に示す。
第６図は第４図に示したＣＭＩＳスタティック型メモツ
メモリセル図である。
メモリセル図である。
２００は、Ｐ−型単結晶シリコン基板である。
２０１・２０２・２０３・２０４・２０５・２０６は、
Ｐ−型単結晶シリコン基板２００の一表面に形成された
Ｎ＋型領領域ある。２０７・２０８は、Ｐ−型単結晶シ
リコン基板２００の一表面に絶縁膜を介して形成された
１層目のＮ１型多結晶シリコン薄膜層である。２０９・
２１０は、１層目のＮ＋＋多結晶シリコン薄膜層２０７
・２Ｑ８上に絶縁膜を介して形成された２層目のＮ１型
多結晶シリコン薄膜層である。
Ｐ−型単結晶シリコン基板２００の一表面に形成された
Ｎ＋型領領域ある。２０７・２０８は、Ｐ−型単結晶シ
リコン基板２００の一表面に絶縁膜を介して形成された
１層目のＮ１型多結晶シリコン薄膜層である。２０９・
２１０は、１層目のＮ＋＋多結晶シリコン薄膜層２０７
・２Ｑ８上に絶縁膜を介して形成された２層目のＮ１型
多結晶シリコン薄膜層である。
２１３・２１６・２１７及び２１４・２１５は、２層目
のＮ＋型多結晶シリコンＷＩ膜層２０９・２１０上に絶
縁膜を介して形成された３層目のＰ１型及びＮ−型多結
晶シリコン薄膜層である。
のＮ＋型多結晶シリコンＷＩ膜層２０９・２１０上に絶
縁膜を介して形成された３層目のＰ１型及びＮ−型多結
晶シリコン薄膜層である。
２２０・２２１・２２３は、Ｎ＋型領領域２０１たは２
０２及び２０４と１層目のＮ１型多結晶シリコン薄膜層
２０７及び２０８とを電気的に接続するための埋め込み
コンタクト部である。
０２及び２０４と１層目のＮ１型多結晶シリコン薄膜層
２０７及び２０８とを電気的に接続するための埋め込み
コンタクト部である。
２２２は、Ｎ＋型領領域２０３２層目のＮ“型多結晶シ
リコン薄膜層２０９とを電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
１型多結晶シリコン薄膜層２０８または２層目のＮ＋型
型詰結晶シリコン薄膜層２０９３層目のＰ＋型多結晶シ
リコン薄膜層２１６または２１７とを電気的に接続する
ためのコンタクトホールである。２１８・２１９は、Ｎ
＋型領領域２０５たは２０６と第５図では国権していな
いが３層目のＰ１型及びＮ−型多結晶シリコン薄膜層２
１３・２１６・２１７及び２１４・２１５上に絶縁膜を
介して形成されたアルミニューム配線層２２４とを電気
的に接続するためのコンタクトホールである。
リコン薄膜層２０９とを電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
１型多結晶シリコン薄膜層２０８または２層目のＮ＋型
型詰結晶シリコン薄膜層２０９３層目のＰ＋型多結晶シ
リコン薄膜層２１６または２１７とを電気的に接続する
ためのコンタクトホールである。２１８・２１９は、Ｎ
＋型領領域２０５たは２０６と第５図では国権していな
いが３層目のＰ１型及びＮ−型多結晶シリコン薄膜層２
１３・２１６・２１７及び２１４・２１５上に絶縁膜を
介して形成されたアルミニューム配線層２２４とを電気
的に接続するためのコンタクトホールである。
２３１は、１層目のＮ＋型多結晶シリコン薄膜層２０８
をゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型型詰結晶シリコン薄膜層２１０ゲート電極とする伝
送用ＮチャンネルＭＩＳトランジスタＱ３のゲート絶縁
膜である。２３３は、１層目のＮ１型多結晶シリコン薄
膜層２０８をゲート電極とする負荷用ＰチャンネルＭＩ
ＳトランジスタＲ１のゲート絶縁膜であり、２３４は３
層目のＰ＋型及びＮ−型番結晶シリ５ン薄膜層２１３・
２１６・２１７及び２１４・２１５とアルミニューム配
線層２２４との層間絶縁膜である。
をゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型型詰結晶シリコン薄膜層２１０ゲート電極とする伝
送用ＮチャンネルＭＩＳトランジスタＱ３のゲート絶縁
膜である。２３３は、１層目のＮ１型多結晶シリコン薄
膜層２０８をゲート電極とする負荷用ＰチャンネルＭＩ
ＳトランジスタＲ１のゲート絶縁膜であり、２３４は３
層目のＰ＋型及びＮ−型番結晶シリ５ン薄膜層２１３・
２１６・２１７及び２１４・２１５とアルミニューム配
線層２２４との層間絶縁膜である。
チャンネル部がＰ−型単結晶シリコン基板２００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートはＮ＋型領領域２
０１２０３・１層目のＮ＋型型詰結晶シリコン薄膜層２
０８びＮ１型領域２０２・２０４・２層目のＮ”型多結
晶シリコン薄膜層２０９であり、伝送用ＮチャンネルＭ
ＩＳトランジスタＱ３及びＱ４のソー ７− スまたはドレイン・ドレインまたはソース・ゲートはＮ
１型領域２０３・２０５・２層目のＮ１型多結晶シリコ
ン薄膜層２１０及びＮ１型領域２０４・２０６・２層目
のＮ＋型型詰結晶シリコン薄膜層２１０ある。チャンネ
ル部が３層目のＮ−型多結晶シリコン薄膜層２１４及び
２１５に形成された負荷用ＰチャンネルＭＩＳ！−ラン
ジスタＲ１及びＲ２のソース・ドレイン・ゲートは、３
層目のＰ＋型多結晶シリコン薄膜層２１３・２１６・１
層目のＮ＋型型詰結晶シリコン薄膜層２０８び３層目の
Ｐ＋型多結晶シリコン薄膜層２１３・２１７・２層目の
Ｎ＋型型詰結晶シリコン薄膜層２０９ある。
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートはＮ＋型領領域２
０１２０３・１層目のＮ＋型型詰結晶シリコン薄膜層２
０８びＮ１型領域２０２・２０４・２層目のＮ”型多結
晶シリコン薄膜層２０９であり、伝送用ＮチャンネルＭ
ＩＳトランジスタＱ３及びＱ４のソー ７− スまたはドレイン・ドレインまたはソース・ゲートはＮ
１型領域２０３・２０５・２層目のＮ１型多結晶シリコ
ン薄膜層２１０及びＮ１型領域２０４・２０６・２層目
のＮ＋型型詰結晶シリコン薄膜層２１０ある。チャンネ
ル部が３層目のＮ−型多結晶シリコン薄膜層２１４及び
２１５に形成された負荷用ＰチャンネルＭＩＳ！−ラン
ジスタＲ１及びＲ２のソース・ドレイン・ゲートは、３
層目のＰ＋型多結晶シリコン薄膜層２１３・２１６・１
層目のＮ＋型型詰結晶シリコン薄膜層２０８び３層目の
Ｐ＋型多結晶シリコン薄膜層２１３・２１７・２層目の
Ｎ＋型型詰結晶シリコン薄膜層２０９ある。
また ■ＳＳの配線は、１層目のＮ＋型多結晶シリコン
薄膜Ｊｆｉ ：’ ｉ’ｌ ７である。ＶＤＤの配線は
、３層目のＰ＋型多結晶シリコン薄膜層２１３である。
薄膜Ｊｆｉ ：’ ｉ’ｌ ７である。ＶＤＤの配線は
、３層目のＰ＋型多結晶シリコン薄膜層２１３である。
ワード１ｌＷＬは、２層目のＮ＋型型詰結晶シリコン薄
膜層２１０ある。ビット線対ＢＬ及び／ＢＬは、コンタ
クトホール２１８及び２１９に接続されるアルミニュー
ム配線層２２４である。
膜層２１０ある。ビット線対ＢＬ及び／ＢＬは、コンタ
クトホール２１８及び２１９に接続されるアルミニュー
ム配線層２２４である。
［発明が解決しようとする課題］
ところで、スタティック型メモリセルの設計上、駆動用
Ｎチャンネル材工ＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬとＷによるＭＩ
Ｓトランジスタの能力）比を３：１以上にすると共に、
チップサイズを小さく抑えるため、駆動用Ｎチャンネル
材工ＳトランジスタＱ１及びＱ２と伝送用Ｎチャンネル
ＭＩＳトランジスタＱ３及びＱ４のトランジスタサイズ
（ＭＩＳトランジスタのＬとＷ）をできるだけ小さい寸
法にしなければならない。
Ｎチャンネル材工ＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬとＷによるＭＩ
Ｓトランジスタの能力）比を３：１以上にすると共に、
チップサイズを小さく抑えるため、駆動用Ｎチャンネル
材工ＳトランジスタＱ１及びＱ２と伝送用Ｎチャンネル
ＭＩＳトランジスタＱ３及びＱ４のトランジスタサイズ
（ＭＩＳトランジスタのＬとＷ）をできるだけ小さい寸
法にしなければならない。
そこで、従来 伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４のβをできるだけ小さくすることで駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２のβを小
さくするようにしていた。
Ｑ３及びＱ４のβをできるだけ小さくすることで駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２のβを小
さくするようにしていた。
しかし、従来技術では伝送用ＮチャンネルＭＩｓトラン
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
［課題を解決す−るための手段］
本発明の半導体集積回路装置は、チャンネル部が半導体
基板表面に形成された駆動用ＭＩＳトランジスタＱ１及
びＱ２とチャンネル部が絶縁膜上の半導体薄膜層に形成
された負荷用ＭＩＳトランジスタＲ１及びＲ２と伝送用
ＭＩＳトランジスタＱ３及びＱ４とによってスタティッ
ク型メモリセルが構成され、伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４のゲート電極が半導体薄膜上にゲート絶縁
膜を介して形成されていることを特徴とする。
基板表面に形成された駆動用ＭＩＳトランジスタＱ１及
びＱ２とチャンネル部が絶縁膜上の半導体薄膜層に形成
された負荷用ＭＩＳトランジスタＲ１及びＲ２と伝送用
ＭＩＳトランジスタＱ３及びＱ４とによってスタティッ
ク型メモリセルが構成され、伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４のゲート電極が半導体薄膜上にゲート絶縁
膜を介して形成されていることを特徴とする。
【実施例］
本発明の一実施例として、ＣＭＩＳスタティック型メモ
ツメモリセル図及び断面図を第１図及び第２図に示す。
ツメモリセル図及び断面図を第１図及び第２図に示す。
第３図は、第１図に示したＣＭＩＳスタティック型メモ
ツメモリセル図である。
ツメモリセル図である。
１００は、Ｐ−型単結晶シリコン基板である。
１０１・１０２・１０３・１０４は、Ｐ−型単結晶シリ
コン基板１００の一表面に形成されたＮ＋型領領域ある
。１０５・１０６は、Ｐ−型単結晶シリコン基板１００
の一表面に絶縁膜を介して形成された１層目のＮ１型多
結晶シリコン薄膜層である。１０７は、１層目のＮ４″
型多結晶シリコン薄膜層１０５・１０６上に絶縁膜を介
して形成された２層目のＮ“型多結晶シリコン薄膜層で
ある。１０８・１１１・１１２及び１０９・１１０は、
２層目のＮ＋型型詰結晶シリコン薄膜層１０７上絶縁膜
を介して形成された３層目のＰ＋型及びＮ−型多結晶シ
リコン薄膜層である。１１３・１１４・１１７・１１８
及び１１５・１１６は、３層目のＰ＋型及びＮ−型多結
晶シリコン薄膜層１０８・１１１・１１２及び１０９・
１１０上に絶縁膜を介して形成された４層目のＮ＋型及
びＰ−型番結晶シリコンｗｉＩＩｉ層である。１１９は
、４層目のＮ＋−ｌ １ − 型及びＰ−型多結晶シリコン薄膜層１１３・１１４・１
１７・１１８及び１１５・１１６上に絶縁膜を介して形
成された５層目のＮ１型多結晶シリコン薄膜層である。
コン基板１００の一表面に形成されたＮ＋型領領域ある
。１０５・１０６は、Ｐ−型単結晶シリコン基板１００
の一表面に絶縁膜を介して形成された１層目のＮ１型多
結晶シリコン薄膜層である。１０７は、１層目のＮ４″
型多結晶シリコン薄膜層１０５・１０６上に絶縁膜を介
して形成された２層目のＮ“型多結晶シリコン薄膜層で
ある。１０８・１１１・１１２及び１０９・１１０は、
２層目のＮ＋型型詰結晶シリコン薄膜層１０７上絶縁膜
を介して形成された３層目のＰ＋型及びＮ−型多結晶シ
リコン薄膜層である。１１３・１１４・１１７・１１８
及び１１５・１１６は、３層目のＰ＋型及びＮ−型多結
晶シリコン薄膜層１０８・１１１・１１２及び１０９・
１１０上に絶縁膜を介して形成された４層目のＮ＋型及
びＰ−型番結晶シリコンｗｉＩＩｉ層である。１１９は
、４層目のＮ＋−ｌ １ − 型及びＰ−型多結晶シリコン薄膜層１１３・１１４・１
１７・１１８及び１１５・１１６上に絶縁膜を介して形
成された５層目のＮ１型多結晶シリコン薄膜層である。
１３０・１３１は、Ｎ＋型領領域１０１たは１０２と１
Ｎ目のＮ“型多結晶シリコン薄膜層１０５とを電気的に
接続するための埋め込みコンタクト部である。１３２は
、Ｎ＋型領領域１０３２層目のＮ＋＋多結晶シリコン薄
膜層１０７とを電気的に接続するための埋め込みコンタ
クト部である。１３３は、Ｎ′″型領域１０４と１層目
のＮ１型多結晶シリコン薄膜層１０６とを電気的に接続
するための埋め込みコンタクト部である。１３４は、２
層目のＮ＋型多結晶シリコンＩ膜層１０７と３層目のＰ
＋型多結晶シリコン薄膜層１１１とを電気的に接続する
ためのコンタクトホールである。１３５は、１層目のＮ
＋型型詰結晶シリコン薄膜層１０６３層目のＰ＋型多結
晶シリコンＮ膜層１１２とを電気的に接続するためのコ
ンタクトホールである。１３６・１３７は、少 １２ なくとも一部がコンタクトホール１３４・１３５上にあ
り、３層目のＰ＋型多結晶シリコン薄膜層１１１または
１１２と４層目のＮ“型多結晶シリコン薄膜層１１３ま
たは１１４とを電気的に接続するためのコンタクトホー
ルである。
Ｎ目のＮ“型多結晶シリコン薄膜層１０５とを電気的に
接続するための埋め込みコンタクト部である。１３２は
、Ｎ＋型領領域１０３２層目のＮ＋＋多結晶シリコン薄
膜層１０７とを電気的に接続するための埋め込みコンタ
クト部である。１３３は、Ｎ′″型領域１０４と１層目
のＮ１型多結晶シリコン薄膜層１０６とを電気的に接続
するための埋め込みコンタクト部である。１３４は、２
層目のＮ＋型多結晶シリコンＩ膜層１０７と３層目のＰ
＋型多結晶シリコン薄膜層１１１とを電気的に接続する
ためのコンタクトホールである。１３５は、１層目のＮ
＋型型詰結晶シリコン薄膜層１０６３層目のＰ＋型多結
晶シリコンＮ膜層１１２とを電気的に接続するためのコ
ンタクトホールである。１３６・１３７は、少 １２ なくとも一部がコンタクトホール１３４・１３５上にあ
り、３層目のＰ＋型多結晶シリコン薄膜層１１１または
１１２と４層目のＮ“型多結晶シリコン薄膜層１１３ま
たは１１４とを電気的に接続するためのコンタクトホー
ルである。
１３８・１３９は、少なくとも一部が１層目のＮ＋型型
詰結晶シリコン薄膜層１０５たは３層目のＰ＋型多結晶
シリコン薄膜層１０８上に絶４を膜を介して形成された
４層目のＮ＋＋多結晶シリコン薄膜［１１７または１１
８と第１図では国権していないが５層目のＮ＋型型詰結
晶シリコン薄膜層１１９上絶縁膜を介して形成されたア
ルミニューム配線層１２０とを電気的に接続するための
コンタクトホールである。
詰結晶シリコン薄膜層１０５たは３層目のＰ＋型多結晶
シリコン薄膜層１０８上に絶４を膜を介して形成された
４層目のＮ＋＋多結晶シリコン薄膜［１１７または１１
８と第１図では国権していないが５層目のＮ＋型型詰結
晶シリコン薄膜層１１９上絶縁膜を介して形成されたア
ルミニューム配線層１２０とを電気的に接続するための
コンタクトホールである。
１５０は、１層目のＮ＋型型詰結晶シリコン薄膜層１０
６ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。１５１は、１層目のＮ
＋型型詰結晶シリコン薄膜層１０６ゲート電極とする負
荷用ＰチャンネルＭＩＳトランジスタＲ１のゲート絶縁
膜である。１５２は、３層目のＰ”型及びＮ−型多結晶
シリコン薄膜層１０８・１１１・１１２及び１０９・１
１０と４層目のＮ＋型及びＰ−型多結晶シリコン薄膜層
１１３・１１４・１１７・１１８及び１１５・１１６と
の層間絶縁膜であり、負荷用ＭＩＳトランジスタＲ１の
ゲート絶縁膜１５１よりも厚く尚且つほとんど不純物を
含まない酸化硅素によって形成されている。
６ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。１５１は、１層目のＮ
＋型型詰結晶シリコン薄膜層１０６ゲート電極とする負
荷用ＰチャンネルＭＩＳトランジスタＲ１のゲート絶縁
膜である。１５２は、３層目のＰ”型及びＮ−型多結晶
シリコン薄膜層１０８・１１１・１１２及び１０９・１
１０と４層目のＮ＋型及びＰ−型多結晶シリコン薄膜層
１１３・１１４・１１７・１１８及び１１５・１１６と
の層間絶縁膜であり、負荷用ＭＩＳトランジスタＲ１の
ゲート絶縁膜１５１よりも厚く尚且つほとんど不純物を
含まない酸化硅素によって形成されている。
１５３は、５Ｎ目のＮ＋型多結晶シリコン薄膜Ｍ１１９
をゲート電極とする伝送用ＮチャンネルＭＩＳトランジ
スタＱ３のゲート絶縁膜である。１５４は、５層目のＮ
１型多結晶シリコン薄膜層１１９とアルミニューム配線
Ｎ１２０との層間Ｍ縁膜である。
をゲート電極とする伝送用ＮチャンネルＭＩＳトランジ
スタＱ３のゲート絶縁膜である。１５４は、５層目のＮ
１型多結晶シリコン薄膜層１１９とアルミニューム配線
Ｎ１２０との層間Ｍ縁膜である。
チャンネル部がＰ−型単結晶シリコン基板１００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートは、Ｎ＋型領領域
１０１１０３・１層目のＮ＋型多結晶シリコン薄膜Ｊｌ
）１０６及びＮ＋型領領域１０２１０４・２層目のＮ＋
型多結晶シリコン薄膜層１０７である。チャンネル部が
３層目のＮ−型多結晶シリコン薄膜層１０９及び１１０
に形成された負荷用ＰチャンネルＭＩＳ ｌ−ランジス
タＲ１及びＲ２のソース・ドレイン・ゲートは、３層目
のＰ＋型多結晶シリコン薄膜層１０８・１１１・１層目
のＮ”型多結晶シリコン薄膜層１０６及び３層目のＰ＋
型多結晶シリコン薄膜層１０ｇ・１１２・２層目のＮ＋
＋多結晶シリコン薄膜層１０７である。
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートは、Ｎ＋型領領域
１０１１０３・１層目のＮ＋型多結晶シリコン薄膜Ｊｌ
）１０６及びＮ＋型領領域１０２１０４・２層目のＮ＋
型多結晶シリコン薄膜層１０７である。チャンネル部が
３層目のＮ−型多結晶シリコン薄膜層１０９及び１１０
に形成された負荷用ＰチャンネルＭＩＳ ｌ−ランジス
タＲ１及びＲ２のソース・ドレイン・ゲートは、３層目
のＰ＋型多結晶シリコン薄膜層１０８・１１１・１層目
のＮ”型多結晶シリコン薄膜層１０６及び３層目のＰ＋
型多結晶シリコン薄膜層１０ｇ・１１２・２層目のＮ＋
＋多結晶シリコン薄膜層１０７である。
チャンネル部が４層目のＰ−型多結晶シリコン薄膜層１
１５及び１１６に形成された伝送用ＮチャンネルＭＩＳ
ｌ−ランジスタＱ３及びＱ４のソースまたはドレイン
・ドレインまたはソース・ゲートは、４層目のＮ＋型型
詰結晶シリコン薄膜層１１３１１７・５層目のＮ＋型型
詰結晶シリコン薄膜層１１９び４層目のＮ１型多結晶シ
リコン薄膜層１１４・１１８・５層目のＮ＋型型詰結晶
シリコン薄膜層１１９ある。
１５及び１１６に形成された伝送用ＮチャンネルＭＩＳ
ｌ−ランジスタＱ３及びＱ４のソースまたはドレイン
・ドレインまたはソース・ゲートは、４層目のＮ＋型型
詰結晶シリコン薄膜層１１３１１７・５層目のＮ＋型型
詰結晶シリコン薄膜層１１９び４層目のＮ１型多結晶シ
リコン薄膜層１１４・１１８・５層目のＮ＋型型詰結晶
シリコン薄膜層１１９ある。
ｖＳＳの配線は、１層目のＮ＋＋多結晶シリコン薄膜層
１０５である。ＶＤＤの配線は、Ｖ−１５− ８Ｓの配線１０５と平行に形成されるとともに負荷用Ｐ
チャンネルＭＩＳトランジスタＲ１及びＲ２のソースと
一体形成された３層目のＰ１型多結晶シリコン薄膜層１
０８である。ワード線ＷＬの配線は、ＶＳＳの配ｔｌＡ
１０５と平行に形成されるとともに伝送用Ｎチャンネル
ＭＩＳトランジスタＱ３及びＱ４のゲート電極と一体形
成された５層目のＮ＋型型詰結晶シリコン薄膜層１１９
ある。ビット線対ＢＬ及び／ＢＬの配線は、ｖＳＳの配
線１０５及びワード線ＷＬ１１９と直交して形成される
とともにコンタクトホール１３８及び１３９に接続され
たアルミニューム配線層１２０である。
１０５である。ＶＤＤの配線は、Ｖ−１５− ８Ｓの配線１０５と平行に形成されるとともに負荷用Ｐ
チャンネルＭＩＳトランジスタＲ１及びＲ２のソースと
一体形成された３層目のＰ１型多結晶シリコン薄膜層１
０８である。ワード線ＷＬの配線は、ＶＳＳの配ｔｌＡ
１０５と平行に形成されるとともに伝送用Ｎチャンネル
ＭＩＳトランジスタＱ３及びＱ４のゲート電極と一体形
成された５層目のＮ＋型型詰結晶シリコン薄膜層１１９
ある。ビット線対ＢＬ及び／ＢＬの配線は、ｖＳＳの配
線１０５及びワード線ＷＬ１１９と直交して形成される
とともにコンタクトホール１３８及び１３９に接続され
たアルミニューム配線層１２０である。
本発明によれば、伝送用ＮチャンネルＭＩＳトランジス
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳ ト
ランジスタＱ１及びＱ２もしくは負荷用ＰチャンネルＭ
ＩＳトランジスタＲ１及びＲ２上に絶縁膜を介して形成
されｆ：４層目のＰ−型番結晶シリコンｗｍ層１１５及
び１１６に設けることによって、トランジスタの移動度
がチャンネル部をＰ−型単結晶シリコン基板１００表面
に設けられたトランジスタよりも低いのでＷの最小寸法
を使用しなくても良い。
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳ ト
ランジスタＱ１及びＱ２もしくは負荷用ＰチャンネルＭ
ＩＳトランジスタＲ１及びＲ２上に絶縁膜を介して形成
されｆ：４層目のＰ−型番結晶シリコンｗｍ層１１５及
び１１６に設けることによって、トランジスタの移動度
がチャンネル部をＰ−型単結晶シリコン基板１００表面
に設けられたトランジスタよりも低いのでＷの最小寸法
を使用しなくても良い。
また、伝送用Ｎチャンネル部工Ｓ トランジスタＱ３及
びＱ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及
びＱ２と同じＰ−型単結晶シリコン基板１００表面に設
けていないので、伝送用ＮチャンネルＭＩＳ トランジ
スタＱ３及びＱ４を設けるための面積が不要となった。
びＱ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及
びＱ２と同じＰ−型単結晶シリコン基板１００表面に設
けていないので、伝送用ＮチャンネルＭＩＳ トランジ
スタＱ３及びＱ４を設けるための面積が不要となった。
更に、負荷用Ｍ、ＩＳトランジスタＲ１及びＲ２のチャ
ンネル部１０９・１１０と伝送用ＭＩＳトランジスタＱ
３及びＱ４のチャンネル部１１５・１１６とを負荷用Ｍ
ＩＳトランジスタＲ１及びＲ２のゲート絶縁膜１５１ま
たは伝送用ＭＩＳトランジスタＱ３及びＱ４のゲート絶
縁１ｊ１５３よりも厚い層間絶縁膜１５２によって対向
させることで、ゲート電極１１９を３層目のＰ＋型及び
Ｎ−型多結晶シリコン薄膜層１０８・１１１・１１２及
び１０９・１１０上に絶縁膜を介して形成した構造より
も負荷用ＭＩＳトランジスタ及び伝送用ＭＩＳトランジ
スタのソースとドレイン間のリーク電流を少なくするこ
とができる。
ンネル部１０９・１１０と伝送用ＭＩＳトランジスタＱ
３及びＱ４のチャンネル部１１５・１１６とを負荷用Ｍ
ＩＳトランジスタＲ１及びＲ２のゲート絶縁膜１５１ま
たは伝送用ＭＩＳトランジスタＱ３及びＱ４のゲート絶
縁１ｊ１５３よりも厚い層間絶縁膜１５２によって対向
させることで、ゲート電極１１９を３層目のＰ＋型及び
Ｎ−型多結晶シリコン薄膜層１０８・１１１・１１２及
び１０９・１１０上に絶縁膜を介して形成した構造より
も負荷用ＭＩＳトランジスタ及び伝送用ＭＩＳトランジ
スタのソースとドレイン間のリーク電流を少なくするこ
とができる。
更にまた、層間絶縁膜１５２をほとんど不純物を含まな
い酸化硅素にすることによっても、負荷用ＭＩＳトラン
ジスタ及び伝送用ＭＩＳトランジスタのチャンネル部で
ある３Ｎ目のＮ−型多結晶シリコン薄膜層１０９・１１
０及び４層目のＰ−型多結晶シリコン薄膜Ｎ１１５・１
１６にＮもしくはＰ壁領域が形成されないようにするこ
とで負荷用ＭＩＳトランジスタ及び伝送用ＭＩＳトラン
ジスタのソースとドレイン間のり−ク電流を少なくする
ことができる。
い酸化硅素にすることによっても、負荷用ＭＩＳトラン
ジスタ及び伝送用ＭＩＳトランジスタのチャンネル部で
ある３Ｎ目のＮ−型多結晶シリコン薄膜層１０９・１１
０及び４層目のＰ−型多結晶シリコン薄膜Ｎ１１５・１
１６にＮもしくはＰ壁領域が形成されないようにするこ
とで負荷用ＭＩＳトランジスタ及び伝送用ＭＩＳトラン
ジスタのソースとドレイン間のり−ク電流を少なくする
ことができる。
尚 本発明は、１層目・２層目・５層目のＮ１型多結晶
シリコン薄膜層の代りにポリサイド薄膜層、３層目のＰ
１型及びＮ−型多結晶シリコン薄膜層の代りにＰ＋型及
びＮ−型単結晶シリコン薄膜層もしくはチャンネル部の
み力゛＜ Ｎ −型単結晶シリコンまたは多結晶シリコ
ン薄膜層、４層目のＮ１型及びＰ−型多結晶シリコン薄
膜層の代りにＮ＋型及びＰ−型単結晶シリコン薄膜層も
しくはチャンネル部のみがＰ−型単結晶シリコンまたは
多結晶シリコン薄膜層等、使用する半導体材料は限定さ
れず、伝送用ＭＩＳトランジスタＱ３及びＱ４としてＮ
チャンネルＭ■Ｓトランジスタを用いたが、Ｐチャンネ
ルＭＩＳ）ランシスタを用いても同様な効果が得られる
のは言うまでもない。また、層間絶縁膜を一層によって
形成したが負荷用ＭＩＳ）ランシスタ及び伝送用ＭＩＳ
トランジスタのチャンネル部に接する側の少なくとも一
部をほとんど不純物の含まない絶縁膜にすれば二層以上
で構成しても同様な効果が得られることは言うまでもな
い。
シリコン薄膜層の代りにポリサイド薄膜層、３層目のＰ
１型及びＮ−型多結晶シリコン薄膜層の代りにＰ＋型及
びＮ−型単結晶シリコン薄膜層もしくはチャンネル部の
み力゛＜ Ｎ −型単結晶シリコンまたは多結晶シリコ
ン薄膜層、４層目のＮ１型及びＰ−型多結晶シリコン薄
膜層の代りにＮ＋型及びＰ−型単結晶シリコン薄膜層も
しくはチャンネル部のみがＰ−型単結晶シリコンまたは
多結晶シリコン薄膜層等、使用する半導体材料は限定さ
れず、伝送用ＭＩＳトランジスタＱ３及びＱ４としてＮ
チャンネルＭ■Ｓトランジスタを用いたが、Ｐチャンネ
ルＭＩＳ）ランシスタを用いても同様な効果が得られる
のは言うまでもない。また、層間絶縁膜を一層によって
形成したが負荷用ＭＩＳ）ランシスタ及び伝送用ＭＩＳ
トランジスタのチャンネル部に接する側の少なくとも一
部をほとんど不純物の含まない絶縁膜にすれば二層以上
で構成しても同様な効果が得られることは言うまでもな
い。
［発明の効果］
以上述べたように、伝送用ＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＭＩＳトランジスタＱ１及びＱ２もしくは
負荷用ＭＩＳ）ランシスター １９− Ｒ１及びＲ２上に絶縁膜を介して設けることによって、
伝送用ＭＩＳトランジスタＱ３及びＱ４を形成する面積
が不要になりチップサイズの大幅な低減が実現でき、負
荷用ＭＩＳトランジスタと伝送用ＭＩＳ）ランシスタの
チャンネル部に接する層間絶縁膜をほとんど不純物の含
まないゲート絶縁膜よりも厚い絶縁膜にすることによっ
てしきい値電圧を動作上問題にならない電圧にすること
ができ、ソースとドレイン間のリーク電流を少なくする
ことができた。
Ｑ４を駆動用ＭＩＳトランジスタＱ１及びＱ２もしくは
負荷用ＭＩＳ）ランシスター １９− Ｒ１及びＲ２上に絶縁膜を介して設けることによって、
伝送用ＭＩＳトランジスタＱ３及びＱ４を形成する面積
が不要になりチップサイズの大幅な低減が実現でき、負
荷用ＭＩＳトランジスタと伝送用ＭＩＳ）ランシスタの
チャンネル部に接する層間絶縁膜をほとんど不純物の含
まないゲート絶縁膜よりも厚い絶縁膜にすることによっ
てしきい値電圧を動作上問題にならない電圧にすること
ができ、ソースとドレイン間のリーク電流を少なくする
ことができた。
更に、負荷用ＭＩＳ！−ランジスタと伝送用ＭＩＳ）ラ
ンシスタとのチャンネル部を対向させることによって、
伝送用ＭＩＳトランジスタのソース・ドレイン及びチャ
ンネル部をゲート電極によってセルファ・ラインで形成
できた。
ンシスタとのチャンネル部を対向させることによって、
伝送用ＭＩＳトランジスタのソース・ドレイン及びチャ
ンネル部をゲート電極によってセルファ・ラインで形成
できた。
第１図及び第２図は、本発明による平面図及び断面図で
ある。 第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモリセルの回−２０− 路図である。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモリ、セルの回路図である。 以上
ある。 第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモリセルの回−２０− 路図である。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモリ、セルの回路図である。 以上
Claims (1)
- 【特許請求の範囲】 １）チャンネル部が半導体基板表面に形成された駆動用
ＭＩＳトランジスタＱ１及びＱ２とチャンネル部が絶縁
膜上の半導体薄膜層に形成された負荷用ＭＩＳトランジ
スタＲ１及びＲ２と伝送用ＭＩＳトランジスタＱ３及び
Ｑ４とによってスタティック型メモリセルが構成され、
伝送用ＭＩＳトランジスタＱ３及びＱ４のゲート電極が
半導体薄膜上にゲート絶縁膜を介して形成されているこ
とを特徴とする半導体集積回路装置。 ２）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２と伝送用ＭＩＳトランジスタＱ３及びＱ４が第１導
電型のＭＩＳトランジスタであり、負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ３）請求項２記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ４）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２が第１導電型のＭＩＳトランジスタであり、伝送用
ＭＩＳトランジスタＱ３及びＱ４と負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ５）請求項４記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ６）請求項１記載の半導体基板が単結晶シリコン基板で
あり、半導体薄膜層が多結晶シリコン薄膜層であること
を特徴とする半導体集積回路装置。 ７）請求項１記載の半導体基板が単結晶シリコン基板で
あり、半導体薄膜層が単結晶シリコン薄膜層であること
を特徴とする半導体集積回路装置。 ８）請求項１記載の負荷用ＭＩＳトランジスタＲ１及び
Ｒ２または伝送用ＭＩＳトランジスタＱ３及びＱ４のチ
ャンネル部に接する少なくとも一部の層間絶縁膜は、ほ
とんど不純物を含まない酸化硅素で形成されていること
を特徴とする半導体集積回路装置。 ９）請求項１記載の負荷用ＭＩＳトランジスタＲ１及び
Ｒ２または伝送用ＭＩＳトランジスタＱ３及びＱ４のチ
ャンネル部に接する少なくとも一部の層間絶縁膜は、負
荷用ＭＩＳトランジスタＲ１及びＲ２または伝送用ＭＩ
ＳトランジスタＱ３及びＱ４のゲート絶縁膜よりも厚い
ことを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286508A JPH03148171A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
| DE69011038T DE69011038T2 (de) | 1989-11-02 | 1990-10-31 | Integrierte Halbleiterschaltung. |
| EP90120945A EP0426174B1 (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit |
| KR1019900017519A KR910010741A (ko) | 1989-11-02 | 1990-10-31 | 반도체 집적 회로 장치 |
| US07/608,144 US5162889A (en) | 1989-11-02 | 1990-11-01 | Static random access memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286508A JPH03148171A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148171A true JPH03148171A (ja) | 1991-06-24 |
Family
ID=17705319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286508A Pending JPH03148171A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148171A (ja) |
-
1989
- 1989-11-02 JP JP1286508A patent/JPH03148171A/ja active Pending
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