JPH03148168A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH03148168A JPH03148168A JP1286505A JP28650589A JPH03148168A JP H03148168 A JPH03148168 A JP H03148168A JP 1286505 A JP1286505 A JP 1286505A JP 28650589 A JP28650589 A JP 28650589A JP H03148168 A JPH03148168 A JP H03148168A
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- thin film
- silicon thin
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- mis transistors
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、MISトランジスタによって構成されたスタ
ティック型メモリセルに関する。
ティック型メモリセルに関する。
[発明の概要]
本発明は半導体集積回路装置において、単結晶シリコン
基板表面に駆動用MISトランジス夕を形成し、単結晶
シリコン基板表面上に#!i縁膜を介して負荷用MIS
トランジスタ及び伝送用MISトランジスタを形成した
スタティック型メモリセルにより、チップサイズの低減
を計ったものである。
基板表面に駆動用MISトランジス夕を形成し、単結晶
シリコン基板表面上に#!i縁膜を介して負荷用MIS
トランジスタ及び伝送用MISトランジスタを形成した
スタティック型メモリセルにより、チップサイズの低減
を計ったものである。
[従来の技術]
従来技術によるCMISスタティック型メモ型上モリセ
ル施例の平面図及び断面図を第4図及び第5図に示す。
ル施例の平面図及び断面図を第4図及び第5図に示す。
第6図は第4図に示したCMISスタティック型メモ型
上モリセル図である。
上モリセル図である。
200は、P−型単結晶シリコン基板である。
201・202・203・204・205・206は、
P−型単結晶シリコン基板200の一表面に形成された
N+型領領域ある。207・208は、P−型単結晶シ
リコン基板200の一表面に絶縁膜を介して形成された
1層目めN1型多結晶シリコン薄膜層である。209・
210は、1層目のN+型型詰結晶シリコン薄膜層20
7208上に絶縁膜を介して形成された2層目のN+型
多結晶シリコンW1m層である。
P−型単結晶シリコン基板200の一表面に形成された
N+型領領域ある。207・208は、P−型単結晶シ
リコン基板200の一表面に絶縁膜を介して形成された
1層目めN1型多結晶シリコン薄膜層である。209・
210は、1層目のN+型型詰結晶シリコン薄膜層20
7208上に絶縁膜を介して形成された2層目のN+型
多結晶シリコンW1m層である。
213・216・217及び214・215は、2層目
のN+型型詰結晶シリコン薄膜層209210上に絶縁
膜を介して形成された3層目のP+型及びN−型多結晶
シリコン薄膜層である。
のN+型型詰結晶シリコン薄膜層209210上に絶縁
膜を介して形成された3層目のP+型及びN−型多結晶
シリコン薄膜層である。
220・221・223は、N+型領領域201たは2
02及び204と1層目のN+型型詰結晶シリコン薄膜
層207び208とを電気的に接続するための埋め込み
コンタクト部である。
02及び204と1層目のN+型型詰結晶シリコン薄膜
層207び208とを電気的に接続するための埋め込み
コンタクト部である。
222は、N“型領域203と2層目のN+型型詰結晶
シリコン薄膜層209を電気的に接続するための埋め込
みコンタクト部である。211・212は、1層目のN
+型多結晶シリコン¥iIM層208または2層目のN
+型型詰結晶シリコン薄膜層2093層目のP+型多結
晶シリコン薄履層216または217とを電気的に接続
するためのコンタクトホールである。218・219は
、N+型領領域205たは206と第5図では国権して
いないが3層目のP+型及びN−型多結晶シリコン薄膜
層213・2163 − ・217及び214・215上に絶縁膜を介して形成さ
れたアルミニューム配線層224とを電気的に接続する
ためのコンタクトホールである。
シリコン薄膜層209を電気的に接続するための埋め込
みコンタクト部である。211・212は、1層目のN
+型多結晶シリコン¥iIM層208または2層目のN
+型型詰結晶シリコン薄膜層2093層目のP+型多結
晶シリコン薄履層216または217とを電気的に接続
するためのコンタクトホールである。218・219は
、N+型領領域205たは206と第5図では国権して
いないが3層目のP+型及びN−型多結晶シリコン薄膜
層213・2163 − ・217及び214・215上に絶縁膜を介して形成さ
れたアルミニューム配線層224とを電気的に接続する
ためのコンタクトホールである。
231は、1層目のN+型型詰結晶シリコン薄膜層20
8ゲート電極とする駆動用NチャンネルMISトランジ
スタQ1のゲート絶縁膜である。232は、2層目のN
+型多結晶シリコンli!膜層210をゲート電極とす
る伝送用NチャンネルMISトランジスタQ3のゲート
絶縁膜である。233は、1層目のN+型型詰結晶シリ
コン薄膜層208ゲート電極とする負荷用Pチャンネル
材工SトランジスタR1のゲート絶縁膜であり、234
は3層目のP+型及びN−型多結晶シリコン薄膜層21
3・216・217及び214・215とアルミニュー
ム配線層224との層間絶縁膜である。
8ゲート電極とする駆動用NチャンネルMISトランジ
スタQ1のゲート絶縁膜である。232は、2層目のN
+型多結晶シリコンli!膜層210をゲート電極とす
る伝送用NチャンネルMISトランジスタQ3のゲート
絶縁膜である。233は、1層目のN+型型詰結晶シリ
コン薄膜層208ゲート電極とする負荷用Pチャンネル
材工SトランジスタR1のゲート絶縁膜であり、234
は3層目のP+型及びN−型多結晶シリコン薄膜層21
3・216・217及び214・215とアルミニュー
ム配線層224との層間絶縁膜である。
チャンネル部がP−型単結晶シリコン基板200表面に
形成された駆動用NチャンネルMISトランジスタQ1
及びQ2のソース・ドレイ 4− ン・ゲートはN“型領域201・203・1層目のN+
型型詰結晶シリコン薄膜層208びN1型領域202・
204・2層目のN+型型詰結晶シリコン薄膜層209
あり、伝送用NチャンネルMISトランジスタQ3及び
Q4のソースまたはドレイン・ドレインまたはソース・
ゲートはN+型領領域203205・2層目のN+型型
詰結晶シリコン薄膜層210びN+型領領域20420
6・2層目のN+型型詰結晶シリコン薄膜層210ある
。チャンネル部が3層目のN′″型多結晶シリコン薄膜
層214及び2工5に形成された負荷用Pチャンネル材
工SトランジスタR1及びR2のソース・ドレイン・ゲ
ートは、3層目のP1型多結晶シリコン薄膜層213・
216・1層目のN+型型詰結晶シリコン薄膜層20g
び3層目のP+型多結晶シリコン薄膜層213・217
・2層目のN1型多結晶シリコン薄膜層209である。
形成された駆動用NチャンネルMISトランジスタQ1
及びQ2のソース・ドレイ 4− ン・ゲートはN“型領域201・203・1層目のN+
型型詰結晶シリコン薄膜層208びN1型領域202・
204・2層目のN+型型詰結晶シリコン薄膜層209
あり、伝送用NチャンネルMISトランジスタQ3及び
Q4のソースまたはドレイン・ドレインまたはソース・
ゲートはN+型領領域203205・2層目のN+型型
詰結晶シリコン薄膜層210びN+型領領域20420
6・2層目のN+型型詰結晶シリコン薄膜層210ある
。チャンネル部が3層目のN′″型多結晶シリコン薄膜
層214及び2工5に形成された負荷用Pチャンネル材
工SトランジスタR1及びR2のソース・ドレイン・ゲ
ートは、3層目のP1型多結晶シリコン薄膜層213・
216・1層目のN+型型詰結晶シリコン薄膜層20g
び3層目のP+型多結晶シリコン薄膜層213・217
・2層目のN1型多結晶シリコン薄膜層209である。
また ■SSの配線は、1層目のN+型多結晶シリコン
再膜層207である。VDDの配線は、3層目のP+型
多結晶シリコン薄膜層213である。ワード線WLは、
2層目のN+型型詰結晶シリコン薄膜層210ある。ビ
ット線対BL及び/BLは、コンタクトホール218及
び219に接続されるアルミニューム配線層224であ
る。
再膜層207である。VDDの配線は、3層目のP+型
多結晶シリコン薄膜層213である。ワード線WLは、
2層目のN+型型詰結晶シリコン薄膜層210ある。ビ
ット線対BL及び/BLは、コンタクトホール218及
び219に接続されるアルミニューム配線層224であ
る。
[発明が解決しようとする課題]
ところで、スタティック型メモリセルの設計上、駆動用
NチャンネルMISトランジスタQ1及びQ2と伝送用
NチャンネルMISトランジスタQ3及びQ4とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ(MISトランジスタのL21:Wによる
MISトランジスタの能力)比を3=1以上にすると共
に、チップサイズを小さく抑えるため、駆動用Nチャン
ネルMISトランジスタQ1及びQ2と伝送用Nチャン
ネルMISトランジスタQ3及びQ4のトランジスタサ
イズ(MISトランジスタのLとW〉をできるだけ小さ
い寸法にしなければならない。
NチャンネルMISトランジスタQ1及びQ2と伝送用
NチャンネルMISトランジスタQ3及びQ4とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ(MISトランジスタのL21:Wによる
MISトランジスタの能力)比を3=1以上にすると共
に、チップサイズを小さく抑えるため、駆動用Nチャン
ネルMISトランジスタQ1及びQ2と伝送用Nチャン
ネルMISトランジスタQ3及びQ4のトランジスタサ
イズ(MISトランジスタのLとW〉をできるだけ小さ
い寸法にしなければならない。
7−
そこで、従来 伝送用NチャンネルMISトランジスタ
Q3及びQ4のβをできるだけ小さくすることで駆動用
NチャンネルMISトランジスタQ1及びQ2のβを小
さくするようにしていた。
Q3及びQ4のβをできるだけ小さくすることで駆動用
NチャンネルMISトランジスタQ1及びQ2のβを小
さくするようにしていた。
しかし、従来技術では伝送用NチャンネルMIsトラン
ジスタQ3及びQ4のβがWの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
ジスタQ3及びQ4のβがWの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
[課題を解決するための手段]
本発明の半導体集積回路装置は、チャンネル部が単結晶
シリコン基板表面に形成された駆動用MISトランジス
タQ1及びQ2と、チャンネル部が絶縁膜上の単結晶シ
リコン薄膜または多結晶シリコン薄膜に形成された負荷
用MISトランジスタR1及びR2と伝送用MISトラ
ンジスタQ3及びQ4とによってスタティック型メモリ
セルが構成されていることを特徴とする。
シリコン基板表面に形成された駆動用MISトランジス
タQ1及びQ2と、チャンネル部が絶縁膜上の単結晶シ
リコン薄膜または多結晶シリコン薄膜に形成された負荷
用MISトランジスタR1及びR2と伝送用MISトラ
ンジスタQ3及びQ4とによってスタティック型メモリ
セルが構成されていることを特徴とする。
[実施例]
8−
本発明の一実施例として、CM Sスタティック型メ
モリセルの平面図及び断面図を第1図及び第2図に示す
。第3図は、第1図に示したCMISスタティック型メ
モツメモリセル図である。
モリセルの平面図及び断面図を第1図及び第2図に示す
。第3図は、第1図に示したCMISスタティック型メ
モツメモリセル図である。
100は、P−型単結晶シリコン基板である。
101・102・103・104は、P−型単結晶シリ
コン基板100の一表面に形成されたN+型領領域ある
。105・106は、P−型単結晶シリコン基板100
の一表面に絶縁膜を介して形成された1層目のN+型型
詰結晶シリコン薄膜層ある。107は、1層目のN+型
型箱結晶シリコン薄膜層105106上に絶縁膜を介し
て形成された2層目のN+型型詰結晶シリコン薄膜層あ
る。108・111・112及び109・110は、2
層目のN+型型詰結晶シリコン薄膜層107上絶縁膜を
介して形成された3層目のP+型及びN−型多結晶シリ
コン薄膜層である。113は、3層目のP+型及びN−
型多結晶シリコン薄膜層108・111・112及び1
09・110上に絶縁膜を介して形成された4層目のN
+型型詰結晶シリコン薄膜層ある。114・115・1
18・119及び116・117は、4層目のN+型型
詰結晶シリコン薄膜層113上絶縁膜を介して形成され
た5層目のN+型及びP−型多結晶シリコン薄膜層であ
る。130・131は、N+型領領域101たは102
と1層目のN+型型箱結晶シリコン薄膜層105を電気
的に接続するための埋め込みコンタクト部である。13
2は、N1型領域103と2層目のN++多結晶シリコ
ン薄膜層107とを電気的に接続するための埋め込みコ
ンタクト部である。133は、N+型領領域1041層
目のN+型型詰結晶シリコン薄膜層106を電気的に接
続するための埋め込みコンタクト部である。134は、
2層目のN1型多結晶シリコン薄膜層107と3層目の
P+型多結晶シリコン薄膜層111とを電気的に接続す
るためのコンタクトホールである。135は、1層目の
N+型多結晶シリコン薄膜層1O6と3層目のP+型多
結晶シリコン薄膜層112とを電気的に接続するための
コンタクトホールである。136・137は、少なくと
も一部がコンタクトホール134・135上にあり、3
層目のP+型多結晶シリコンWt膜層111または11
2と5層目のN+型型詰結晶シリコン薄膜層114たは
115とを電気的に接続するためのコンタクトホールで
ある。138・139は、少なくとも一部が1層目のN
1型多結晶シリコン薄膜層105または3層目のP+型
多結晶シリコン薄膜層108上に絶縁膜を介して形成さ
れた5層目のN+型型詰結晶シリコン薄膜層118たは
119と第1図では国権していないが5層目のN◆型及
びP−型多結晶シリコン薄膜層114・115・118
・119及び116・117上に絶縁膜を介して形成さ
れたアルミニューム配線層120とを電気的に接続する
ためのコンタクトホールである。
コン基板100の一表面に形成されたN+型領領域ある
。105・106は、P−型単結晶シリコン基板100
の一表面に絶縁膜を介して形成された1層目のN+型型
詰結晶シリコン薄膜層ある。107は、1層目のN+型
型箱結晶シリコン薄膜層105106上に絶縁膜を介し
て形成された2層目のN+型型詰結晶シリコン薄膜層あ
る。108・111・112及び109・110は、2
層目のN+型型詰結晶シリコン薄膜層107上絶縁膜を
介して形成された3層目のP+型及びN−型多結晶シリ
コン薄膜層である。113は、3層目のP+型及びN−
型多結晶シリコン薄膜層108・111・112及び1
09・110上に絶縁膜を介して形成された4層目のN
+型型詰結晶シリコン薄膜層ある。114・115・1
18・119及び116・117は、4層目のN+型型
詰結晶シリコン薄膜層113上絶縁膜を介して形成され
た5層目のN+型及びP−型多結晶シリコン薄膜層であ
る。130・131は、N+型領領域101たは102
と1層目のN+型型箱結晶シリコン薄膜層105を電気
的に接続するための埋め込みコンタクト部である。13
2は、N1型領域103と2層目のN++多結晶シリコ
ン薄膜層107とを電気的に接続するための埋め込みコ
ンタクト部である。133は、N+型領領域1041層
目のN+型型詰結晶シリコン薄膜層106を電気的に接
続するための埋め込みコンタクト部である。134は、
2層目のN1型多結晶シリコン薄膜層107と3層目の
P+型多結晶シリコン薄膜層111とを電気的に接続す
るためのコンタクトホールである。135は、1層目の
N+型多結晶シリコン薄膜層1O6と3層目のP+型多
結晶シリコン薄膜層112とを電気的に接続するための
コンタクトホールである。136・137は、少なくと
も一部がコンタクトホール134・135上にあり、3
層目のP+型多結晶シリコンWt膜層111または11
2と5層目のN+型型詰結晶シリコン薄膜層114たは
115とを電気的に接続するためのコンタクトホールで
ある。138・139は、少なくとも一部が1層目のN
1型多結晶シリコン薄膜層105または3層目のP+型
多結晶シリコン薄膜層108上に絶縁膜を介して形成さ
れた5層目のN+型型詰結晶シリコン薄膜層118たは
119と第1図では国権していないが5層目のN◆型及
びP−型多結晶シリコン薄膜層114・115・118
・119及び116・117上に絶縁膜を介して形成さ
れたアルミニューム配線層120とを電気的に接続する
ためのコンタクトホールである。
150は、1層目のN+型型詰結晶シリコン薄膜層10
6ゲート電極とする駆動用Nチャン−11− ネルMISトランジスタQ1のゲート絶縁膜である。1
51は、1層目のN+型型詰結晶シリコン薄膜層106
ゲート電極とする負荷用PチャンネルMISトランジス
タR1のゲート絶縁膜である。152は、3層目のP+
型及びN−型多結晶シリコン薄膜層108・111・1
12及び119・110と4層目のN+型型詰結晶シリ
コン薄膜層113の眉間絶縁膜である。153は、4層
目のN+型型詰結晶シリコン薄膜層113ゲート電極と
する伝送用NチャンネルMISトランジスタQ3のゲー
ト絶縁膜である。
6ゲート電極とする駆動用Nチャン−11− ネルMISトランジスタQ1のゲート絶縁膜である。1
51は、1層目のN+型型詰結晶シリコン薄膜層106
ゲート電極とする負荷用PチャンネルMISトランジス
タR1のゲート絶縁膜である。152は、3層目のP+
型及びN−型多結晶シリコン薄膜層108・111・1
12及び119・110と4層目のN+型型詰結晶シリ
コン薄膜層113の眉間絶縁膜である。153は、4層
目のN+型型詰結晶シリコン薄膜層113ゲート電極と
する伝送用NチャンネルMISトランジスタQ3のゲー
ト絶縁膜である。
154は、5層目のN+型及びP−型多結晶シリコン薄
膜層114・115・118・119及び116・11
7とアルミニューム配線層120との層間絶縁膜である
。
膜層114・115・118・119及び116・11
7とアルミニューム配線層120との層間絶縁膜である
。
チャンネル部がP−型単結晶シリコン基板100表面に
形成された駆動用NチャンネルMISトランジスタQ1
及びQ2のソース・ドレイン・ゲートは、N+型領領域
101103・1層目のN+型型詰結晶シリコン薄膜層
106び−12− N+型領領域102104・2層目のN十型多結晶シリ
コン薄膜層107である。チャンネル部が3層目のN−
型多結晶シリコン薄膜層109及び110に形成された
負荷用PチャンネルMISトランジスタR1及びR2の
ソース・ドレイン・ゲートは、3層目のP+型多結晶シ
リコン薄膜層108・111・1層目のN+型型詰結晶
シリコン薄膜層106び3層目のP+型多結晶シリコン
薄膜層108・112・2層目のN+型多結晶シリコン
WtJII層107である。
形成された駆動用NチャンネルMISトランジスタQ1
及びQ2のソース・ドレイン・ゲートは、N+型領領域
101103・1層目のN+型型詰結晶シリコン薄膜層
106び−12− N+型領領域102104・2層目のN十型多結晶シリ
コン薄膜層107である。チャンネル部が3層目のN−
型多結晶シリコン薄膜層109及び110に形成された
負荷用PチャンネルMISトランジスタR1及びR2の
ソース・ドレイン・ゲートは、3層目のP+型多結晶シ
リコン薄膜層108・111・1層目のN+型型詰結晶
シリコン薄膜層106び3層目のP+型多結晶シリコン
薄膜層108・112・2層目のN+型多結晶シリコン
WtJII層107である。
チャンネル部が5層目のP−型多結晶シリコン薄膜層1
16及び117に形成された伝送用NチャンネルMIS
トランジスタQ3及びQ4のソースまたはドレイン・ド
レインまたはソース・ゲートは、5層目のN+型型箱結
晶シリコン薄膜層114°118・4層目のN+型型詰
結晶シリコン薄膜層113び5層目のN+型多結晶シリ
コン薄膜M115・119・4層目のN+型型詰結晶シ
リコン薄膜層113ある。
16及び117に形成された伝送用NチャンネルMIS
トランジスタQ3及びQ4のソースまたはドレイン・ド
レインまたはソース・ゲートは、5層目のN+型型箱結
晶シリコン薄膜層114°118・4層目のN+型型詰
結晶シリコン薄膜層113び5層目のN+型多結晶シリ
コン薄膜M115・119・4層目のN+型型詰結晶シ
リコン薄膜層113ある。
また vSSの配線は、1層目のN+型型詰結晶シリコ
ン薄膜層105ある。VDDの配線は、vSSの配線1
05と平行に形成されるとともに負荷用PチャンネルM
ISトランジスタR1及びR2のソースと一体形成され
た3層目のP+型多結晶シリコン薄膜層10gである。
ン薄膜層105ある。VDDの配線は、vSSの配線1
05と平行に形成されるとともに負荷用PチャンネルM
ISトランジスタR1及びR2のソースと一体形成され
た3層目のP+型多結晶シリコン薄膜層10gである。
+7一トmWL(7)配Mi;i、VS Sノ配#fl
O5ト平行に形成されるとともに伝送用Nチャンネル
MISトランジスタQ3及びQ4のゲート電極と一体形
成された4N目のN+型型詰結晶シリコン薄膜層113
ある。ビット線対BL及び/BLの配線は、vSSの配
線105及びワード111WL 113と直交して形成
されるとともにコンタクトホール138及び139に接
続されたアルミニューム配線層120である。
O5ト平行に形成されるとともに伝送用Nチャンネル
MISトランジスタQ3及びQ4のゲート電極と一体形
成された4N目のN+型型詰結晶シリコン薄膜層113
ある。ビット線対BL及び/BLの配線は、vSSの配
線105及びワード111WL 113と直交して形成
されるとともにコンタクトホール138及び139に接
続されたアルミニューム配線層120である。
本発明によれば、伝送用NチャンネルMISトランジス
タQ3及びQ4のチャンネル部をP−型単結晶シリコン
基板100表面に設けず駆動用NチャンネルMISトラ
ンジスタQ1及びQ2もしくは負荷用PチャンネルMI
SトランジスタR1及びR2上に絶縁膜を介して形成さ
れた5層目のP−型多結晶シリコン薄膜層116及び1
17に設けることによって、トランジスタの移動度がチ
ャンネル部をP−型単結晶シリコン基板100表面に設
けられたトランジスタよりも低いのでWの最小寸法を使
用しなくても良い。
タQ3及びQ4のチャンネル部をP−型単結晶シリコン
基板100表面に設けず駆動用NチャンネルMISトラ
ンジスタQ1及びQ2もしくは負荷用PチャンネルMI
SトランジスタR1及びR2上に絶縁膜を介して形成さ
れた5層目のP−型多結晶シリコン薄膜層116及び1
17に設けることによって、トランジスタの移動度がチ
ャンネル部をP−型単結晶シリコン基板100表面に設
けられたトランジスタよりも低いのでWの最小寸法を使
用しなくても良い。
更に、伝送用NチャンネルMISトランジスタQ3及び
Q4を駆動用NチャンネルMISトランジスタQ1及び
Q2と同じP−型単結晶シリコン基板100表面に設け
ないので、伝送用NチャンネルMISI−ランジスタQ
3及びQ4を設けるための面積が不要となった。
Q4を駆動用NチャンネルMISトランジスタQ1及び
Q2と同じP−型単結晶シリコン基板100表面に設け
ないので、伝送用NチャンネルMISI−ランジスタQ
3及びQ4を設けるための面積が不要となった。
尚 本発明は、1層目・2層目・4層目のN1型多結晶
シリコン薄鹿層の代りにポリサイドWtH層、3層目の
P+型及びN−型多結晶シリコン薄膜層の代りにP“型
及びN−型単結晶シリコン薄膜層もしくはチャンネル部
のみがN−型単結晶シリコンまたは多結晶シリコン薄膜
層、5層目のN+型及びP−型多結晶シリコン薄膜層の
代りにN+型及びP−型単結晶シリコン薄膜層もしくは
チャンネル部のみがP−型単結晶シリコンまたは多結晶
シリコン薄膜層等、使用する半導体材料は限定されない
ことは言うまでもない。
シリコン薄鹿層の代りにポリサイドWtH層、3層目の
P+型及びN−型多結晶シリコン薄膜層の代りにP“型
及びN−型単結晶シリコン薄膜層もしくはチャンネル部
のみがN−型単結晶シリコンまたは多結晶シリコン薄膜
層、5層目のN+型及びP−型多結晶シリコン薄膜層の
代りにN+型及びP−型単結晶シリコン薄膜層もしくは
チャンネル部のみがP−型単結晶シリコンまたは多結晶
シリコン薄膜層等、使用する半導体材料は限定されない
ことは言うまでもない。
また、伝送用MISトランジスタQ3及びQ4としてN
チャンネルMISトランジスタを用いたが、Pチャンネ
ルMISトランジスタを用いても同様な効果が得られる
のは言うまでもない。
チャンネルMISトランジスタを用いたが、Pチャンネ
ルMISトランジスタを用いても同様な効果が得られる
のは言うまでもない。
[発明の効果]
以上述べたように、伝送用MISトランジスタQ3及び
Q4を駆動用MISトランジスタQ1及びQ2もしくは
負荷用MISトランジスタR1及びR2上に絶縁膜を介
して設けることによって、伝送用MISトランジスタQ
3及びQ4を形成する面積が不要になりチップサイズの
大幅な低減が実現できた。
Q4を駆動用MISトランジスタQ1及びQ2もしくは
負荷用MISトランジスタR1及びR2上に絶縁膜を介
して設けることによって、伝送用MISトランジスタQ
3及びQ4を形成する面積が不要になりチップサイズの
大幅な低減が実現できた。
第1図及び第2図は、本発明による平面図及び断面図で
ある。 −15− 第3図は、第1図及び第2図に示した本発明によるCM
ISスタティック型メモリセルの回路図である。 第4図及び第5図は、従来技術による平面図及び断面図
である。 第6図は、第4図及び第5図に示した従来技術によるC
MISスタティック型メモリセルの回路図である。 以上
ある。 −15− 第3図は、第1図及び第2図に示した本発明によるCM
ISスタティック型メモリセルの回路図である。 第4図及び第5図は、従来技術による平面図及び断面図
である。 第6図は、第4図及び第5図に示した従来技術によるC
MISスタティック型メモリセルの回路図である。 以上
Claims (1)
- 【特許請求の範囲】 1)チャンネル部が単結晶シリコン基板表面に形成され
た駆動用MISトランジスタQ1及びQ2と、チャンネ
ル部が絶縁膜上の単結晶シリコン薄膜または多結晶シリ
コン薄膜に形成された負荷用MISトランジスタR1及
びR2と伝送用MISトランジスタQ3及びQ4とによ
ってスタティック型メモリセルが構成されていることを
特徴とする半導体集積回路装置。 2)請求項1記載の駆動用MISトランジスタQ1及び
Q2と伝送用MISトランジスタQ3及びQ4が第1導
電型のMISトランジスタであり、負荷用MISトラン
ジスタR1及びR2が前記第1導電型とは異なる第2導
電型のMISトランジスタであることを特徴とする半導
体集積回路装置。 3)請求項2記載の第1導電型がN型であり、第2導電
型がP型であることを特徴とする半導体集積回路装置。 4)請求項1記載の駆動用MISトランジスタQ1及び
Q2が第1導電型のMISトランジスタであり、伝送用
MISトランジスタQ3及びQ4と負荷用MISトラン
ジスタR1及びR2が前記第1導電型とは異なる第2導
電型のMISトランジスタであることを特徴とする半導
体集積回路装置。 5)請求項4記載の第1導電型がN型であり、第2導電
型がP型であることを特徴とする半導体集積回路装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1286505A JPH03148168A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
DE69011038T DE69011038T2 (de) | 1989-11-02 | 1990-10-31 | Integrierte Halbleiterschaltung. |
EP90120945A EP0426174B1 (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit |
KR1019900017519A KR910010741A (ko) | 1989-11-02 | 1990-10-31 | 반도체 집적 회로 장치 |
US07/608,144 US5162889A (en) | 1989-11-02 | 1990-11-01 | Static random access memory cell |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1286505A JPH03148168A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03148168A true JPH03148168A (ja) | 1991-06-24 |
Family
ID=17705280
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1286505A Pending JPH03148168A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03148168A (ja) |
-
1989
- 1989-11-02 JP JP1286505A patent/JPH03148168A/ja active Pending
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