JPH03148169A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03148169A JPH03148169A JP1286506A JP28650689A JPH03148169A JP H03148169 A JPH03148169 A JP H03148169A JP 1286506 A JP1286506 A JP 1286506A JP 28650689 A JP28650689 A JP 28650689A JP H03148169 A JPH03148169 A JP H03148169A
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- thin film
- silicon thin
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- polycrystalline silicon
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＭＩＳトランジスタによって構成されたスタ
ティック型メモリセルに関する。
ティック型メモリセルに関する。
［！明の概要Ｊ
本発明は半導体集積回路装置において、単結晶シリコン
基板表面に駆動用ＭＩＳトランジスタを形成し、単結晶
シリコン基板表面上に絶縁膜を介して負荷用ＭＩＳトラ
ンジスタ及び伝送用ＭＩＳトランジスタを形成したスタ
ティック型メモリセルにより、チップサイズの低減を計
ったものである。
基板表面に駆動用ＭＩＳトランジスタを形成し、単結晶
シリコン基板表面上に絶縁膜を介して負荷用ＭＩＳトラ
ンジスタ及び伝送用ＭＩＳトランジスタを形成したスタ
ティック型メモリセルにより、チップサイズの低減を計
ったものである。
［従来の技術］
従来技術によるＣＭＩＳスタティック型メモ型上モリセ
ル施例の平面図及び断面図を第４図及び第５図に示す。
ル施例の平面図及び断面図を第４図及び第５図に示す。
第６図は第４図に示したＣＭＩＳスタティック型メモ型
上モリセル図である。
上モリセル図である。
２００は、Ｐ−型単結晶シリコン基板である。
２０１・２０２・２０３・２０４・２０５・２０６は、
Ｐ−型単結晶シリコン基板２００の一 ３− 表面に形成されたＮ＋型領領域ある。２０７・２０８は
、Ｐ−型単結晶シリコン基板２００の一表面に絶縁膜を
介して形成された１層目のＮ１型多結晶シリコン薄膜層
である。２０９・２１０は、１層目のＮ＋型型詰結晶シ
リコン薄膜層２０７２０８上に絶縁膜を介して形成され
た２層目のＮ＋型型詰結晶シリコン薄膜層ある。
Ｐ−型単結晶シリコン基板２００の一 ３− 表面に形成されたＮ＋型領領域ある。２０７・２０８は
、Ｐ−型単結晶シリコン基板２００の一表面に絶縁膜を
介して形成された１層目のＮ１型多結晶シリコン薄膜層
である。２０９・２１０は、１層目のＮ＋型型詰結晶シ
リコン薄膜層２０７２０８上に絶縁膜を介して形成され
た２層目のＮ＋型型詰結晶シリコン薄膜層ある。
２１３・２１６・２１７及び２１４・２１５は、２層目
のＮ１型多結晶シリコンｉ膜層２０９・２１０上に絶縁
膜を介して形成された３Ｎ目のＰ＋型及びＮ−型番結晶
シリコンＷｉ膜層である。
のＮ１型多結晶シリコンｉ膜層２０９・２１０上に絶縁
膜を介して形成された３Ｎ目のＰ＋型及びＮ−型番結晶
シリコンＷｉ膜層である。
２２０・２２１・２２３は、Ｎ＋型領領域２０１たは２
０２及び２０４と１層目のＮ＋型型詰結晶シリコン薄膜
層２０７び２０８とを電気的に接続するための埋め込み
コンタクト部である。
０２及び２０４と１層目のＮ＋型型詰結晶シリコン薄膜
層２０７び２０８とを電気的に接続するための埋め込み
コンタクト部である。
２２２は、Ｎ＋型領領域２０３２層目のＮ＋型型詰結晶
シリコン薄膜層２０９を電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
１型多結晶シリコン薄膜層２０８または２層目のＮ＋型
型詰結晶シリコン薄膜層２０９３層目のＰ＋型多結晶シ
リコン￥Ｎ膜層２１６または２１７とを電気的に接続す
るためのコンタクトホールである。２１８・２１９は、
Ｎ＋型領領域２０５たは２０６と第５図では国権してい
ないが３層目のＰ＋型及びＮ−型番結晶シリコンＴｉｔ
膜層２１３・２１６・２１７及び２１４・２１５上に絶
縁膜を介して形成されたアルミニューム配線層２２４と
を電気的に接続するためのコンタクトホールである。
シリコン薄膜層２０９を電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
１型多結晶シリコン薄膜層２０８または２層目のＮ＋型
型詰結晶シリコン薄膜層２０９３層目のＰ＋型多結晶シ
リコン￥Ｎ膜層２１６または２１７とを電気的に接続す
るためのコンタクトホールである。２１８・２１９は、
Ｎ＋型領領域２０５たは２０６と第５図では国権してい
ないが３層目のＰ＋型及びＮ−型番結晶シリコンＴｉｔ
膜層２１３・２１６・２１７及び２１４・２１５上に絶
縁膜を介して形成されたアルミニューム配線層２２４と
を電気的に接続するためのコンタクトホールである。
２３１は、１層目のＮ＋＋多結晶シリコン薄膜層２０８
をゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型多結晶シリコンＷＩ膜層２１０をゲート電極とする
伝送用ＮチャンネルＭＩＳトランジスタＱ３のゲート絶
縁膜である。２３３は、１層目のＮ１型多結晶シリコン
ＷｉＩＡ層２０８をゲート電極とする負荷用Ｐチャンネ
ルＭＩＳ トランジスタＲ１のゲート絶縁膜であり、２
３４は３層目のＰ１型及ｒｙＮ−型多結晶シリコンＮ膜
層２１３・２１１５・２１７及び２１４・２１５とアル
ミニューム配線層２２４との層間絶縁膜である。
をゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型多結晶シリコンＷＩ膜層２１０をゲート電極とする
伝送用ＮチャンネルＭＩＳトランジスタＱ３のゲート絶
縁膜である。２３３は、１層目のＮ１型多結晶シリコン
ＷｉＩＡ層２０８をゲート電極とする負荷用Ｐチャンネ
ルＭＩＳ トランジスタＲ１のゲート絶縁膜であり、２
３４は３層目のＰ１型及ｒｙＮ−型多結晶シリコンＮ膜
層２１３・２１１５・２１７及び２１４・２１５とアル
ミニューム配線層２２４との層間絶縁膜である。
チャンネル部がＰ−型単結晶シリコン基板２００表面に
形成された駈動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートはＮ＋型領領域２
０１２０３・１層目のＮ“型多結晶シリコン薄膜層２０
８及びＮ“型領域２０２・２０４・２層目のＮ＋型型詰
結晶シリコン薄膜層２０９あり、伝送用ＮチャンネルＭ
ＩＳトランジスタＱ３及びＱ４のソースまたはドレイン
・ドレインまたはソース・ゲートはＮ＋型領領域２０３
２０５・２層目のＮ＋型型詰結晶シリコン薄膜層２１０
びＮ＋型領領域２０４２０６・２Ｊ！！目のＮ＋型型詰
結晶シリコン薄膜層２１０ある。チャンネル部が３層目
のＮ−型多結晶シリコン薄膜層２１４及び２１５に形成
された負荷用ＰチャンネルＭＩＳトランジスタＲ１及び
Ｒ２のソース・ドレイン・ゲートは、３層目のＰ＋型多
結晶シリコン薄膜層２１３・２１６・１層目のＮ＋型型
詰結晶シリコン薄膜層２０８び３層目のＰ＋型多結晶シ
リコン薄膜層２１３・２１７・２層目のＮ＋＋多結晶シ
リコン薄膜層２０９である。
形成された駈動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートはＮ＋型領領域２
０１２０３・１層目のＮ“型多結晶シリコン薄膜層２０
８及びＮ“型領域２０２・２０４・２層目のＮ＋型型詰
結晶シリコン薄膜層２０９あり、伝送用ＮチャンネルＭ
ＩＳトランジスタＱ３及びＱ４のソースまたはドレイン
・ドレインまたはソース・ゲートはＮ＋型領領域２０３
２０５・２層目のＮ＋型型詰結晶シリコン薄膜層２１０
びＮ＋型領領域２０４２０６・２Ｊ！！目のＮ＋型型詰
結晶シリコン薄膜層２１０ある。チャンネル部が３層目
のＮ−型多結晶シリコン薄膜層２１４及び２１５に形成
された負荷用ＰチャンネルＭＩＳトランジスタＲ１及び
Ｒ２のソース・ドレイン・ゲートは、３層目のＰ＋型多
結晶シリコン薄膜層２１３・２１６・１層目のＮ＋型型
詰結晶シリコン薄膜層２０８び３層目のＰ＋型多結晶シ
リコン薄膜層２１３・２１７・２層目のＮ＋＋多結晶シ
リコン薄膜層２０９である。
また ＶＳＳの配線は、１層目のＮ＋＋多結晶シリコン
薄膜層２０７である。ＶＤＤの配線は、３層目のＰ＋型
多結晶シリコン薄膜層２１３である。ワード線ＷＬは、
２層目のＮ＋＋多結晶シリコン薄膜層２１０である。ビ
ット線対ＢＬ及び／ＢＬは、コンタクトホール２１８及
び２１９に接続されるアルミニューム配線層２２４であ
る。
薄膜層２０７である。ＶＤＤの配線は、３層目のＰ＋型
多結晶シリコン薄膜層２１３である。ワード線ＷＬは、
２層目のＮ＋＋多結晶シリコン薄膜層２１０である。ビ
ット線対ＢＬ及び／ＢＬは、コンタクトホール２１８及
び２１９に接続されるアルミニューム配線層２２４であ
る。
［発明が解決しようとする課題］
ところで、スタティック型メモリセルの設計上、駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬとＷによるＭＩ
Ｓトランジスタの能力）比を３：１以上にする − と共に、チップサイズを小さく抑えるため、駆動用Ｎチ
ャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用Ｎチ
ャンネルＭＩＳ トランジスタＱ３及びＱ４のトランジ
スタサイズ（ＭＩＳトランジスタのＬとＷ）をできるだ
け小さい寸法にしなければならない。
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬとＷによるＭＩ
Ｓトランジスタの能力）比を３：１以上にする − と共に、チップサイズを小さく抑えるため、駆動用Ｎチ
ャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用Ｎチ
ャンネルＭＩＳ トランジスタＱ３及びＱ４のトランジ
スタサイズ（ＭＩＳトランジスタのＬとＷ）をできるだ
け小さい寸法にしなければならない。
そこで、従来 伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４のβをできるだけ小さくすることで駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２のβを小
さくするようにしていた。
Ｑ３及びＱ４のβをできるだけ小さくすることで駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２のβを小
さくするようにしていた。
しかし、従来技術では伝送用ＮチャンネルＭＩｓトラン
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
［課題を解決するための手Ｆｊ１
本発明の半導体集積回路装置は、チャンネル部が単結晶
シリコン基板表面に形成された駆動用ＭＩＳトランジス
タＱ１及びＱ２と、チャンネル部が絶縁膜上の単結晶シ
リコン＊ｇまたは ８− 多結晶シリコン薄膜に形成された負荷用ＭＩＳトランジ
スタＲ１及びＲ２と伝送用ＭＩＳトランジスタＱ３及び
Ｑ４とによってスタティック型メモリセルが構成され、
伝送用ＭＩＳトランジスタＱ３及びＱ４は負荷用Ｍ、ｌ
５ｌ−ランジスタＲ１及びＲ２上に絶縁膜を介して形成
されるとともに伝送用ＭＩＳトランジスタＱ３及びＱ４
とビット線対との接続部の少なくとも一部がＶＤＤもし
くはＶＳＳの配線上に形成されていることを特徴とする
。
シリコン基板表面に形成された駆動用ＭＩＳトランジス
タＱ１及びＱ２と、チャンネル部が絶縁膜上の単結晶シ
リコン＊ｇまたは ８− 多結晶シリコン薄膜に形成された負荷用ＭＩＳトランジ
スタＲ１及びＲ２と伝送用ＭＩＳトランジスタＱ３及び
Ｑ４とによってスタティック型メモリセルが構成され、
伝送用ＭＩＳトランジスタＱ３及びＱ４は負荷用Ｍ、ｌ
５ｌ−ランジスタＲ１及びＲ２上に絶縁膜を介して形成
されるとともに伝送用ＭＩＳトランジスタＱ３及びＱ４
とビット線対との接続部の少なくとも一部がＶＤＤもし
くはＶＳＳの配線上に形成されていることを特徴とする
。
［実施例］
本発明の一実施例として、ＣＭＩＳスタティック型メモ
ツメモリセル図及び断面図を第１図及び第２図に示す。
ツメモリセル図及び断面図を第１図及び第２図に示す。
第３図は、第１図に示したＣＭＩＳスタティック型メモ
ツメモリセル図である。
ツメモリセル図である。
１００は、Ｐ−型単結晶シリコン基板である。
１０１・１０２・１０３・１０４は、Ｐ−型単結晶シリ
コン基板１００の一表面に形成されたＮ＋型領領域ある
。１０５・１０６は、Ｐ−型単結晶シリコン基板１００
の一表面に絶縁膜を介して形成された１層目のＮ＋型型
詰結晶シリコン薄膜層ある。１０７は、１層目のＮ１型
多結晶シリコン薄膜層１０５・１０６上に絶縁膜を介し
て形成された２層目のＮ＋型型詰結晶シリコン薄膜層あ
る。１０８・１１１・１１２及び１０９・１１０は、２
層目のＮ＋＋多結晶シリコン薄膜層１０７上に絶縁膜を
介して形成された３層目のＰ＋型及びＮ−型多結晶シリ
コン薄膜層である。１１３は、３層目のＰ＋型及びＮ−
型多結晶シリコン薄膜層ｌＯ８・１１１・１１２及び１
０９・１１０上に絶縁膜を介して形成された４層目のＮ
＋型型詰結晶シリコン薄膜層ある。１１４・１１５・１
１８・１１９及び１１６・１１７は、４層目のＮ＋型型
詰結晶シリコン薄膜層１１３上絶縁膜を介して形成され
た５層目のＮ生型及びＰ−型多結晶シリコン薄膜層であ
る。１３０・１３１は、Ｎ＋型領領域１０１たは１０２
と１Ｍ目のＮ１型多結晶シリコン薄膜層１０５とを電気
的に接続するため−１０− の埋め込みコンタクト部である。１３２は、Ｎ１型領域
１０３と２層目のＮ＋＋多結晶シリコン薄膜層１０７と
を電気的に接続するための埋め込みコンタクト部である
。１３３は、Ｎ“型領域１０４と１層目のＮ＋型型詰結
晶シリコン薄膜層１０６を電気的に接続するための埋め
込みコンタクト部である。１３４は、２層目のＮ１型多
結晶シリコン薄膜層１０７と３層目のＰ“型多結晶シリ
コン薄膜層１１１とを電気的に接続するたやのコンタク
トホールである。１３５は、１層目のＮ＋型型詰結晶シ
リコン薄膜層１０６３層目のＰ＋型多結晶シリコンＷＩ
ｊＩ層１１２とを電気的に接続するためのコンタクトホ
ールである。１３６・１３７は、少なくとも一部がコン
タクトホール１３４・１３５上にあり、３層目のＰ＋型
多結晶シリコン薄膜層１１１または１１２と５層日のＮ
ゝ型多結晶シリコン薄膜層１１４または１１５とを電気
的に接続するためのコンタクトホールである。１３８・
１３９は、少なくとも一部が１層目のＮ＋＋多結晶−１
１− シリコン淳膜層１０５または３層目のＰ＋型多結晶シリ
コン薄膜層１０ｇ上に絶縁膜を介して形成された５層目
のＮ＋＋多結晶シリコン薄膜層１１８または１１９と第
１図では国権していないが５層目のＮ＋型及びＰ−型多
結晶シリコン薄膜Ｎ１１４・１１５・１１８・１１９及
び１１６・１１７上に絶縁膜を介して形成されたアルミ
ニューム配線層１２０とを電気的に接続するためのコン
タクトホールである。
コン基板１００の一表面に形成されたＮ＋型領領域ある
。１０５・１０６は、Ｐ−型単結晶シリコン基板１００
の一表面に絶縁膜を介して形成された１層目のＮ＋型型
詰結晶シリコン薄膜層ある。１０７は、１層目のＮ１型
多結晶シリコン薄膜層１０５・１０６上に絶縁膜を介し
て形成された２層目のＮ＋型型詰結晶シリコン薄膜層あ
る。１０８・１１１・１１２及び１０９・１１０は、２
層目のＮ＋＋多結晶シリコン薄膜層１０７上に絶縁膜を
介して形成された３層目のＰ＋型及びＮ−型多結晶シリ
コン薄膜層である。１１３は、３層目のＰ＋型及びＮ−
型多結晶シリコン薄膜層ｌＯ８・１１１・１１２及び１
０９・１１０上に絶縁膜を介して形成された４層目のＮ
＋型型詰結晶シリコン薄膜層ある。１１４・１１５・１
１８・１１９及び１１６・１１７は、４層目のＮ＋型型
詰結晶シリコン薄膜層１１３上絶縁膜を介して形成され
た５層目のＮ生型及びＰ−型多結晶シリコン薄膜層であ
る。１３０・１３１は、Ｎ＋型領領域１０１たは１０２
と１Ｍ目のＮ１型多結晶シリコン薄膜層１０５とを電気
的に接続するため−１０− の埋め込みコンタクト部である。１３２は、Ｎ１型領域
１０３と２層目のＮ＋＋多結晶シリコン薄膜層１０７と
を電気的に接続するための埋め込みコンタクト部である
。１３３は、Ｎ“型領域１０４と１層目のＮ＋型型詰結
晶シリコン薄膜層１０６を電気的に接続するための埋め
込みコンタクト部である。１３４は、２層目のＮ１型多
結晶シリコン薄膜層１０７と３層目のＰ“型多結晶シリ
コン薄膜層１１１とを電気的に接続するたやのコンタク
トホールである。１３５は、１層目のＮ＋型型詰結晶シ
リコン薄膜層１０６３層目のＰ＋型多結晶シリコンＷＩ
ｊＩ層１１２とを電気的に接続するためのコンタクトホ
ールである。１３６・１３７は、少なくとも一部がコン
タクトホール１３４・１３５上にあり、３層目のＰ＋型
多結晶シリコン薄膜層１１１または１１２と５層日のＮ
ゝ型多結晶シリコン薄膜層１１４または１１５とを電気
的に接続するためのコンタクトホールである。１３８・
１３９は、少なくとも一部が１層目のＮ＋＋多結晶−１
１− シリコン淳膜層１０５または３層目のＰ＋型多結晶シリ
コン薄膜層１０ｇ上に絶縁膜を介して形成された５層目
のＮ＋＋多結晶シリコン薄膜層１１８または１１９と第
１図では国権していないが５層目のＮ＋型及びＰ−型多
結晶シリコン薄膜Ｎ１１４・１１５・１１８・１１９及
び１１６・１１７上に絶縁膜を介して形成されたアルミ
ニューム配線層１２０とを電気的に接続するためのコン
タクトホールである。
１５０は、１層目のＮ＋型型詰結晶シリコン薄膜層１０
６ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。１５１は、１１Ｗ目の
Ｎ″）型多結晶シリコン薄膜層１０６をゲート電極とす
る負荷用ＰチャンネルＭＩＳトランジスタＲ１のゲート
絶縁膜である。１５２は、３層目のＰ＋型及びＮ−型多
結晶シリコン薄膜層１０８・１１１・１１２及び１１９
・１１０と４層目のＮ＋型型詰結晶シリコン薄膜層１１
３の眉間絶縁膜である。１５３は、４層目のＮ１型多結
晶シリコンＷＩ膜層−１２− １１３をゲートｘａｉ；とする伝送用ＮチャンネルＭＩ
ＳトランジスタＱ３のゲート絶！！膜である。
６ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。１５１は、１１Ｗ目の
Ｎ″）型多結晶シリコン薄膜層１０６をゲート電極とす
る負荷用ＰチャンネルＭＩＳトランジスタＲ１のゲート
絶縁膜である。１５２は、３層目のＰ＋型及びＮ−型多
結晶シリコン薄膜層１０８・１１１・１１２及び１１９
・１１０と４層目のＮ＋型型詰結晶シリコン薄膜層１１
３の眉間絶縁膜である。１５３は、４層目のＮ１型多結
晶シリコンＷＩ膜層−１２− １１３をゲートｘａｉ；とする伝送用ＮチャンネルＭＩ
ＳトランジスタＱ３のゲート絶！！膜である。
１５４は、５層目のＮ＋型及びＰ−型多結晶シリコン薄
膜層１１４・１１５・１１８・１１９及び１１６・１１
７とアルミニューム配線層１２０との層間絶縁膜である
。
膜層１１４・１１５・１１８・１１９及び１１６・１１
７とアルミニューム配線層１２０との層間絶縁膜である
。
チャンネル部がｐ−型単結晶シリコン基板１００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱｌ
及びＱ２のソース・ドレイン・ゲートは、Ｎ１型領域１
０１・１０３・１層目のＮ１型多結晶シリコン薄膜層１
０６及びＮ＋型領領域１０２１０４・２層目のＮ＋＋多
結晶シリコン薄膜層１０７である。チャンネル部が３１
！ｆ目のＮ−型多結晶シリコン薄ＪＩＭ１０９及び１１
０に形成された負荷用Ｐチャンネル材工Ｓトランジスタ
Ｒ１及びＲ２のソース・ドレイン・ゲートは、３層目の
Ｐ“型多結晶シリコン薄膜層１０８・１１１・１層目の
Ｎ１型多結晶シリコン薄膜層１０６及び３層目のＰ＋型
多結晶シリコン薄膜層１０８・１１２・２層目のＮ＋＋
多結晶シリコン薄膜層１０７である。
形成された駆動用ＮチャンネルＭＩＳトランジスタＱｌ
及びＱ２のソース・ドレイン・ゲートは、Ｎ１型領域１
０１・１０３・１層目のＮ１型多結晶シリコン薄膜層１
０６及びＮ＋型領領域１０２１０４・２層目のＮ＋＋多
結晶シリコン薄膜層１０７である。チャンネル部が３１
！ｆ目のＮ−型多結晶シリコン薄ＪＩＭ１０９及び１１
０に形成された負荷用Ｐチャンネル材工Ｓトランジスタ
Ｒ１及びＲ２のソース・ドレイン・ゲートは、３層目の
Ｐ“型多結晶シリコン薄膜層１０８・１１１・１層目の
Ｎ１型多結晶シリコン薄膜層１０６及び３層目のＰ＋型
多結晶シリコン薄膜層１０８・１１２・２層目のＮ＋＋
多結晶シリコン薄膜層１０７である。
チャンネル部が５Ｍ目のＰ−型多結晶シリコン薄膜層１
１６及び１１７に形成された伝送用Ｎチャンネル材工Ｓ
トランジスタＱ３及びＱ４のソースまたはドレイン・ド
レインまたはソース・ゲートは、５層目のＮ＋＋多結晶
シリコン薄膜層１１４・１１８・４層目のＮ＋型型詰結
晶シリコン薄膜層１１３び５層目のＮ＋型型詰結晶シリ
コン薄膜層１１５１１９・４層目のＮ＋型型詰結晶シリ
コン薄膜層１１３ある。
１６及び１１７に形成された伝送用Ｎチャンネル材工Ｓ
トランジスタＱ３及びＱ４のソースまたはドレイン・ド
レインまたはソース・ゲートは、５層目のＮ＋＋多結晶
シリコン薄膜層１１４・１１８・４層目のＮ＋型型詰結
晶シリコン薄膜層１１３び５層目のＮ＋型型詰結晶シリ
コン薄膜層１１５１１９・４層目のＮ＋型型詰結晶シリ
コン薄膜層１１３ある。
また ＶＳＳの配線は、１層目のＮ＋＋多結晶シリコン
薄膜層１０５である。ＶＤＤの配線は、ＶＳＳの配線１
０５と平行に形成されるとともに負荷用ＰチャンネルＭ
ＩＳトランジスタＲ１及びＲ２のソースと一体形成され
た３層目のＰ＋型多結晶シリコン薄膜層１０８である。
薄膜層１０５である。ＶＤＤの配線は、ＶＳＳの配線１
０５と平行に形成されるとともに負荷用ＰチャンネルＭ
ＩＳトランジスタＲ１及びＲ２のソースと一体形成され
た３層目のＰ＋型多結晶シリコン薄膜層１０８である。
ワード線ＷＬの配線は、ＶＳＳの配線１０５と平行に形
成されるとともに伝送用Ｎチャンネル材工Ｓトランジス
タＱ３及びＱ４のゲート電極と一体形成された４層目の
Ｎ“型多結晶シリコン薄膜層１１３である。ビット線対
ＢＬ及び／ＢＬの配線は、ＶＳＳの配線１０５及びワー
ド１ｊｌＷＬ１１３と直交して形成されるとともにコン
タクトホール１３８及び１３９に接続されたアルミニュ
ーム配線層１２０である。
成されるとともに伝送用Ｎチャンネル材工Ｓトランジス
タＱ３及びＱ４のゲート電極と一体形成された４層目の
Ｎ“型多結晶シリコン薄膜層１１３である。ビット線対
ＢＬ及び／ＢＬの配線は、ＶＳＳの配線１０５及びワー
ド１ｊｌＷＬ１１３と直交して形成されるとともにコン
タクトホール１３８及び１３９に接続されたアルミニュ
ーム配線層１２０である。
本発明によれば、伝送用ＮチャンネルＭＩＳトランジス
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳ ト
ランジスタＱ１及びＱ２もしくは負荷用ＰチャンネルＭ
ＩＳ トランジスタＲ１及びＲ２上に絶縁膜を介して形
成された５層目のＰ−型多結晶シリコン薄膜層１１６及
び１１７に設けることによって、トランジスタの移動度
がチャンネル部をＰ−型単結晶シリコン基板１００表面
に設けられたトランジスタよりも低いのでＷの最小寸法
を使用しなくても良い。
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳ ト
ランジスタＱ１及びＱ２もしくは負荷用ＰチャンネルＭ
ＩＳ トランジスタＲ１及びＲ２上に絶縁膜を介して形
成された５層目のＰ−型多結晶シリコン薄膜層１１６及
び１１７に設けることによって、トランジスタの移動度
がチャンネル部をＰ−型単結晶シリコン基板１００表面
に設けられたトランジスタよりも低いのでＷの最小寸法
を使用しなくても良い。
更に、伝送用ＮチャンネルＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及び
Ｑ２と同じＰ−型単結晶シリコン基板１００表面に設け
ないので、伝送用ＮチャンネルＭＩＳトランジスタＱ３
及びＱ４を設けるための面積が不要となった。
Ｑ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及び
Ｑ２と同じＰ−型単結晶シリコン基板１００表面に設け
ないので、伝送用ＮチャンネルＭＩＳトランジスタＱ３
及びＱ４を設けるための面積が不要となった。
尚 本発明は、１層目・２層目・４層目のＮ１型多結晶
シリコン薄膜層の代りにポリサイド藩膜層、３層目のＰ
＋型及びＮ−型多結晶シリコン薄膜層の代りにＰ１型及
びＮ−型車結晶シリコンＷＩ膜層もしくはチャンネル部
のみがＮ−型単結晶シリコンまたは多結晶シリコン薄膜
層、５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層の
代りにＮ＋型及びＰ−型単結晶シリコン薄膜層もしくは
チャンネル部のみがＰ−型単結晶シリコンまたは多結晶
シリコン薄膜層等、使用する半導体材料は限定されない
ことは言うまでもない。
シリコン薄膜層の代りにポリサイド藩膜層、３層目のＰ
＋型及びＮ−型多結晶シリコン薄膜層の代りにＰ１型及
びＮ−型車結晶シリコンＷＩ膜層もしくはチャンネル部
のみがＮ−型単結晶シリコンまたは多結晶シリコン薄膜
層、５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層の
代りにＮ＋型及びＰ−型単結晶シリコン薄膜層もしくは
チャンネル部のみがＰ−型単結晶シリコンまたは多結晶
シリコン薄膜層等、使用する半導体材料は限定されない
ことは言うまでもない。
また、伝送用ＭＩＳトランジスタＱ３及びＱ４としてＮ
チャンネルＭＩＳトランジスタを用いたが、Ｐチャンネ
ルＭＩＳトランジスタを用いても同様な効果が得られる
のは言うまでもない。
チャンネルＭＩＳトランジスタを用いたが、Ｐチャンネ
ルＭＩＳトランジスタを用いても同様な効果が得られる
のは言うまでもない。
− １５−
［５ｅ明の効果］
以上述べたように、伝送用Ｍ工ｓトランジスタＱ３及び
Ｑ４を駆動用Ｍ工ｓトランジスタＱｌ及びＱ２もしくは
負荷用ＭＩＳ＋−ランジスタＲ１及びＲ２上に絶縁膜を
介して設けることによって、伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４を形成する面積が不要になりチップサイズ
の大幅な低減が実現できた。
Ｑ４を駆動用Ｍ工ｓトランジスタＱｌ及びＱ２もしくは
負荷用ＭＩＳ＋−ランジスタＲ１及びＲ２上に絶縁膜を
介して設けることによって、伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４を形成する面積が不要になりチップサイズ
の大幅な低減が実現できた。
第１図及び第２図は、本発明による平面図及び断面図で
ある。 第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモ型上モリセル図である。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモ型上モリセル図である。 以上
ある。 第３図は、第１図及び第２図に示した本発明によるＣＭ
ＩＳスタティック型メモ型上モリセル図である。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモ型上モリセル図である。 以上
Claims (1)
- 【特許請求の範囲】 １）チャンネル部が単結晶シリコン基板表面に形成され
た駆動用ＭＩＳトランジスタＱ１及びＱ２と、チャンネ
ル部が絶縁膜上の単結晶シリコン薄膜または多結晶シリ
コン薄膜に形成された負荷用ＭＩＳトランジスタＲ１及
びＲ２と伝送用ＭＩＳトランジスタＱ３及びＱ４とによ
ってスタティック型メモリセルが構成され、伝送用ＭＩ
ＳトランジスタＱ３及びＱ４は負荷用ＭＩＳトランジス
タＲ１及びＲ２上に絶縁膜を介して形成されるとともに
伝送用ＭＩＳトランジスタＱ３及びＱ４とビット線対と
の接続部の少なくとも一部がＶＤＤもしくはＶＳＳの配
線上に形成されていることを特徴とする半導体集積回路
装置。 ２）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２と伝送用ＭＩＳトランジスタＱ３及びＱ４が第１導
電型のＭＩＳトランジスタであり、負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ３）請求項２記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ４）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２が第１導電型のＭＩＳトランジスタであり、伝送用
ＭＩＳトランジスタＱ３及びＱ４と負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ５）請求項４記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286506A JPH03148169A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
| DE69011038T DE69011038T2 (de) | 1989-11-02 | 1990-10-31 | Integrierte Halbleiterschaltung. |
| EP90120945A EP0426174B1 (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit |
| KR1019900017519A KR910010741A (ko) | 1989-11-02 | 1990-10-31 | 반도체 집적 회로 장치 |
| US07/608,144 US5162889A (en) | 1989-11-02 | 1990-11-01 | Static random access memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286506A JPH03148169A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148169A true JPH03148169A (ja) | 1991-06-24 |
Family
ID=17705293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286506A Pending JPH03148169A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148169A (ja) |
-
1989
- 1989-11-02 JP JP1286506A patent/JPH03148169A/ja active Pending
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