JP2601202B2 - 半導体記憶装置 - Google Patents
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Description
特に半導体スタティックRAMのメモリセル構造に関す
る。
細化及び大容量化に伴い、データ保持状態での消費電流
の削減及び信頼性の向上を目的として、メモリセルの回
路構成は、負荷素子に高抵抗素子を用いるタイプから、
薄膜トランジスタを用いるタイプに推移してきている。
従来の半導体スタティックRAMのメモリセルについ
て、図9、図10及び図11を参照して説明する。図9
の平面図は図10の下層を示す。図9は、図10及び図
11のB−B′線についての断面図である。
について簡単に説明する。
注入し、熱拡散してP型ウェル領域102を形成する。
として酸化することにより素子分離酸化膜103を形成す
る。
後、ゲート電極としての第1層多結晶シリコン105、106
を成長させ、パターンニングして形成する。
分離酸化膜103をマスクとして、ソース及びドレイン領
域としての拡散層領域107をN型不純物砒素を注入して
形成する。
クトホール109を開口した後、GND配線としての第2
層多結晶シリコン110を形成する。
タクトホール112を開口する。この上に薄膜トランジス
タのゲート電極としての第3層多結晶シリコン113を形
成する。
114をCVD法で成長させ、コンタクトホール115を開口
する。
ソース、ドレイン領域を成す第4層多結晶シリコン116
を、アモルファスシリコンを成長させた後、熱処理して
結晶化することにより形成する。通常、薄膜トランジス
タのオフ電流を低減するために、薄膜トランジスタのド
レイン領域にP型不純物濃度の薄い領域120を設けて、
ドレイン端にかかる電界を低減している。
チャネル端からドレイン領域にホトレジストでマスクし
て薄い濃度のボロンを注入する。この第4層多結晶シリ
コン116のソース、ドレイン領域にホトレジストをマス
クとして、P型不純物フッ化ボロンを注入して形成す
る。
クトホール118を開口する。この上に、ビット線として
の金属配線119を成長、パターンニングする。
は、ドレインが伝達トランジスタを介して金属配線119
に接続される薄膜トランジスタのチャネル上に配置され
ている。
同様に、ドレインが伝達トランジスタを介してそのビッ
ト線に接続される薄膜トランジスタのチャネル上に配置
されている。
ランジスタを負荷素子とするスタティックRAMのメモ
リセルの回路動作について説明する。なお、図12にお
いて、後述する寄生薄膜トランジスタT3、T4を削除
したものが、薄膜トランジスタ負荷型スタティックRA
Mのメモリセルの基本回路となる。
リセルについてワード線WがHigh電位(高電位)と
され、伝達トランジスタQ1とQ2がオン状態とされ、
ビット線B、B ̄により、メモリセルに対して、“1”
データを書き込む場合、ビット線BにHigh電位が与
えられ、ビット線B ̄にはビット線Bの補値であるLo
w電位(低電位)が与えられる。一般にHigh電位は
電源電位Vcc、Low電位はGND電位(接地電位)
である。これらの電位が選択されたメモリセルに伝達ト
ランジスタQ1とQ2を介して、ノードN1とN2にそ
れぞれ書き込まれる。
ンハンスメント型のNチャネルMOSトランジスタであ
るため、Low電位については、ビット線B ̄と同じ電
位がノードN2に書き込まれる。
High電位は、伝達トランジスタQ1の閾値電圧VT
と、基板電圧VBによる閾値電圧VTの変調特性である
基板バイアス効果αで決まる電圧、Vcc−VT−αと
なってしまう。すなわち、伝達トランジスタQ1の出力
端に現われるHigh電位は、伝達トランジスタQ1の
入力端のHigh電位(=Vcc)よりもVT+αだけ
低下する。
T=0.7V、基板バイアス効果α=0.7Vであれば、ノー
ドN1に書き込まれるHigh電圧は3.6Vとなる。
は、伝達トランジスタと駆動トランジスタの電流能力比
で決定し、一般に1:3程度以上必要とされている。ノ
ードN1に書き込まれたHigh電位が、電源電圧5V
に対して、上記の如く、3.6Vと低いと、3.6Vがゲート
電圧として加わる駆動トランジスタQ4のドレイン電流
が小さくなり、当初の電流能力比よりも小さくなる。こ
の結果、メモリセルの安定性が低下することになる。
際に、薄膜トランジスタT1のゲート電極には、対ノー
ドN2のLow電位(=GND電位)が印加されるた
め、薄膜トランジスタT1はオン状態とされる。
が書き込まれたノードN1の電位は、該ノードN1にド
レインが接続された薄膜トランジスタT1を流れる電流
により、電源電圧Vccまで充電される。
するに要する時間は、薄膜トランジスタの電流値とノー
ドの容量により定められ、負荷の抵抗をR、ノードの容
量をCとして時定数CRで決まる。
ノード容量を減らすことは、ソフトエラーに対する耐性
を低くするため不可能であるので、薄膜トランジスタの
電流値(オン電流)を大きくしなければならない。
多結晶シリコンの薄膜が多結晶であるため、粒界が多数
存在し、キャリアである正孔の動きを阻害するので、一
般の単結晶シリコンバルクトランジスタに比べ、移動度
が小さい。このため薄膜トランジスタはオン電流が小さ
いという欠点がある。
トランジスタのドレイン端にP型不純物濃度の薄い領域
を設けているが、この領域は抵抗体として働くために、
特に低電圧がソース、ゲートに印加された状態では、オ
ン電流が更に減少する。
は、そのチャネル上に、約2000Åから3000Å程度の層間
絶縁膜を挾んで、ビット線が配置されており、正規のゲ
ート電極とは別に、ビット線が背面から薄膜トランジス
タのゲート電極として作用する。
タのゲート電圧VGとドレイン−ソース電流IDSの特性
の一例を示す図8を参照して説明する。なお、図8にお
いて縦軸のドレイン−ソース電流IDSは対数スケールで
ある(一例としてLDD構造の薄膜トランジスタのオフ
電流は10-14A程度とされる)。
位により薄膜トランジスタの特性が変動する。ビット線
の電位が電源電位Vccの場合、薄膜トランジスタがオ
フする方向に作用し、薄膜トランジスタの閾値電圧(絶
対値)が大きくなる。
場合、図8の破線に示すように、薄膜トランジスタがオ
ンする方向に作用して薄膜トランジスタの閾値電圧(絶
対値)は小さくなる。
タのオン電流は、ビット線の電位によって変動し、ビッ
ト線の電位がGNDレベルにある時に、薄膜トランジス
タのオン電流が多いことになる。
セルでは、例えば“1”データをメモリセルに書き込む
場合、Highの電位を書き込むノードN1にドレイン
が接続される薄膜トランジスタT1のチャネル上層に
は、High電位のビット線Bが存在し、逆にLow電
位を書き込むノードN2にドレインが接続される薄膜ト
ランジスタT2のチャネル上層には、GND電位のビッ
ト線B ̄が存在し、それぞれ、寄生薄膜トランジスタT
3、T4として作用し(図12参照)、正規薄膜トラン
ジスタT1,T2の動作を阻害する方向に働く。
ードN1に接続される薄膜トランジスタT1のオン電流
は減少することになり、このノードN1をより安定にす
るために電源電位にまで充電する時間が長くなる。この
ため、低電圧での動作余裕がなくなり、動作可能な電圧
の下限が上昇すると言う欠点がある。そして、低電圧に
おける薄膜トランジスタの動作余裕の減少は、5V系か
ら3V系への移行等電源電圧の低電圧化に伴い、スタテ
ィックRAMの動作安定性の点で重大な問題となる。
膜トランジスタを負荷に用いたスタティックRAMにお
いて、低電圧動作の下限を下げること可能とし、メモリ
セルの安定性を向上する事を目的とする。
め、本発明は、一対の薄膜トランジスタを負荷素子とす
るフリップフロップから成るメモリセルを有する半導体
記憶装置において、真値出力端に接続された一の薄膜ト
ランジスタ上には補値ビット線が配され、補値出力端に
接続された他の薄膜トランジスタ上には真値ビット線が
配されたことを特徴とする半導体記憶装置を提供する。
スタのチャネル領域の上層に前記補値ビット線が配置さ
れ、且つ前記他の薄膜トランジスタのチャネル領域の上
層に前記真値ビット線が配置されて成ることを特徴とし
ている。
適な態様において、一対の駆動用トランジスタと、負荷
素子として一対(第1及び第2)の薄膜トランジスタを
備えたフリップフロップと、該フリップフロップのデー
タ蓄積ノードと一対(第1及び第2)のビット線との間
でデータの入出力を行なう一対(第1及び第2)の伝達
トランジスタからなるメモリセルを有する半導体記憶装
置において、前記第1の薄膜トランジスタのドレイン領
域が前記第1の伝達トランジスタを介して前記第1のビ
ット線と接続され、且つ前記第2の薄膜トランジスタの
ドレイン領域が前記第2の伝達トランジスタを介して前
記第2のビット線に接続され、前記第1の薄膜トランジ
スタの多結晶シリコンからなるチャネル領域に対して、
前記第1の薄膜トランジスタのゲート電極が下層に配置
されると共に前記第2のビット線が層間絶縁膜を介して
上層に配置され、且つ前記第2の薄膜トランジスタの多
結晶シリコンからなるチャネル領域に対して、前記第2
の薄膜トランジスタのゲート電極が下層に配置されると
共に前記第1のビット線が層間絶縁膜を介して上層に配
置されていることを特徴とする。
ルに対して一対のワード線を設け、前記一対のワード線
を前記一対の伝達トランジスタのゲート電極にそれぞれ
接続する構成としてもよい。
て用いた半導体スタティックRAMのビット線を、伝達
トランジスタを介して接続される薄膜トランジスタと対
の他方の薄膜トランジスタのチャネル上に層間絶縁膜を
介して配置することにより、正規のゲートと寄生ゲート
に同電位が印加されることになり、ビット線がゲート電
極として作用することにより、データ書き込み直後にH
igh電位のノードに流れ込む薄膜トランジスタのオン
電流が増加し、High電位(例えば電源電位)へのノ
ードの充電時間が大幅に縮減し、これにより、低電圧で
の動作電圧の下限を下げることができる。また、本発明
によれば、メモリセルに対して一対のワード線を設けた
ことによりメモリセルが対称的に構成され、このため動
作安定性が増し、低電圧での動作余裕を向上させてい
る。
明する。
面図であり、図2は図3の同一平面の下層を示す、図1
は図2及び図3のA−A′線についての断面図である。
図4は本発明の第一の実施例の回路図である。
いて簡単に説明する。
入し、熱拡散してP型ウェル領域2を形成する。この領
域2に窒化膜をマスクとして酸化することにより素子分
離酸化膜3を形成する。
ゲート電極としての第1層多結晶シリコン5〜7を成
長、パターンニングして形成する。この第1層多結晶シ
リコン5〜7と素子分離酸化膜3をマスクとして、ソー
ス及びドレイン領域としての拡散層領域8をN型不純物
砒素を注入して形成する。
ホール10を開口した後、GND配線及び伝達薄膜トラン
ジスタとビット線を接続するための配線としての第2層
多結晶シリコン11、12を形成する。
トホール14を開口する。この上に薄膜トランジスタのゲ
ート電極としての第3層多結晶シリコン15を形成する。
16を200〜500Å程度CVD法で堆積し、コンタクトホー
ル18を開口し、上層に薄膜トランジスタのソース、チャ
ネル、ドレイン領域としての第4層多結晶シリコン17を
アモルファスシリコンを成長した後、熱処理して結晶化
することにより形成する。
するために、薄膜トランジスタのドレイン領域にP型不
純物濃度の薄い領域20を設けて、ドレイン端にかかる電
界を削減している。このために、第4層多結晶シリコン
17のチャネル端からドレイン領域にホトレジストをマス
クして薄い濃度のボロンを注入する。
ス、ドレイン領域にホトレジストをマスクとして、P型
不純物フッ化ボロンを注入して形成する。
続用としての第2層多結晶シリコン12上にコンタクトホ
ール23を開口する。この上に、ビット線としての金属配
線21を成長、パターンニングする。
第2層多結晶シリコン12を介して伝達トランジスタQ5
と接続されており、金属配線21は、伝達トランジスタQ
5を介してドレインが接続される薄膜トランジスタT5
のチャネル上ではなく、もう一方のノードに接続される
薄膜トランジスタT6のチャネル上に配置されている。
同様に、そのビット線と伝達トランジスタを介してドレ
インが接続される薄膜トランジスタではなく、もう一方
の薄膜トランジスタのチャネル上に配置されている。
セルの回路図を示す。図4の回路図に示すように、ビッ
ト線をゲート電極とした寄生薄膜トランジスタT7、T
8が存在している。
書き込む場合、不図示の書き込みドライバーによりビッ
ト線BがHigh電位に、ビット線B ̄がLow電位に
なる。なお、一般にHigh電位は電源電位、Low電
位はGND電位である。
gh電位とされて選択されたメモリセルのノードN3、
N4に伝達トランジスタQ5、Q6を介して伝達され
る。
は、Low電位としてGND電位が伝達され、High
電位として、電源電位Vccから伝達トランジスタの閾
値電圧VTと基板バイアス効果αだけ降下した電位Vc
c−VT−αが伝達される。
インが接続される薄膜トランジスタT5のゲート電極に
は、対ノードN4のGND電位が印加されるため、薄膜
トランジスタT5はオン状態となり、更に、正規ゲート
電極である第3層多結晶シリコン15の反対面にビット線
B ̄が存在し、これがGND電位であるので、寄生薄膜
トランジスタT7をオンさせる方向に働く。
電極として、薄膜トランジスタT5の正規ゲート電極
と、ダブルゲートとして働くことになる。
場合の薄膜トランジスタの特性を図8に実線で示す。ま
た、正規ゲート電極と、ビット線をゲート電極として該
ゲートに正規ゲートと同一電位が印加された場合の薄膜
トランジスタの特性を図8に破線で示す。
トが同電位印加された場合(破線)、ビット線がゲート
電極として作用することにより、正規ゲート電極だけが
印加された場合(実線)と比較して、薄膜トランジスタ
のオン電流は、5倍程度増加している。
加することにより、High電位が書き込まれたノード
に流れ込む電流は5倍程度増えることになり、逆に、抵
抗は5分の1程度に低下することになる。前記の通り、
High電位(例えば3.6V)のノードを電源電位Vc
cまで充電する時間は、ノードの容量をC、負荷抵抗を
Rとして時定数CRで計算されるので、本実施例では、
時定数CRの値は略1/5程度に低減され、このため、
正規ゲート電極だけが印加された場合と比較して、充電
時間は1/5となる。
いて、ビット線(デジット線ともいう)に書き込み電圧
が印加された状態であれば、薄膜トランジスタに、正規
ゲート電極と共に薄膜トランジスタのチャネル上部に配
置されたビット線がゲート電極として作用し、このため
従来例よりも少なくとも5倍程度速くノードを充電する
ことができる。
igh電位のノードが電源電位に高速に充電可能である
ことは、ノードに印加されるHigh電位が低電圧の場
合においてもメモリセルの動作の安定性を保証し、低電
圧での動作余裕を向上させるものである。本実施例によ
れば、低電圧での動作電圧の下限を、一例として0.2〜
0.3V程度下げることができ、メモリセルの安定性を向
上させている。
参照して説明する。図5及び図6は本発明の第2の実施
例の平面図である。図5は図6の同一平面の下層を示
す。図7にその回路図を示す。
と同様な製造法に従うため、その説明を省略する。
ップフロップは非対称であり、一つのメモリセルに一本
のワード線が備えられた構造であったのに対して、本実
施例では、一つのメモリセルに2本のワード線W1、W
2が備えられ、ワード線W1、W2は、伝達トランジス
タQ5、Q6のゲート電極にそれぞれ接続され、メモリ
セルのフリップフロップは対称である。
Q6、駆動トランジスタQ7とQ8、薄膜トランジスタ
T5とT6の素子形状(図5、6参照)を互いに同一に
することができる。このようにメモリセルのトランジス
タの対称性のために、メモリセルのフリップフロップが
対称性を有し、前記第1の実施例の非対称型に比べメモ
リセルの安定性が高く、低電圧動作の下限が低くなりノ
ード電位に印加されるHigh電位が低電圧で低くなっ
た場合にも、メモリセルの安定性が確保されるという利
点を有する。
B、B ̄を薄膜トランジスタT5、T6に対してクロス
させて接続し(図7では、図4に示す寄生トランジスタ
T7、T8は不図示)、前記第1の実施例と同様に、薄
膜トランジスタT5のチャネル領域上層にビット線B ̄
が配置され、薄膜トランジスタT6のチャネル領域の上
層にビット線Bが配置される。この場合、データ書き込
み時のLow電位のビット線がゲート電圧として、ノー
ドをHigh電位に充電すべき薄膜トランジスタのチャ
ネルに作用する。これにより、より速くHighノード
を充電することができるので、メモリセルの対称性と併
せて、メモリセルの安定性が更に向上し、低電圧動作の
下限が下がる。
薄膜トランジスタを負荷として用いたメモリセルを有す
る半導体スタティックRAMにおいて、ビット線を、伝
達トランジスタを介して接続される薄膜トランジスタと
対の他方の薄膜トランジスタのチャネル上に層間絶縁膜
を挾んで配置することにより、ビット線がゲート電極と
して作用し、データ書き込み直後のHigh電位のノー
ドに流れ込む薄膜トランジスタの電流が増加し、これに
より、低電圧での動作電圧の下限を下げることを可能と
し、メモリセルの安定性を向上させるという効果を奏す
る。
トランジスタを選択するワード線を2つ備えたことによ
り、メモリセルのフリップフロップが対称性を有し、メ
モリセルの動作安定性を一層向上させると共に、低電圧
動作の下限を更に低くするという利点を有する。
のA−A′線についての断面)である。
である。
線についての断面)である。
第1層多結晶シリコン膜 6、7、51、106 伝達トラ
ンジスタのゲート電極としての第1層多結晶シリコン膜 8、53、107 N+拡散層領域 9、13、19、108、111、117 層間絶縁膜 10、14、18、22、23、52、54、56、58、60、109、112、
115、118、121 コンタクトホール 11、12、55、110 第2層多結晶シリコン膜 15、57、113 第3層多結晶シリコン膜 16、114 薄膜トランジスタのゲート酸化膜 17、59、116 第4層多結晶シリコン膜 21、61、119 ビット線としての金属配線 W、W1、W2 ワード線 B、B ̄ ビット線 Q1、Q2、Q5、Q6 伝達トランジスタ Q3、Q4、Q7、Q8 駆動トランジスタ T1、T2、T5、T6 薄膜トランジスタ T3、T4、T7、T8 寄生薄膜トランジスタ N1、N2、N3、N4 ノード
Claims (4)
- 【請求項1】一対の薄膜トランジスタを負荷素子とする
フリップフロップから成るメモリセルを有する半導体記
憶装置において、 真値出力端に接続された一の薄膜トランジスタ上には補
値ビット線が配され、補値出力端に接続された他の薄膜
トランジスタ上には真値ビット線が配されたことを特徴
とする半導体記憶装置。 - 【請求項2】前記一の薄膜トランジスタのチャネル領域
の上層に前記補値ビット線が配置され、且つ前記他の薄
膜トランジスタのチャネル領域の上層に前記真値ビット
線が配置されて成ることを特徴とする請求項1記載の半
導体記憶装置。 - 【請求項3】一対の駆動用トランジスタと、負荷素子と
して一対(第1及び第2)の薄膜トランジスタを備えた
フリップフロップと、該フリップフロップのデータ蓄積
ノードと一対(第1及び第2)のビット線との間でデー
タの入出力を行なう一対(第1及び第2)の伝達トラン
ジスタからなるメモリセルを有する半導体記憶装置にお
いて、 前記第1の薄膜トランジスタのドレイン領域が前記第1
の伝達トランジスタを介して前記第1のビット線と接続
され、且つ前記第2の薄膜トランジスタのドレイン領域
が前記第2の伝達トランジスタを介して前記第2のビッ
ト線に接続され、 前記第1の薄膜トランジスタの多結晶シリコンからなる
チャネル領域に対して、前記第1の薄膜トランジスタの
ゲート電極が下層に配置されると共に前記第2のビット
線が層間絶縁膜を介して上層に配置され、且つ前記第2
の薄膜トランジスタの多結晶シリコンからなるチャネル
領域に対して、前記第2の薄膜トランジスタのゲート電
極が下層に配置されると共に前記第1のビット線が層間
絶縁膜を介して上層に配置されていることを特徴とする
半導体記憶装置。 - 【請求項4】前記メモリセルに対して一対のワード線を
設け、前記一対のワード線が前記一対の伝達トランジス
タのゲート電極にそれぞれ接続されたことを特徴とする
請求項3載の半導体記憶装置。
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