DE3046524C2 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung

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Description

Die Erfindung bezieht sich auf eine Halbleitervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1.
Eine solche Halbleitervorrichtung ist aus der Zeitschrift "Electronics", 28. September 1978, Seiten 109-116, bekannt. Aus der DE 27 29 658 A1 ist eine Halbleitervorrichtung mit zwei in Serie geschalteten Transistoren in einer Fläche eines Halbleiterkörpers bekannt, die so aufgebaut ist, daß ein Bauelement mit verkürztem Kanal entsteht. Zu diesem Zweck wird eine zweigeteilte Gate-Elektrode vorgesehen, an die ein Signal angelegt wird, mit dessen Hilfe eine Zone geschaffen wird, die die Ränder des Kanals bilden kann. Die Steuerung des Kanals kann dann durch ein veränderliches Signal erfol­ gen, das an die eigentliche Gate-Elektrode angelegt wird. Die genannten Druckschriften lassen nicht erkennen, wie ihre Lehren dazu beitragen könnten, die eingangs geschilderte Halbleitervorrichtung in einer Speicherschaltung einzuset­ zen. Insbesondere die Übertragung der Erkenntnisse aus der DE 27 29 658 A1 auf die aus der zuerst genannten Druckschrift bekannte Halbleitervorrichtung ist nicht möglich, da dieser Kombination das Streben nach einem Bauelement mit verkürztem Kanal entgegensteht.
Der Erfindung liegt die Aufgabe zugrunde, eine Halbleitervor­ richtung der eingangs angegebenen Art zu schaffen, bei der mit geringem Flächenaufwand auf dem Halbleiterkörper kleine Überlappungs- und Speicherkapazitäten erzielt werden können. Aufgrund ihrer Eigenschaften soll sich die zu schaffende Halbleitervorrichtung besonders für die Anwendung in inte­ grierten Speicherschaltungen eignen.
Die der Erfindung zugrundeliegende Aufgabe wird durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merk­ male gelöst. Eine vorteilhafte Weiterbildung der Erfindung ist im Patentanspruch 2 gekennzeichnet.
Die Erfindung wird nun anhand der Zeichnung beispielshalber erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf einen kleinen Abschnitt eines Halbleiter-Chips mit der räumlichen Anordnung einer Halbleitervorrichtung gemäß der Erfindung,
Fig. 2 ein elektrisches Schaltbild der Halbleitervorrichtung gemäß der Erfindung und
Fig. 3 einen Schnitt längs der Linie 8-8 der in Fig. 1 darge­ stellten Halbleitervorrichtung.
Die in Fig. 1 dargestellte Halbleitervorrichtung ist eine Zelle mit drei in Serie geschalteten Transistoren. Der in der Mitte liegende Transistor 10 wird als Blindkondensator in einer dynamischen RAM-Zellenmatrix benutzt, wie sie in der oben genannten Zeitschrift "Electronics" vom 28. September 1978, Seiten 109-116, beschrieben ist. Der Transistor 11 ist der Blindzellen-Zugriffstransistor, an dessen Gate- Elektrode 16 über eine Leitung 18 eine Xdum-Zeilenadressen­ leitung angeschlossen ist. Die Gate-Elektrode 41 des drit­ ten Transistors 40 ist über eine Leitung 42 an eine Vor­ ladungs-Taktspannung ΦPC angeschlossen. Die Gate-Elektrode 15 der Blindzellenkapazität (Transistor 10) ist über die Leitung 17 ständig an eine Vorspannung Vdd von typischer­ weise +5V angelegt. Die Leitung 19 ist in diesem Fall die Spaltenleitungshälfte, an die (in einem 64K-Bit-RAM) 128 1-Transistor-Speicherzellen angeschlossen sind und die auch an eine Seite eines bistabilen Lese-Differenz­ verstärkers angeschlossen ist. Ein Lastelement 20 ist die Last für einen Leseverstärker in einer integrierten Speicherschaltung, wie er unter Verwendung der Halbleitervorrichtung der hier beschriebenen Art aufgebaut werden kann; sie kann so ausgebildet sein, wie in der US-PS 4 081 701 angegeben ist.
Im Betrieb der Schaltung von Fig. 2 nimmt die Taktspannung ΦPC zunächst den Wert "1" an und entlädt den als Kondensator wirkenden Transistor 10 über den Transistor 40 nach Masse. Dies be­ deutet, daß die Inversionsschicht 24, die den unteren Belag des Blindzellenkondensators bildet, entladen wird. An die­ sem Zeitpunkt liegt an der Leitung Xdum ein Signal mit dem Wert "0". Im Anschluß daran geht die Taktspannung ΦPC auf den Wert "0" oder Vss über, wobei dann, wenn diese Blind­ zellenzeile vom X-Decodierer ausgewählt wird, das Signal an der Leitung 18 den Wert "1" annimmt, wenn das Signal an der Leitung Xdum einen hohen Wert annimmt. Bei gesperrtem Transistor 40 und eingeschaltetem Transistor 11 entlädt sich die Spaltenleitungshälfte 19 geringfügig in die Kapa­ zität des Transistors 10. Typischerweise hat die Blind­ zellenkapazität etwa ein Drittel der Größe einer Speicher­ zellenkapazität in der Speicherzellenmatrix. Die Blind­ zelle auf einer Seite und eine Speicherzelle auf der ande­ ren Seite des Lese-Differenzverstärkers werden gleich­ zeitig adressiert, und die Blindzellenkapazität zieht die Spannung an der Leitung 19 nach unten auf einen Wert etwa in der Mitte zwischen dem von einer "1" und von einer "0" an der Speicherzellenkapazität erzeugten Wert.
Die Halbleitervorrichtung der hier beschriebenen Art kann so hergestellt werden, daß die Gate-Elektrode 41 ein Teil einer zweiten Lage aus polykristallinem Silizium ist, die auch die Gate-Elektrode 16 bildet, und das Gate-Oxid 23 für den Transistor 40 ist das gleiche Oxid wie für den Transistor 11.
Anstelle der Struktur, die in den Fig. 1 und 3 dargestellt ist, bei der die Gate-Elektrode 15 aus polykristallinem Sili­ zium der ersten Lage besteht, können auch die Gate-Elek­ troden 16 und 41 aus polykristallinem Silizium der ersten Lage bestehen, wobei dann die Gate-Elektrode 15 aus poly­ kristallinem Silizium der zweiten Lage besteht. In diesem Fall würden die Seiten der Gate-Elektrode 15 die Gate- Elektroden 16 und 41 überlappen.
Die Vorteile der in den Fig. 1 bis 3 dargestellten Struktur sind die reduzierte Überlappungskapazität, die reduzierte Kapazität am Schaltungspunkt 13 und die klei­ nere Zellengröße. Wenn zur Bildung der stark dotierten Zonen 12 und 14 eine N⁺-Diffusion durchgeführt wird, erfolgt auch eine Diffusion unter die das Gate-Oxid bildenden Isolierschichten 22 oder 23, so daß eine Überlappung zwischen den Außenkanten der Gate-Elektroden 15 und 16 mit den seitlich N⁺-diffundierten Abschnitten der Zonen 12 und 14 entsteht. Wenn die dazwischen liegen­ de Source/Drain-Zone 13 durch den gleichen Diffusions­ schritt gebildet würde, wie dies gewöhnlich der Fall ist, würde die gleiche Diffusion in seitlicher Richtung statt­ finden, was zu einer zusätzlichen Überlappungskapazität und zu den sogenannten Kurzkanaleffekten führen würde. Da die Source/Drain-Zone 13 von den Rändern der invertier­ ten Zonen 24 und 25 gebildet wird, tritt diese zusätzliche Überlappungskapazität nicht auf, und die Kurzkanaleffekte sind nicht so bedeutend. Außerdem ist die Kapazität zum Substrat, die zwischen einer diffundierten N⁺-Zone ent­ sprechend der Zone 13 aufgetreten wäre, nicht vorhanden. Wenn beide Transistoren gesperrt sind, hat die Kapazität der Source/Drain-Zone 13 tatsächlich den Wert Null. An diesem Schaltungspunkt kann nahezu keine Spannung gespei­ chert werden, so daß die Schaltung schneller arbeiten kann, da der Schaltungspunkt nicht geladen oder entladen werden muß. Außerdem ist der Platz, der gewöhnlich von einer diffundierten Zone 13 zwischen den zwei Gate-Elektroden 15 und 16 besetzt wird, eliminiert, so daß die Zelle we­ sentlich kleiner ist.

Claims (2)

1. Halbleitervorrichtung mit drei in Serie geschalteten Transistoren in einer Fläche eines Halbleiterkörpers, wobei jeder Transistor eine Source-Drain-Strecke und eine leitende Gate-Elektrode aufweist und unterhalb der leitenden Gate- Elektrode jedes Transistors eine dünne Inversionsschicht entsteht, wenn eine Gate-Spannung angelegt wird, die größer als eine Schwellenspannung ist, dadurch gekennzeichnet, daß ein inneres Ende der Source-Drain-Strecke jedes Transistors (10, 11, 40) einstückig mit dem inneren Ende der Source- Drain-Strecke eines benachbarten Transistors über die Inver­ sionsschicht (24, 25) verbunden ist, daß die Source-Zone oder die Drain-Zone jedes Transistors (10, 11, 40) an dem inneren Ende der Source-Drain-Strecken vom Rand der Inver­ sionsschicht (24, 25) unterhalb der Gate-Elektrode des be­ nachbarten Transistors gebildet ist, daß die Gate-Elektrode (15, 16, 41) wenigstens eines der Transistoren (10, 11; 40) benachbart und mit teilweiser Überlappung zur Gate-Elektrode eines benachbarten Transistors (10, 11, 40) liegt, von die­ ser Gate-Elektrode (16, 15, 41) jedoch durch eine Isolier­ schicht (22, 23) isoliert ist, und daß zwei stark dotierte Zonen (12, 14) in der Fläche des Halbleiterkörpers an den äußeren Enden der Source-Drain-Strecken von zwei (11, 40) der Transistoren (10, 11, 40) die Source- oder Drain-Zonen bilden, wobei zwischen benachbarten Transistoren keine stark dotierten Source- oder Drain-Zonen in der Fläche des Halb­ leiterkörpers vorhanden sind, und daß drei Transistoren (10, 11, 40) eine Speicherzelle bilden, in der der zweite Transi­ stor (10) zwischen den beiden anderen Transistoren (11, 40) angeordnet ist und einen Speicherkondensator bildet.
2. Halbleitervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß an der Gate-Elektrode des zweiten Transistors (10) eine feste Vorspannung liegt, daß an der Gate-Elektrode des ersten Transistors (11) eine Adressierspannung liegt, wobei der erste Transistor (11) als Zugriffstransistor wirkt, und daß an die Gate-Elektrode des dritten Transistors (40) eine Taktspannung angelegt ist, wobei er der Vorentladung des vom zweiten Transistor (10) gebildeten Speicherkondensa­ tors dient.
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