JPS63104373A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関し、さらに詳しくは、
高抵抗負荷素子と駆動用トランジスタとの直列接続によ
る一組のインバータを、伝送用トランジスタによりフリ
ップフロップ構成に接続したメモリセルからなるスタテ
ィック型の半導体記憶装置の改良された高密度化構造に
係るものである。

〔従来の技術〕

従来例でのこの種の半導体記憶装置におけるスタティッ
クメモリセル（いわゆる、高抵抗負荷型メモリセル）の
等価回路を第２図（ａ）に示し、また、同上メモリセル
でのＸ、Ｙ方向に対応した模式的な断面構造を同図（ｂ
）に示しである。

すなわち、まず、第２図（ａ）に示す従来例回路におい
て、符号Ｒ１は一組の高抵抗負荷素子、１１１２はこれ
らの各高抵抗負荷素子に直列接続されてインバータを構
成する一組の駆動用トランジスタ、Ｍ３はこれらのイン
バータをフリップフロップ構成に接続する一組の伝送用
トランジスタ、Ｗ、Ｌはワードライン、Ｂ、Ｌはビット
ライン、ＧＮＤは接地である。

また、第２図（ｂ）に示す従来例構造において、符号１
はシリコン半導体基板、２，２ａはこの基板上に拡散形
成されたそれぞれ拡散層で、その２ａは記憶メート、３
は素子間分離用絶縁膜、４ａ　、　５ａおよび４ｂ、５
ｂはそれぞれゲート絶縁膜、および多結晶シリコンゲー
ト電極で、その４ａ　、　５ａは駆動用トランジスタ、
その４ｂ、５ｂは伝送用トランジスタ、６は絶縁膜、７
ａ、７ｂは多結晶シリコン配線部で、その７ｂは電源線
、８はこの電源線の一部を高抵抗値化して形成した高抵
抗負荷素子としての高抵抗部である。

しかして、前記従来例構成の場合、ビットラインＢ、Ｌ
、およびワードラインＷ、Ｌによって選択されたメモリ
セルは、駆動用トランジスタＭ２がオンとなり、高抵抗
負荷素子Ｒ１と伝送用トランジスタＭ３とからなるフリ
ップフロップ回路が動作して、所定のデータをラッチし
、また、データの読、み出しは、ワードライン讐ルによ
って駆動用トランジスタＭ２をオンとし、ビットライン
Ｂル上にラッチされているデータを、それぞれに引き出
して行なうのである。

〔発明が解決しようとする問題点〕

こ−で、前記したように従来例構成でのスタティック型
半導体記憶装置においては、一つのメモリセル構成のた
めに、少なくとも４個のトランジスタと、他に２個の高
抵抗負荷素子との各構成要素を具備しなければならず、
このために半導体基板上で比較的広い面積を必要として
おり、装置の高集積化、高密度化を妨げると云う問題点
があった。

この発明は、従来例装置におけるこのような問題点を改
善するためになされたもので、その目的とするところは
、高集積化、高密度化に適した。

この種のスタティック型半導体記憶装置を提供すること
である。

〔問題点を解決するための手段〕

前記目的を達成するために、この発明に係る半導体記憶
装置は、スタティックメモリセルを構成する個々一組づ
ゝの高抵抗負荷素子、駆動用トランジスタ、および伝送
用トランジスタの各構成要素のうちの少なくとも一組を
、半導体基板上ではなく、絶縁膜上に堆積された多結晶
シリコン層。

非晶質シリコン層、またはこれらの単結晶化層上に、二
層構造で形成したものである。

〔作　　　用〕

すなわち、この発明では、スタティックメモリセルを構
成する個々−組づ〜の高抵抗負荷素子。

駆動用トランジスタ、および伝送用トランジスタの各構
成要素のうちの少なくとも一組を、絶縁膜上に堆積され
た二層構造としての多結晶シリコン層、非晶質シリコン
層、またはこれらのＩｉ結晶化層上に形成するために、
装置の高集積化、高密度化を大きく向上し得るのである
。

〔実　施　例〕

以下、この発明に係る半導体記憶装置の一実施例につき
、第１図を参照して詳細に説明する。

第１図はこの実施例を適用したスタティックメモリセル
の概要構造を示す断面図であり、この第１図実施例構造
において、前記第２図（ａ）、（ｂ）従来例構造と同一
符号は同一または相当部分を示している。

この実施例構造においても、符号１はシリコン半導体基
板、２．２ａはこの基板上に拡散形成されたそれぞれ拡
散層で、その２ａは記憶ノード、３は素子間分離用絶縁
膜、４ａ、５ａおよび４ｂ、５ｂはそれぞれゲート絶縁
膜、多結晶シリコンゲート電極であって、その４ａ　、
　５ａは駆動用トランジスタを示し、また、その４ｂ、
５ｂは絶縁膜６を介して堆積された多結晶シリコン層１
０Ｅの一部に形成される伝送用トランジスタであり、こ
れらの各トランジスタはこのように二層構造とされる。

そしてまた、同多結晶シリコン層１０の所定部分には、
配線部７ａ、電源線７ｂ、それに高抵抗値化した高抵抗
負荷素子としての高抵抗部８を形成すると共に、接地Ｇ
ＮＤを兼ねさせており、さらに、これらの上にパッシベ
ーション膜１１を形成し、このようにして所期のスタテ
ィックメモリセルを得るのである。

こ＼で、前記高抵抗負荷素子としての高抵抗部８につい
ては、例えば、イオン注入によって形成すればよく、ま
た、前記多結晶シリコン層１０」二の伝送用トランジス
タＭ３も、その多結晶シリコンゲートをマスクにして、
イオン注入により自己整合的に形成するソース−ドレイ
ン領域を有し、さらに、前記多結晶シリコン層１ｏにつ
いては、その洩れ電流を低減させるために、レーザービ
ームなどで再結晶化してもよい。

すなわち、この実施例構造においては、前記したように
、各駆動用トランジスタＭ２を、シリコン半導体基板１
上に形成させ、また、各高抵抗負荷素子Ｒ１，および各
伝送用トランジスタＭ３のフリップフロップ回路を、シ
リコン半導体基板１に絶縁膜を介して堆積させた二層目
の多結晶シリコン層１０上に形成させ、これらを二層構
造としてあり、また、その動作については、従来例の場
合と全く同様である。

従って、この実施例構造の場合には、フリップフロップ
回路を、シリコン半導体基板ｌ上ではなく、二層目の多
結晶シリコン層１０上に形成させるために、装置構成と
しての集積度を大きく向上し得るのである。そして、二
層目の多結晶シリコン層１０とシリコン半導体基板１と
のＰｉ統には、埋め込みコンタクトを採用することで、
より一層の高集積化が可能になる。

なお、前記実施例構成においては、駆動用トランジヌタ
を、シリコン半導体基板上に形成させ、また、各高抵抗
負荷素子、および各伝送用トランジスタのフリ−７ブフ
ロツプ回路を、二層目の多結晶シリコン層上に形成させ
ているが、これを反対にしてもよく、要は各構成要素の
少なくとも一つを二層目の多結晶シリコン層上に形成さ
せるようにすればよい。

また、前記実施例での二層目基板としては、多結晶シリ
コン層、非晶質シリコン層、またはこれらの単結晶化層
であってもよく、さらに、こ−ではｎ−チャンネルＭＯ
３型の半導体記憶装置について述べたが、ＣＭＯＳ型の
半導体記憶装置などにも適用できることは勿論である。

〔発明の効果〕

以上詳述したように、この発明によれば、スタティック
メモリセルを構成する個々−組づ〜の高抵抗負荷素子、
駆動用トランジスタ、および伝送用トランジスタの各構
成要素のうちの少なくとも一組を、半導体基板上ではな
く、絶縁膜上に堆積された多結晶シリコン層、非晶質シ
リコン層、またはこれらの単結晶化層上に、二層構造で
形成するために、この種の装置の高集積化、高密度化を
大きく向上し得るのであり、また、構造自体も比較的簡
単で容易に実施できるなどの優れた特長を有するもので
ある。

【図面の簡単な説明】 第１図はこの発明に係る半導体記憶装置の一実施例を適
用したスタティックメモリセルの概要構造を示す断面図
であり、また第２図（ａ）、（ｂ）は従来例による同上
装置のスタティックメモリセルの等価回路図、および同
上概要構造を模式的に示す断面図である。 Ｒ１・・・・高抵抗負荷素子、Ｍ２・・・・駆動用トラ
ンジスタ、Ｍ３・・・・伝送用トランジスタ。 １・・・・シリコン半導体基板、　２，２ａ・・・・拡
散層、３・・・・素子間分離絶縁膜、４ａ、４ｂ・・・
・ゲート絶縁膜、５ａ、５ｂ・・・・ゲート電極、６・
・・・絶縁膜、７ａおよび７ｂ・・・・多結晶シリコン
配線部、および多結晶シリコン電源線、８・・・・高抵
抗部、ｌＯ・・・・多結晶シリコン層、１１・・・・パ
ッシベーション膜。

Claims (1)

【特許請求の範囲】
1. 　高抵抗負荷素子および駆動用トランジスタの直列接続
   による一組のインバータを、伝送用トランジスタにより
   フリップフロップ構成に接続したメモリセルからなるス
   タティック型半導体記憶装置において、前記個々一組づ
   ゝの高抵抗負荷素子、駆動用トランジスタ、および伝送
   用トランジスタの各構成要素のうちの少なくとも一組を
   、絶縁膜上に堆積された多結晶シリコン層、非晶質シリ
   コン層、またはこれらの単結晶化層上に形成したことを
   特徴とする半導体記憶装置。