JPH03148170A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03148170A JPH03148170A JP1286507A JP28650789A JPH03148170A JP H03148170 A JPH03148170 A JP H03148170A JP 1286507 A JP1286507 A JP 1286507A JP 28650789 A JP28650789 A JP 28650789A JP H03148170 A JPH03148170 A JP H03148170A
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- mis transistors
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- thin film
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Links
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、ＭＩＳトランジスタによって構成されたスタ
ティック型メモリセルに関する。
ティック型メモリセルに関する。
［発明の概要］
本発明は半導体集積回路装置に用いられるスタティック
型メモリセル於いて、単結晶シリコン基板表面に騒動用
ＭＩＳトランジスタを形成し、単結晶シリコン基板表面
上に絶縁膜を介して負荷用ＭＩＳトランジスタ及び伝送
用ＭＩＳトランジスタを形成するとともに負荷用ＭＩＳ
トランジスタＲ１及びＲ２と伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４のチャンネル部に接する層間絶縁膜を負荷
用ＭＩＳトランジスタＲ１及びＲ２と伝送用ＭＩＳトラ
ンジスタＱ３及びＱ４のゲート絶縁膜よりも厚くし不純
物をほとんど含まない酸化硅素で形成したことによって
、寄生ＭＩＳトランジスタによる誤動作がなく負 − 画用ＭＩＳトランジスタ及び伝送用ＭＩＳトランジスタ
のリーク電流の少ないスタティック型メモリセルをチッ
プサイズの低減を計りながら実現したものである。
型メモリセル於いて、単結晶シリコン基板表面に騒動用
ＭＩＳトランジスタを形成し、単結晶シリコン基板表面
上に絶縁膜を介して負荷用ＭＩＳトランジスタ及び伝送
用ＭＩＳトランジスタを形成するとともに負荷用ＭＩＳ
トランジスタＲ１及びＲ２と伝送用ＭＩＳトランジスタ
Ｑ３及びＱ４のチャンネル部に接する層間絶縁膜を負荷
用ＭＩＳトランジスタＲ１及びＲ２と伝送用ＭＩＳトラ
ンジスタＱ３及びＱ４のゲート絶縁膜よりも厚くし不純
物をほとんど含まない酸化硅素で形成したことによって
、寄生ＭＩＳトランジスタによる誤動作がなく負 − 画用ＭＩＳトランジスタ及び伝送用ＭＩＳトランジスタ
のリーク電流の少ないスタティック型メモリセルをチッ
プサイズの低減を計りながら実現したものである。
［従来の技術］
従来技術によるＣＭＩＳスタティック型メモツメモリセ
ル施例の平面図及び断面図を第４図及び第５図に示す。
ル施例の平面図及び断面図を第４図及び第５図に示す。
第６図は第４図に示したＣＭＩＳスタティック型メモツ
メモリセル図である。
メモリセル図である。
２００は、Ｐ−型単結晶シリコン基板である。
２０１・２０２・２０３・２０４・２０５・２０６は、
ｐ−型単結晶シリコン基板２００の一表面に形成された
Ｎ＋型領領域ある。２０７・２０８は、Ｐ−型単結晶シ
リコン基板２００の一表面に絶縁膜を介して形成された
１層目のＮ“型多結晶シリコン薄膜層である。２０９・
２１０は、１層目のＮ＋型型詰結晶シリコン薄膜層２０
７２０８上に絶縁膜を介して形成された２層目のＮ＋型
型詰結晶シリコン薄膜層ある。
ｐ−型単結晶シリコン基板２００の一表面に形成された
Ｎ＋型領領域ある。２０７・２０８は、Ｐ−型単結晶シ
リコン基板２００の一表面に絶縁膜を介して形成された
１層目のＮ“型多結晶シリコン薄膜層である。２０９・
２１０は、１層目のＮ＋型型詰結晶シリコン薄膜層２０
７２０８上に絶縁膜を介して形成された２層目のＮ＋型
型詰結晶シリコン薄膜層ある。
２１３・２１６・２１７及び２１４・２１５は。
２層目のＮ＋＋多結晶シリコン薄膜層２０９・２１０上
に絶ｍ膜を介して形成された３層目のＰ＋型及びＮ−型
多結晶シリコン薄膜層である。
に絶ｍ膜を介して形成された３層目のＰ＋型及びＮ−型
多結晶シリコン薄膜層である。
２２０・２２１・２２３は、Ｎ＋型領領域２０１たは２
０２及び２０４と１層目のＮ＋型型詰結晶シリコンＮ膜
層２０７び２０８とを電気的に接続するための埋め込み
コンタクト部である。
０２及び２０４と１層目のＮ＋型型詰結晶シリコンＮ膜
層２０７び２０８とを電気的に接続するための埋め込み
コンタクト部である。
２２２は、Ｎ１型領域２０３と２層目のＮ１型多結晶シ
リコン薄膜Ｍ２Ｏ９とを電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
＋型多結晶シリコンｆｉ１膜層２０８または２Ｎ目のＮ
＋＋多結晶シリコン薄膜層２０９と３層目のＰ＋型多結
晶シリコン薄膜層２１６または２１７とを電気的に接続
するためのコンタクトホールである。２１８・２１９は
、Ｎ′型領領域２０５たは２０６と第５図では国権して
いないが３層目のＰ＋型及びＮ−型多結晶シリコン薄膜
Ｍ２１３・２１６・２１７及び２１４・２１５上に絶縁
膜を介し＝ ６− て形成されたアルミニューム配線層２２４とを電気的に
接続するためのコンタクトホールである。
リコン薄膜Ｍ２Ｏ９とを電気的に接続するための埋め込
みコンタクト部である。２１１・２１２は、１層目のＮ
＋型多結晶シリコンｆｉ１膜層２０８または２Ｎ目のＮ
＋＋多結晶シリコン薄膜層２０９と３層目のＰ＋型多結
晶シリコン薄膜層２１６または２１７とを電気的に接続
するためのコンタクトホールである。２１８・２１９は
、Ｎ′型領領域２０５たは２０６と第５図では国権して
いないが３層目のＰ＋型及びＮ−型多結晶シリコン薄膜
Ｍ２１３・２１６・２１７及び２１４・２１５上に絶縁
膜を介し＝ ６− て形成されたアルミニューム配線層２２４とを電気的に
接続するためのコンタクトホールである。
２３１は、１層目のＮ＋型型詰結晶シリコン薄膜層２０
８ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型型詰結晶シリコン薄膜層２１０ゲート電極とする伝
送用Ｎチャンネル対工ＳトランジスタＱ３のゲート絶縁
膜である。２３３は、１層目のＮ“型多結晶シリコン薄
膜層２０８をゲート電極とする負荷用ＰチャンネルＭＩ
ＳトランジスタＲ１のゲート絶縁膜であり、２３４は３
層目のＰ＋型及びＮ−型多結晶シリコン薄膜層２１３・
２１６・２１７及び２１４・２１５とアルミニューム配
線層２２４との層間絶縁膜である。
８ゲート電極とする駆動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。２３２は、２層目のＮ
＋型型詰結晶シリコン薄膜層２１０ゲート電極とする伝
送用Ｎチャンネル対工ＳトランジスタＱ３のゲート絶縁
膜である。２３３は、１層目のＮ“型多結晶シリコン薄
膜層２０８をゲート電極とする負荷用ＰチャンネルＭＩ
ＳトランジスタＲ１のゲート絶縁膜であり、２３４は３
層目のＰ＋型及びＮ−型多結晶シリコン薄膜層２１３・
２１６・２１７及び２１４・２１５とアルミニューム配
線層２２４との層間絶縁膜である。
チャンネル部がＰ−型単結晶シリコン基板２００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートはＮ＋型領領域２
０１２０３・ＩＪｉｉＪ＝ ７ ＝ 目のＮ＋型型詰結晶シリコン薄膜層２０８びＮ１型領域
２０２・２０４・２層目のＮ＋型型詰結晶シリコン薄膜
層２０９あり、伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４のソースまたはドレイン・ドレインまたは
ソース・ゲートはＮ＋型領領域２０３２０５・２層目の
Ｎ＋型多結晶シリコン薄膜ＦＪ２１０及びＮ＋型領領域
２０４２０６・２層目のＮ１型多結晶シリコン薄膜層２
１０である。チャンネル部が３層目のＮ−型多結晶シリ
コン薄膜層２１４及び２１５に形成された負荷用Ｐチャ
ンネルＭＩＳトランジスタＲ１及びＲ２のソース・ドレ
イン・ゲートは、３層目のＰ＋型多結晶シリコン薄膜層
２１３・２１６・１層目のＮ＋型型詰結晶シリコン薄膜
層２０８び３層目のＰ＋型多結晶シリコン薄膜層２１３
・２１７・２層目のＮ１型多結晶シリコン薄膜層２０９
である。
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートはＮ＋型領領域２
０１２０３・ＩＪｉｉＪ＝ ７ ＝ 目のＮ＋型型詰結晶シリコン薄膜層２０８びＮ１型領域
２０２・２０４・２層目のＮ＋型型詰結晶シリコン薄膜
層２０９あり、伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４のソースまたはドレイン・ドレインまたは
ソース・ゲートはＮ＋型領領域２０３２０５・２層目の
Ｎ＋型多結晶シリコン薄膜ＦＪ２１０及びＮ＋型領領域
２０４２０６・２層目のＮ１型多結晶シリコン薄膜層２
１０である。チャンネル部が３層目のＮ−型多結晶シリ
コン薄膜層２１４及び２１５に形成された負荷用Ｐチャ
ンネルＭＩＳトランジスタＲ１及びＲ２のソース・ドレ
イン・ゲートは、３層目のＰ＋型多結晶シリコン薄膜層
２１３・２１６・１層目のＮ＋型型詰結晶シリコン薄膜
層２０８び３層目のＰ＋型多結晶シリコン薄膜層２１３
・２１７・２層目のＮ１型多結晶シリコン薄膜層２０９
である。
また ■ＳＳの配線は、１層目のＮ＋型多結晶シリコン
ＷＪ膜層２０７である。ＶＤＤの配線は、３層目のＰ＋
型多結晶シリコン薄ＰｉＩ層２１ − ３である。ワード線ＷＬは、２層目のＮ＋型多結晶シリ
コン蒋膜層２１０である。ビット線対ＢＬ及び／ＢＬは
、コンタクトホール２１８及び２１９に接続されるアル
ミニューム配線層２２４である。
ＷＪ膜層２０７である。ＶＤＤの配線は、３層目のＰ＋
型多結晶シリコン薄ＰｉＩ層２１ − ３である。ワード線ＷＬは、２層目のＮ＋型多結晶シリ
コン蒋膜層２１０である。ビット線対ＢＬ及び／ＢＬは
、コンタクトホール２１８及び２１９に接続されるアル
ミニューム配線層２２４である。
［発明が解決しようとする課題］
ところで、スタティック型メモリセルの設計上、駆動用
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬとＷによるＭＩ
Ｓトランジスタの能力）比を３：ｌ以−ヒにすると共に
、チップサイズを小さく抑えるため、駆動用Ｎチャンネ
ルＭＩＳトランジスタＱ１及びＱ２と伝送用Ｎチャンネ
ル対工ＳトランジスタＱ３及びＱ４のトランジスタサイ
ズ（ＭＩＳトランジスタのＬとＷ）をできるだけ小さい
寸法にしなければならない。
ＮチャンネルＭＩＳトランジスタＱ１及びＱ２と伝送用
ＮチャンネルＭＩＳトランジスタＱ３及びＱ４とによっ
て、スタティック型メモリセルの安定性が決定されるの
で一般的にβ（ＭＩＳトランジスタのＬとＷによるＭＩ
Ｓトランジスタの能力）比を３：ｌ以−ヒにすると共に
、チップサイズを小さく抑えるため、駆動用Ｎチャンネ
ルＭＩＳトランジスタＱ１及びＱ２と伝送用Ｎチャンネ
ル対工ＳトランジスタＱ３及びＱ４のトランジスタサイ
ズ（ＭＩＳトランジスタのＬとＷ）をできるだけ小さい
寸法にしなければならない。
そこで、従来 伝送用ＮチャンネルＭＩＳ トランジス
タＱ３及びＱ４のβをでき石だけ小さくすることで駆動
用ＮチャンネルＭ Ｉ Ｓ トランジスタＱ１及びＱ２
のβを小さくするようにしていた。
タＱ３及びＱ４のβをでき石だけ小さくすることで駆動
用ＮチャンネルＭ Ｉ Ｓ トランジスタＱ１及びＱ２
のβを小さくするようにしていた。
しかし、従来技術では伝送用ＮチャンネルＭＩＳトラン
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
ジスタＱ３及びＱ４のβがＷの最小寸法で決まるので、
メモリセルのセルサイズを小さくするのに限度があった
。
［課題を解決するための手段］
本発明の半導体集積回路装置は、チャンネル部が半導体
基板表面に形成された駆動用ＭＩＳトランジスタＱ１及
びＱ２とチャンネル部が絶縁膜上の半導体薄膜層に形成
された負荷用ＭＩＳトランジスタＲ１及びＲ２と伝送用
ＭＩＳトランジスタＱ３及びＱ４とでスタティック型メ
モリセルが構成され、前記負荷用ＭＩＳ ｌ−ランジス
タＲ１及びＲ２上に第１の絶！！膜を介し前記伝送用Ｍ
ＩＳトランジスタＱ３及びＱ４が設けられると共に前記
負荷用ＭＩＳトランジスタＲ１及びＲ２もしくは前記伝
送用ＭＩＳトラン１０ − ジスタＱ３及びＱ４のチャンネル部に接する少なくとも
一部の第１の絶縁膜の膜厚は前記負荷用ＭＩＳ ｌ−ラ
ンジスタＲ１及びＲ２もしくは伝送用ＭＩＳトランジス
タＱ３及びＱ４のゲート絶縁膜よりも厚く形成され、前
記伝送用ＭＩＳトランジスタＱ３及びＱ４上に第２の絶
縁膜を介してビット線対の金属配＃層が設けられると共
に前記伝送用ＭＩＳトランジスタＱ３及びＱ４のチャン
ネル部に接する少なくとも一部の第２の絶縁膜の膜厚は
前記伝送用ＭＩＳトランジスタＱ３及びＱ４のゲート絶
縁膜よりも厚く形成されていることを特徴とする。
基板表面に形成された駆動用ＭＩＳトランジスタＱ１及
びＱ２とチャンネル部が絶縁膜上の半導体薄膜層に形成
された負荷用ＭＩＳトランジスタＲ１及びＲ２と伝送用
ＭＩＳトランジスタＱ３及びＱ４とでスタティック型メ
モリセルが構成され、前記負荷用ＭＩＳ ｌ−ランジス
タＲ１及びＲ２上に第１の絶！！膜を介し前記伝送用Ｍ
ＩＳトランジスタＱ３及びＱ４が設けられると共に前記
負荷用ＭＩＳトランジスタＲ１及びＲ２もしくは前記伝
送用ＭＩＳトラン１０ − ジスタＱ３及びＱ４のチャンネル部に接する少なくとも
一部の第１の絶縁膜の膜厚は前記負荷用ＭＩＳ ｌ−ラ
ンジスタＲ１及びＲ２もしくは伝送用ＭＩＳトランジス
タＱ３及びＱ４のゲート絶縁膜よりも厚く形成され、前
記伝送用ＭＩＳトランジスタＱ３及びＱ４上に第２の絶
縁膜を介してビット線対の金属配＃層が設けられると共
に前記伝送用ＭＩＳトランジスタＱ３及びＱ４のチャン
ネル部に接する少なくとも一部の第２の絶縁膜の膜厚は
前記伝送用ＭＩＳトランジスタＱ３及びＱ４のゲート絶
縁膜よりも厚く形成されていることを特徴とする。
［実施例］
本発明の一実施例として、ＣＭＩＳスタティック型メモ
型上モリセル図及び断面図を第１図及び第２図に示す。
型上モリセル図及び断面図を第１図及び第２図に示す。
第３図は、第１図に示したＣＭＩＳスタティック型メモ
型上モリセル図である。
型上モリセル図である。
１００は、Ｐ−型単結晶シリコン基板である。
１０１・１０２・１０３・１０４は、Ｐ−型車１１
結晶シリコン基板１００の一表面に形成されたＮ＋型領
欅である。１０５・１０６は、Ｐ−型単結晶シリコン基
板１００の一表面に絶縁膜を介して形成された１層目の
Ｎ＋＋多結晶シリコンＮ膜層である。１０７は、１層目
のＮ＋型型詰結晶シリコン薄膜層１０５１０６上に絶縁
膜を介して形成された２層目のＮ＋型多結晶シリコン薄
ｍ層である。１０８・１１１・１１２及び１０９・１１
０は、２層目のＮ１型多結晶シリコンＮ膜層１０７上に
絶縁膜を介して形成された３層目のＰ＋型及びＮ−型多
結晶シリコン薄膜層である。１１３は、３層目のＰ＋型
及びＮ−型多結晶シリコンＮ膜Ｗｉ１０８・１１１・１
１２及び１０９・１１０上に絶縁膜を介して形成された
４層目のＮ８型多結晶シリコンＮ膜層である。１１４・
１１５・１１８・１１９及び１１６・１１７は、４層目
のＮ＋型多結晶シリコン薄！！層１１３上に絶縁膜を介
して形成された５Ｎ目のＮ＋型及びＰ−型多結晶シリコ
ン薄膜層である。１３０・１３１は、Ｎ＋型領域 ２− １０１または１０２と１層目のＮ＋型型詰結晶シリコン
薄膜１０５とを電気的に接続するための埋め込みコンタ
クト部である。１３２は、Ｎ“型領域１０３と２層目の
Ｎ＋型型詰結晶シリコン薄膜層１０７を電気的に接続す
るための埋め込みコンタクト部である。１３３は、Ｎ＋
型領領域１０４１層目のＮ＋型型詰結晶シリコン薄膜層
１０６を電気的に接続するための埋め込みコンタクト部
である。１３４は、２層目のＮ１型多結晶シリコン薄膜
層１０７と３層目のＰ１型多結晶シリコン薄ＩＩ層１１
１とを電気的に接続するためのコンタクトホールである
。１３５は、１層目のＮ＋型型詰結晶シリコン薄膜層１
０６３Ｎ目のＰ＋型多結晶シリコン薄膜層１１２とを電
気的に接続するためのコンタクトホールである。１３６
・１３７は、少なくとも一部がコンタクトホール１３４
・１３５上にあり、３層目のＰ＋型多結晶シリコン薄膜
Ｍ１１１または１１．２と５ＷＪ目のＮ”型多結晶シリ
コン薄膜層１１４または１１５とを電気的に接続する〜
１３− ためのコンタクトホールである。１３８・１３９は、少
なくとも一部がＩＮ目のＮ＋型型詰結晶シリコン薄膜層
１０５たは３層目のＰ中型多結晶シリコン薄膜層１０８
上に絶＃ｉ膜を介して形成された５層目のＮ＋型型詰結
晶シリコン薄膜層１１８たは１１９と第１図では国権し
ていないが５層目のＮ＋型及びＰ−型多結晶シリコン薄
膜１ｉ１１４・１１５・１１８・１１９及び１１６・１
１７上に絶縁膜を介して形成されたアルミニューム配線
層１２０とを電気的に接続するためのコンタクトホール
である。
欅である。１０５・１０６は、Ｐ−型単結晶シリコン基
板１００の一表面に絶縁膜を介して形成された１層目の
Ｎ＋＋多結晶シリコンＮ膜層である。１０７は、１層目
のＮ＋型型詰結晶シリコン薄膜層１０５１０６上に絶縁
膜を介して形成された２層目のＮ＋型多結晶シリコン薄
ｍ層である。１０８・１１１・１１２及び１０９・１１
０は、２層目のＮ１型多結晶シリコンＮ膜層１０７上に
絶縁膜を介して形成された３層目のＰ＋型及びＮ−型多
結晶シリコン薄膜層である。１１３は、３層目のＰ＋型
及びＮ−型多結晶シリコンＮ膜Ｗｉ１０８・１１１・１
１２及び１０９・１１０上に絶縁膜を介して形成された
４層目のＮ８型多結晶シリコンＮ膜層である。１１４・
１１５・１１８・１１９及び１１６・１１７は、４層目
のＮ＋型多結晶シリコン薄！！層１１３上に絶縁膜を介
して形成された５Ｎ目のＮ＋型及びＰ−型多結晶シリコ
ン薄膜層である。１３０・１３１は、Ｎ＋型領域 ２− １０１または１０２と１層目のＮ＋型型詰結晶シリコン
薄膜１０５とを電気的に接続するための埋め込みコンタ
クト部である。１３２は、Ｎ“型領域１０３と２層目の
Ｎ＋型型詰結晶シリコン薄膜層１０７を電気的に接続す
るための埋め込みコンタクト部である。１３３は、Ｎ＋
型領領域１０４１層目のＮ＋型型詰結晶シリコン薄膜層
１０６を電気的に接続するための埋め込みコンタクト部
である。１３４は、２層目のＮ１型多結晶シリコン薄膜
層１０７と３層目のＰ１型多結晶シリコン薄ＩＩ層１１
１とを電気的に接続するためのコンタクトホールである
。１３５は、１層目のＮ＋型型詰結晶シリコン薄膜層１
０６３Ｎ目のＰ＋型多結晶シリコン薄膜層１１２とを電
気的に接続するためのコンタクトホールである。１３６
・１３７は、少なくとも一部がコンタクトホール１３４
・１３５上にあり、３層目のＰ＋型多結晶シリコン薄膜
Ｍ１１１または１１．２と５ＷＪ目のＮ”型多結晶シリ
コン薄膜層１１４または１１５とを電気的に接続する〜
１３− ためのコンタクトホールである。１３８・１３９は、少
なくとも一部がＩＮ目のＮ＋型型詰結晶シリコン薄膜層
１０５たは３層目のＰ中型多結晶シリコン薄膜層１０８
上に絶＃ｉ膜を介して形成された５層目のＮ＋型型詰結
晶シリコン薄膜層１１８たは１１９と第１図では国権し
ていないが５層目のＮ＋型及びＰ−型多結晶シリコン薄
膜１ｉ１１４・１１５・１１８・１１９及び１１６・１
１７上に絶縁膜を介して形成されたアルミニューム配線
層１２０とを電気的に接続するためのコンタクトホール
である。
１５０は、１層目のＮ１型多結晶シリコン薄膜層１０６
をゲート電極とする騒動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。１５１は、１Ｎ目のＮ
＋型型詰結晶シリコン薄膜層１０６ゲート電極とする負
荷用ＰチャンネルＭＩＳトランジスタＲ１のゲート絶ｍ
ＦＪである。１５２は、３層目のＰ＋型及びＮ−型多結
晶シリコン薄膜層１０８・１１１・１１２及び１１９・
１１０と４Ｎ目のＮ＋型多結晶シ ４− リコン薄膜層１１３との眉間絶縁膜であり、負荷用ＭＩ
ＳトランジスタＲ１のゲート絶縁膜１５１よりも厚く尚
且つほとんど不純物を含まない酸化硅素によって形成さ
れている。１５３は、４Ｎ目のＮ＋型型詰結晶シリコン
薄膜層１１３ゲート電極とする伝送用ＮチャンネルＭＩ
ＳトランジスタＱ３のゲート絶縁膜である。１５４は、
５層目のＮ１型及びＰ−型多結晶シリコン薄膜層１１４
・１１５・１１８・１１９及び１１６・１１７とアルミ
ニューム配線層１２０との層間絶縁膜であり、ゲート絶
縁Ｍ１５３よりも厚く尚且つほとんど不純物を含まない
酸化硅素によって形成されている。
をゲート電極とする騒動用ＮチャンネルＭＩＳトランジ
スタＱ１のゲート絶縁膜である。１５１は、１Ｎ目のＮ
＋型型詰結晶シリコン薄膜層１０６ゲート電極とする負
荷用ＰチャンネルＭＩＳトランジスタＲ１のゲート絶ｍ
ＦＪである。１５２は、３層目のＰ＋型及びＮ−型多結
晶シリコン薄膜層１０８・１１１・１１２及び１１９・
１１０と４Ｎ目のＮ＋型多結晶シ ４− リコン薄膜層１１３との眉間絶縁膜であり、負荷用ＭＩ
ＳトランジスタＲ１のゲート絶縁膜１５１よりも厚く尚
且つほとんど不純物を含まない酸化硅素によって形成さ
れている。１５３は、４Ｎ目のＮ＋型型詰結晶シリコン
薄膜層１１３ゲート電極とする伝送用ＮチャンネルＭＩ
ＳトランジスタＱ３のゲート絶縁膜である。１５４は、
５層目のＮ１型及びＰ−型多結晶シリコン薄膜層１１４
・１１５・１１８・１１９及び１１６・１１７とアルミ
ニューム配線層１２０との層間絶縁膜であり、ゲート絶
縁Ｍ１５３よりも厚く尚且つほとんど不純物を含まない
酸化硅素によって形成されている。
チャンネル部がＰ−型単結晶シリコン基板１００表面に
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートは、Ｎ“型領域１
０１・１０３・１層目のＮ１型多結晶シリコン薄膜Ｍ１
０６及びＮ＋型領領域１０２１０４・２層目のＮ“型多
結晶シリコン薄膜Ｊｉｌ１０７である。チャンネル１５ 部が３Ｎ目のＮ−型多結晶シリコン薄ＭＮ１１０９及び
１１０に形成された負荷用ＰチャンネルＭＩＳトランジ
スタＲ１及びＲ２のソース・ドレイン・ゲートは、３層
目のＰ＋型多結晶シリコン薄膜層１０８・１１１・１層
目のＮ＋型型詰結晶シリコン薄膜層１０６び３層目のＰ
＋型多結晶シリコン薄膜ＪｉＪ１０８・１１２・２Ｎ目
のＮ＋＋多結晶シリコン薄膜層１０７である。
形成された駆動用ＮチャンネルＭＩＳトランジスタＱ１
及びＱ２のソース・ドレイン・ゲートは、Ｎ“型領域１
０１・１０３・１層目のＮ１型多結晶シリコン薄膜Ｍ１
０６及びＮ＋型領領域１０２１０４・２層目のＮ“型多
結晶シリコン薄膜Ｊｉｌ１０７である。チャンネル１５ 部が３Ｎ目のＮ−型多結晶シリコン薄ＭＮ１１０９及び
１１０に形成された負荷用ＰチャンネルＭＩＳトランジ
スタＲ１及びＲ２のソース・ドレイン・ゲートは、３層
目のＰ＋型多結晶シリコン薄膜層１０８・１１１・１層
目のＮ＋型型詰結晶シリコン薄膜層１０６び３層目のＰ
＋型多結晶シリコン薄膜ＪｉＪ１０８・１１２・２Ｎ目
のＮ＋＋多結晶シリコン薄膜層１０７である。
チャンネル部が５層目のＰ−型多結晶シリコン薄膜層１
１６及び１１７に形成された伝送用ＮチャンネルＭＩＳ
トランジスタＱ３及びＱ４のソースまたはドレイン・
ドレインまたはソース・ゲートは、５層目のＮ１型多結
晶シリコン薄膜層１１４・１１８・４層目のＮ＋＋多結
晶シリコン薄膜Ｎ１１３及び５層目のＮ＋型型詰結晶シ
リコン薄膜層１１５１１９・４１ｆ目のＮ１型多結晶シ
リコン薄膜Ｎ１１３である。
１６及び１１７に形成された伝送用ＮチャンネルＭＩＳ
トランジスタＱ３及びＱ４のソースまたはドレイン・
ドレインまたはソース・ゲートは、５層目のＮ１型多結
晶シリコン薄膜層１１４・１１８・４層目のＮ＋＋多結
晶シリコン薄膜Ｎ１１３及び５層目のＮ＋型型詰結晶シ
リコン薄膜層１１５１１９・４１ｆ目のＮ１型多結晶シ
リコン薄膜Ｎ１１３である。
ＶＳＳの配線は、１層目のＮ＋＋多結晶シリコン薄膜Ｎ
１０５である。ＶＤＤの配線は、ＶＳＳの配線１０５と
平行に形成されるとともに−１６− 負荷用ＰチャンネルＭＩＳトランジスタＲ１及びＲ２の
ソースと一体形成された３Ｎ目のＰ１１型多結晶シリコ
ン薄膜１０８である。ワード＃ｌＷＬの配線は、ＶＳＳ
の配線１０５と平行に形成されるとともに伝送用Ｎチャ
ンネルＭＩＳトランジスタＱ３及びＱ４のゲート電極と
一体形成された４層目のＮ＋型型詰結晶シリコン薄膜層
１１３ある。ビット線対ＢＬ及び／ＢＬの配線は、ＶＳ
Ｓの配線１０５及びワード線ＷＬ１１３と直交して形成
されるとともにコンタクトホール１３８及び１３９に接
続されたアルミニューム配線層１２０である。
１０５である。ＶＤＤの配線は、ＶＳＳの配線１０５と
平行に形成されるとともに−１６− 負荷用ＰチャンネルＭＩＳトランジスタＲ１及びＲ２の
ソースと一体形成された３Ｎ目のＰ１１型多結晶シリコ
ン薄膜１０８である。ワード＃ｌＷＬの配線は、ＶＳＳ
の配線１０５と平行に形成されるとともに伝送用Ｎチャ
ンネルＭＩＳトランジスタＱ３及びＱ４のゲート電極と
一体形成された４層目のＮ＋型型詰結晶シリコン薄膜層
１１３ある。ビット線対ＢＬ及び／ＢＬの配線は、ＶＳ
Ｓの配線１０５及びワード線ＷＬ１１３と直交して形成
されるとともにコンタクトホール１３８及び１３９に接
続されたアルミニューム配線層１２０である。
本発明によれば、伝送用ＮチャンネルＭＩＳトランジス
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳ ｌ
−ランジスタＱ１及びＱ２もしくは負荷用Ｐチャンネル
ＭＩＳトランジスタＲ１及びＲ２上に絶縁膜を介して形
成された５層目のＰ−型多結晶シリコン薄膜層１１６及
び１１７に設けることによって、トランジ１７ スタの移動度がチャンネル部をＰ−型単結晶シリコン基
板１００表面に設けられたトランジスタよりも低いので
Ｗの最小寸法を使用しなくても良い。
タＱ３及びＱ４のチャンネル部をＰ−型単結晶シリコン
基板１００表面に設けず駆動用ＮチャンネルＭＩＳ ｌ
−ランジスタＱ１及びＱ２もしくは負荷用Ｐチャンネル
ＭＩＳトランジスタＲ１及びＲ２上に絶縁膜を介して形
成された５層目のＰ−型多結晶シリコン薄膜層１１６及
び１１７に設けることによって、トランジ１７ スタの移動度がチャンネル部をＰ−型単結晶シリコン基
板１００表面に設けられたトランジスタよりも低いので
Ｗの最小寸法を使用しなくても良い。
また、伝送用ＮチャンネルＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及び
Ｑ２と同じＰ−型単結晶シリコン基板１００表面に設け
ていないので、伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４を設けるための面積が不要となった。
Ｑ４を駆動用ＮチャンネルＭＩＳトランジスタＱ１及び
Ｑ２と同じＰ−型単結晶シリコン基板１００表面に設け
ていないので、伝送用ＮチャンネルＭＩＳトランジスタ
Ｑ３及びＱ４を設けるための面積が不要となった。
更に、伝送用ＭＩＳトランジスタＱ３のゲート電極１１
３をゲート電極として負荷用ＭＩＳトランジスタＲ１の
ソースバチヤンネル部・ドレインである３層目のＰ１１
型多結晶シリコン薄膜１０８・３層目のＮ−型多結晶シ
リコン薄膜層１０９・３層目のＰ＋型多結晶シリコン薄
膜層１１１を共有した寄生ＭＩＳトランジスタ及びビッ
ト線ＢＬであるアルミニューム配ｗＡＮ１２０をゲート
電極として伝送用ＭＩＳトランジスタＱ３のソースまた
はドレイン・チャンネ ８− ル部・ドレインまそはソースである５層目のＮ１型多結
晶シリコン薄膜Ｊ！７１１８・５層目のＰ−型多結晶シ
リコン薄膜層１１６・５層目のＮ“型多結晶シリコン薄
膜Ｎ１１４を共有した寄生ＭＩＳ トランジスタは、ゲ
ート絶縁膜である層間絶縁膜１５２及び１５４を厚くす
ることによって、しきい値電圧を動作上問題が起こらな
いようにすることができるとともに負荷用ＭＩＳトラン
ジスタ及び伝送用ＭＩＳトランジスタのソースとドレイ
ン間のリーク電流を少なくすることができる。
３をゲート電極として負荷用ＭＩＳトランジスタＲ１の
ソースバチヤンネル部・ドレインである３層目のＰ１１
型多結晶シリコン薄膜１０８・３層目のＮ−型多結晶シ
リコン薄膜層１０９・３層目のＰ＋型多結晶シリコン薄
膜層１１１を共有した寄生ＭＩＳトランジスタ及びビッ
ト線ＢＬであるアルミニューム配ｗＡＮ１２０をゲート
電極として伝送用ＭＩＳトランジスタＱ３のソースまた
はドレイン・チャンネ ８− ル部・ドレインまそはソースである５層目のＮ１型多結
晶シリコン薄膜Ｊ！７１１８・５層目のＰ−型多結晶シ
リコン薄膜層１１６・５層目のＮ“型多結晶シリコン薄
膜Ｎ１１４を共有した寄生ＭＩＳ トランジスタは、ゲ
ート絶縁膜である層間絶縁膜１５２及び１５４を厚くす
ることによって、しきい値電圧を動作上問題が起こらな
いようにすることができるとともに負荷用ＭＩＳトラン
ジスタ及び伝送用ＭＩＳトランジスタのソースとドレイ
ン間のリーク電流を少なくすることができる。
更にまた、居間絶縁膜１５２及び】５４をほとんど不純
物を含まない酸化硅素にすることによっても、負荷用Ｍ
ＩＳトランジスタ及び伝送用ＭＩＳトランジスタのチャ
ンネル部である３層目のＮ−型多結晶シリコン薄膜層１
０９及び５層目のＰ−型多結晶シリコン薄膜層１１６に
ＮもしくはＰ壁領域が形成されないようにすることで負
荷用ＭＩＳトランジスタ及び伝送用Ｍ■Ｓトランジスタ
のソースとドレイン間のり− ９− り電流を少なくすることができる。
物を含まない酸化硅素にすることによっても、負荷用Ｍ
ＩＳトランジスタ及び伝送用ＭＩＳトランジスタのチャ
ンネル部である３層目のＮ−型多結晶シリコン薄膜層１
０９及び５層目のＰ−型多結晶シリコン薄膜層１１６に
ＮもしくはＰ壁領域が形成されないようにすることで負
荷用ＭＩＳトランジスタ及び伝送用Ｍ■Ｓトランジスタ
のソースとドレイン間のり− ９− り電流を少なくすることができる。
尚 本発明は、１層目・２層目・４層目のＮ“型多結晶
シリコン薄膜層の代りにポリサイド薄膜層、３層目のＰ
＋型及びＮ−型多結晶シリコン薄膜層の代りにＰ＋型及
びＮ−型単結晶シリコン薄膜層もしくはチャンネル部の
みがＮ−型単結晶シリコンまたは多結晶シリコン薄膜層
、５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層の代
りにＮ＋型及びＰ−型単結晶シリコン薄膜層もしくはチ
ャンネル部のみがＰ−型単結晶シリコンまたは多結晶シ
リコン薄膜層等、使用する半導体材料は限定されず、伝
送用ＭＩＳトランジスタＱ３及びＱ４としてＮチャンネ
ルＭＩＳトランジスタを用いたが、ＰチャンネルＭ■Ｓ
トランジスタを用いても同様な効果が得られるのは言う
までもない。また、層間絶縁膜を一層によって形成した
が負荷用ＭＩＳトランジスタ及び伝送用ＭＩＳトランジ
スタのチャンネル部に接する例の少なくとも一部をほと
んど不純物の含まない絶縁膜にすれば二層以上で構成
０ ０ しても同様な効果が得られるのは言うまでもない。
シリコン薄膜層の代りにポリサイド薄膜層、３層目のＰ
＋型及びＮ−型多結晶シリコン薄膜層の代りにＰ＋型及
びＮ−型単結晶シリコン薄膜層もしくはチャンネル部の
みがＮ−型単結晶シリコンまたは多結晶シリコン薄膜層
、５層目のＮ＋型及びＰ−型多結晶シリコン薄膜層の代
りにＮ＋型及びＰ−型単結晶シリコン薄膜層もしくはチ
ャンネル部のみがＰ−型単結晶シリコンまたは多結晶シ
リコン薄膜層等、使用する半導体材料は限定されず、伝
送用ＭＩＳトランジスタＱ３及びＱ４としてＮチャンネ
ルＭＩＳトランジスタを用いたが、ＰチャンネルＭ■Ｓ
トランジスタを用いても同様な効果が得られるのは言う
までもない。また、層間絶縁膜を一層によって形成した
が負荷用ＭＩＳトランジスタ及び伝送用ＭＩＳトランジ
スタのチャンネル部に接する例の少なくとも一部をほと
んど不純物の含まない絶縁膜にすれば二層以上で構成
０ ０ しても同様な効果が得られるのは言うまでもない。
［発明の効果］
以上述べたように、伝送用ＭＩＳトランジスタＱ３及び
Ｑ４を駆動用ＭＩＳトランジスタＱｌ及びＱ２もしくは
負荷用ＭＩＳトランジスタＲ１及びＲ２上に絶縁膜を介
して設けることによって、伝送用ＭＩＳトランジスタＱ
３及びＱ４を形成する面積が不要になりチップサイズの
大幅な低減が実現でき、負荷用ＭＩＳトランジスタ及び
伝送用ＭＩＳトランジスタのチャンネル部に接する眉間
絶縁膜をほとんど不純物の含まない絶縁膜にすることに
よってしきい値電圧を動作上問題にならない電圧にでき
たとともにソースとドレイン間のリーク電流を少なくす
ることができた。
Ｑ４を駆動用ＭＩＳトランジスタＱｌ及びＱ２もしくは
負荷用ＭＩＳトランジスタＲ１及びＲ２上に絶縁膜を介
して設けることによって、伝送用ＭＩＳトランジスタＱ
３及びＱ４を形成する面積が不要になりチップサイズの
大幅な低減が実現でき、負荷用ＭＩＳトランジスタ及び
伝送用ＭＩＳトランジスタのチャンネル部に接する眉間
絶縁膜をほとんど不純物の含まない絶縁膜にすることに
よってしきい値電圧を動作上問題にならない電圧にでき
たとともにソースとドレイン間のリーク電流を少なくす
ることができた。
第１図及び第２図は、本発明による平面図及び断面図で
ある。 第３図は、第１図及び第２図に示した本発明−２１− によるＣＭＩＳスタティック型メモ型上モリセル図であ
る。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモ型上モリセル図である。 以上
ある。 第３図は、第１図及び第２図に示した本発明−２１− によるＣＭＩＳスタティック型メモ型上モリセル図であ
る。 第４図及び第５図は、従来技術による平面図及び断面図
である。 第６図は、第４図及び第５図に示した従来技術によるＣ
ＭＩＳスタティック型メモ型上モリセル図である。 以上
Claims (1)
- 【特許請求の範囲】 １）チャンネル部が半導体基板表面に形成された駆動用
ＭＩＳトランジスタＱ１及びＱ２とチャンネル部が絶縁
膜上の半導体薄膜層に形成された負荷用ＭＩＳトランジ
スタＲ１及びＲ２と伝送用ＭＩＳトランジスタＱ３及び
Ｑ４とでスタティック型メモリセルが構成され、前記負
荷用ＭＩＳトランジスタＲ１及びＲ２上に第１の絶縁膜
を介し前記伝送用ＭＩＳトランジスタＱ３及びＱ４が設
けられると共に前記負荷用ＭＩＳトランジスタＲ１及び
Ｒ２もしくは前記伝送用ＭＩＳトランジスタＱ３及びＱ
４のチャンネル部に接する少なくとも一部の第１の絶縁
膜の膜厚は前記負荷用ＭＩＳトランジスタＲ１及びＲ２
もしくは伝送用ＭＩＳトランジスタＱ３及びＱ４のゲー
ト絶縁膜よりも厚く形成され、前記伝送用ＭＩＳトラン
ジスタＱ３及びＱ４上に第２の絶縁膜を介してビット線
対の金属配線層が設けられると共に前記伝送用ＭＩＳト
ランジスタＱ３及びＱ４のチャンネル部に接する少なく
とも一部の第２の絶縁膜の膜厚は前記伝送用ＭＩＳトラ
ンジスタＱ３及びＱ４のゲート絶縁膜よりも厚く形成さ
れていることを特徴とする半導体集積回路装置。 ２）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２と伝送用ＭＩＳトランジスタＱ３及びＱ４が第１導
電型のＭＩＳトランジスタであり、負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ３）請求項２記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ４）請求項１記載の駆動用ＭＩＳトランジスタＱ１及び
Ｑ２が第１導電型のＭＩＳトランジスタであり、伝送用
ＭＩＳトランジスタＱ３及びＱ４と負荷用ＭＩＳトラン
ジスタＲ１及びＲ２が前記第１導電型とは異なる第２導
電型のＭＩＳトランジスタであることを特徴とする半導
体集積回路装置。 ５）請求項４記載の第１導電型がＮ型であり、第２導電
型がＰ型であることを特徴とする半導体集積回路装置。 ６）請求項１記載の半導体基板が単結晶シリコン基板で
あり、半導体薄膜層が多結晶シリコン薄膜層であること
を特徴とする半導体集積回路装置。 ７）請求項１記載の半導体基板が単結晶シリコン基板で
あり、半導体薄膜層が単結晶シリコン薄膜層であること
を特徴とする半導体集積回路装置。 ８）請求項１記載の負荷用ＭＩＳトランジスタＲ１及び
Ｒ２もしくは伝送用ＭＩＳトランジスタＱ３及びＱ４の
チャンネル部に接する少なくとも一部の第１及び第２の
絶縁膜はほとんど不純物を含まない酸化硅素であること
を特徴とする半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286507A JPH03148170A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
| DE69011038T DE69011038T2 (de) | 1989-11-02 | 1990-10-31 | Integrierte Halbleiterschaltung. |
| EP90120945A EP0426174B1 (en) | 1989-11-02 | 1990-10-31 | Semiconductor integrated circuit |
| KR1019900017519A KR910010741A (ko) | 1989-11-02 | 1990-10-31 | 반도체 집적 회로 장치 |
| US07/608,144 US5162889A (en) | 1989-11-02 | 1990-11-01 | Static random access memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286507A JPH03148170A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148170A true JPH03148170A (ja) | 1991-06-24 |
Family
ID=17705307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286507A Pending JPH03148170A (ja) | 1989-11-02 | 1989-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148170A (ja) |
-
1989
- 1989-11-02 JP JP1286507A patent/JPH03148170A/ja active Pending
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