DE10231677A1

DE10231677A1 - Halbleiterspeichervorrichtung

Info

Publication number: DE10231677A1
Application number: DE10231677A
Authority: DE
Inventors: Koji Nii
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2001-11-13
Filing date: 2002-07-12
Publication date: 2003-05-28
Also published as: US6590802B2; US20030090929A1; TW541685B; KR20030040011A; JP2003152111A; CN1419293A; KR100438243B1

Abstract

Die Erfindung betrifft eine Halbleiterspeichervorrichtung mit einer SRAM-Speicherzelle mit einer niedrigen Leistungsaufnahme, bei der eine Verdrahtungslänge von Bitleitungen vermindert werden kann. NMOS-Transistoren (N1, N3, N4) sind in einem P-Wannenbereich (PW0) ausgebildet, NMOS-Transistoren (N2, N5 und N6) sind in einem P-Wannenbereich (PW1) ausgebildet, und eine Verdrahtungsrichtung (eine zweite Richtung) von Bitleitungen (BL1, BL2) (Bitleitungen BL12 und BL22) ist orthogonal zu einer Richtung der Trennungsanordnung (einer Querrichtung in der Figur, eine erste Richtung) der P-Wannenbereiche (PW0, PW1) angeordnet. Der P-Wannenbereich (PW0) und der P-Wannenbereich (PW1) sind aneinander gegenüberliegend ausgebildet, wobei ein N-Wannenbereich (NW) dazwischenliegend angeordnet ist.

Description

Die vorliegende Erfindung bezieht sich auf eine Speicherzellenstruktur einer Halbleiterspeichervorrichtung mit einer SRAM-Speicherzelle (Statisches RAM).
In früheren Jahren wurde in erheblichem Maß gefordert, dass das Gewicht, die Größe und die Abmessungen elektronischer Geräte und Vorrichtungen vermindert werden sollen und dass der Betrieb der Geräte mit einer hohen Geschwindigkeit durchführbar ist. Zur Zeit ist es jedoch wichtig, dass Mikrocomputer in derartigen elektronischen Vorrichtungen vorgesehen sind. Bei dem Aufbau des Mikrocomputers wird gefordert, dass ein eingebauter Speicher eine große Kapazität und eine hohe Geschwindigkeit aufweist. Es wird ferner gefordert, dass die Kapazität eines Cache-Speichers vergrößert werden soll zum schnelleren Implementieren von Betriebsabläufen mit weitgefächerten Funktionen bei einem Personalcomputer. Es wurde somit erforderlich, die Geschwindigkeit und Kapazität eines RAM zur Verwendung in einer Zentraleinheit CPU während der Durchführung eines Steuerungsprogramms oder dergleichen zu vergrößern.
Während ein DRAM (dynamisches RAM) und ein SRAM (statisches RAM) im Allgemeinen verwendet werden als RAM (Schreib- /Lesespeicher), werden SRAM üblicherweise in einem Bereich verwendet, in welchem eine Verarbeitung mit hoher Geschwindigkeit durchzuführen ist, beispielsweise bei einem Cache-Speicher. Als eine Struktur (Aufbau) einer Speicherzelle gibt es bekannte SRAM vom Typ mit einer hohen Widerstandsbelastung, bestehend aus vier Transistoren und zwei Hochwiderstandselementen, und ein SRAM des CMOS-Typs, das aus sechs Transistoren besteht. Im Einzelnen weist ein SRAM vom CMOS-Typ eine hohe Verlässlichkeit auf und wird gegenwärtig häufig verwendet infolge eines sehr kleinen Leckstroms während der Datenhaltung.
In der Speicherzelle bewirkt die Verminderung einer Fläche eines Elements die Verwirklichung einer Vergrößerung in einer Geschwindigkeit sowie eine Verminderung der Größe einer Speicherzellenanordnung (Speicherzellen-Array). Es wurden verschiedene bekannte Layouts für Speicherzellenstrukturen vorgeschlagen zum Implementieren der Funktionen eines SRAM zur Bereitstellung einer größeren Geschwindigkeit.
Entsprechend den Angaben in "Semiconductor Storage Apparatus" gemäß der Offenbarung in der Japanischen Offenlegungsschrift Nr. 10-178110 (1998) ist beispielsweise eine Grenzlinie eines P-Potenzialwannenbereichs und eines N-Potenzialwannenbereichs, wobei ein Inverter zur Bildung einer Speicherzelle ausgebildet ist, beispielsweise parallel mit einer Bitleitung angeordnet, sodass eine Form eines Diffusionsbereichs in dem P-Potenzialwannenbereich oder dem N-Potenzialwannenbereich und eine Form eines Kreuzschaltungsbereichs zweier Inverter vereinfacht werden kann ohne einen gebogenen Bereich, wodurch eine Verminderung der Zellenfläche erreicht wird.
Die Fig. 22 und 23 sind Darstellungen zur Veranschaulichung des Aufbaus (Layout) des in der Japanischen Offenlegungsschrift Nr. 10-178110 (1998) offenbarten "Semiconductor Storage Apparatus" in der Draufsicht. Im Einzelnen zeigt Fig. 22 einen unteren Teil einschließlich eines auf einer Halbleitersubstratoberfläche ausgebildeten Diffusionsbereichs, einen polykristallinen Siliziumfilm, der auf der oberen Oberfläche des Diffusionsbereichs ausgebildet ist, und eine erste Metallverdrahtungsschicht, die auf einer ersten Schicht ausgebildet ist, und Fig. 23 zeigt einen oberen Teil einschließlich einer zweiten und dritten Metallverdrahtungsschicht, die auf einer zweiten und dritten Schicht ausgebildet sind, und wobei die Schichten auf einer oberen Oberfläche des unteren Teils vorgesehen sind.
Gemäß Fig. 22 ist eine N-Potenzialwannenbereich einschließlich PMOS-Transistoren P101 und P102 in einer Mitte einer Speicherzelle vorgehen, und ein P- Potenzialwannenbereich einschließlich NMOS-Transistoren N101 und N103 und ein P-Potenzialwannenbereich einschließlich NMOS-Transistoren N102 und N104 sind auf beiden Seiten derselben angeordnet.
Die PMOS-Transistoren P101 und P102 und die NMOS- Transistoren N101 und N102 sind gegenseitig kreuzweise verschaltet (Kreuzschaltung) zur Bildung eines CMOS- Inverters, d. h. eine Flip-Flop-Schaltung, und die NMOS- Transistoren N103 und N104 entsprechen den Zugriffsgattern (Transfergatter).
Gemäß Fig. 23 sind ferner Bitleitungen BL und BL getrennt ausgebildet als zweite Metallverdrahtungsschichten, und jede derselben ist mit einem der Halbleiteranschlüsse von jedem der darunter angeordneten Zugriffsgatter-MOS- Transistoren N103 und N104 verbunden. Ferner ist eine Versorgungsleitung Vdd als zweite Metallverdrahtungsschicht parallel zu den Bitleitungen im mittleren Teil zwischen den Bitleitungen BL und BL ausgebildet, und ist mit einem der Halbleiteranschlüsse (Source-Drain-Bereiche) jedes darunter angeordneten PMOS-Transistors P101 und P102 verbunden.
Ferner ist eine Wortleitung WL als dritte Metallverdrahtungsschicht in einer Richtung senkrecht zu den Bitleitungen BL und BL angeordnet und mit Gattern der darunter angeordneten NMOS-Transistoren N103 und N104 verbunden. Ferner ist ein Masseleiter GND als zwei dritte Metallverdrahtungsschichten parallel zu beiden Seiten der Wortleitung WL ausgebildet.
Da die Speicherzelle mit einem derartigen Layout ausgebildet ist, können ein N-Diffusionsbereich in dem mit den MOS-Transistoren N101 und N103 vorgesehenen P- Potenzialwannenbereich und ein mit dem MOS-Transistoren N102 und N104 vorgesehener N-Diffusionsbereich gradlinig und parallel zu den Bitleitungen BL und BL ausgebildet werden. Es ist daher möglich, die Entstehung eines ungenutzten Platzes zu verhindern.
Ferner ist die Länge einer Zelle in der Querrichtung, d. h. die Länge in einer Richtung der Wortlinie WL relativ größer als eine Länge in der Längsrichtung, d. h. der Länge der Bitleitungen BL und BL. Daher kann ein Layout eines Messverstärkers (sense amplifier) zur Verbindung mit den Bitleitungen BL und BL auf einfache Weise erhalten werden, und es kann ferner die Anzahl der mit einer Wortleitung zu verbindenden Zellen vermindert werden und es kann der während des Lesens fließende Zellenstrom, d. h. ein Strom- bzw. Leistungsverbrauch, vermindert werden.
Während die Speicherzelle des SRAM ein Beispiel einem so genannten 1-Port-SRAM ist, wurde eine Multiprozessortechnik in jüngster Zeit eingeführt als eine Möglichkeit zum Implementieren einer Vergrößerung der Geschwindigkeit eines Computers, und es wurde gefordert, dass eine Vielzahl von Zentraleinheiten CPU einen Speicherbereich gemeinsam benutzen sollen. Insbesondere wurden unterschiedliche Layouts vorgeschlagen für ein 2-Port-SRAM, in welchem ein Zugriff von zwei Eingängen (port) zu einer Speicherzelle möglich ist.
Gemäß der "Storage Cell", die in der Japanischen Offenlegungsschrift Nr. 07-7089 (1995) offenbart ist, ist beispielsweise ein zweiter Eingang symmetrisch zu einen ersten Eingang vorgesehen und ist in gleicher Weise zusammen mit dem ersten Eingang auf derselben Schicht ausgebildet, sodass eine Struktur eines 2-Port-SRAM implementiert ist. Fig. 24 zeigt ein Layout (Anordnung) der in der Japanischen Offenlegungsschrift Nr. 07-7089 (1995) offenbarten "Storage Cell".
In Fig. 24 sind PMOS-Transistoren P201 und P202 und NMOS- Transistoren N201a und N202a, N201b und N202b gegenseitig kreuzverschaltet (Kreuzschaltung, Kreuzverbindung) zur Bildung eines CMOS-Inverters, d. h. einer Flop-Flop- Schaltung, und NMOS-Transistoren NA, NB, NA2 und NB2 entsprechen Zugriffsgattern (Transfergatter)
Gemäß Fig. 24 können insbesondere die NMOS-Transistoren NA und NB einen Zugriff bereitstellen von einem der Eingänge durch eine Wortleitung WL1, und die NMOS-Transistoren NA2 und NB2 können einen Zugriff bereitstellen durch den anderen Eingang durch eine Wortleitung WL2.
In dem Layout einer bekannten 1-Port-SRAM-Speicherzelle mit einem 6-Transistor-Aufbau trat das Problem auf, dass eine Verdrahtungskapazität einer Bitleitung groß ist infolge einer Vergrößerung einer Länge in einer Richtung einer Bitleitung, und eine Zugriffszeit wird infolge der Vergrößerung der Leitungskapazität größer. Ferner sind die Richtungen eines Zugriffstransistors und eines Treibertransistors unterschiedlich zueinander. Daher trat das Problem auf, dass es schwierig ist, eine Optimierung durchzuführen für eine gewünschte Dimensionierung und zur Aufrechterhaltung eines Randbereichs für eine Änderung bei der Herstellung infolge einer Maskenfehlausrichtung.
Bezug nehmend auf die SRAM-Speicherzelle mit dem 6- Transistor-Aufbau werden die Probleme des 1-Port-SRAM durch den "Semiconductor Storage Apparatus", der in der Japanischen Offenlegungsschrift Nr. 10-178110 (1998) offenbart ist und der einen Layoutaufbau mit einer geringen Länge in der Richtung der Bitleitung vorsieht, gelöst. Gleichartige Inhalte wurden ebenfalls in der Japanischen Offenlegungsschrift Nr. 2001-28401 offenbart.
In dem "Semiconductor Storage Apparatus", konnte jedoch ein 2-Port-SRAM, das im Allgemeinen zwei Sätze von Zugriffsgattern und einen Treiber-MOS-Transistor aufweist, die vorstehenden Probleme nicht lösen. Die "Storage Cell", wie sie in der Japanischen Offenlegungsschrift Nr. 07-7089 (1995) offenbart ist, beschrieb ein Layout einer 2-Port- SRAM-Zelle, wobei ein Layout bereitgestellt wird, in welchem ein zweiter Eingang (port) auf einfache Weise hinzugefügt werden kann ohne erhebliche Änderungen eines Layouts einer 1-Port-SRAM-Zelle, wobei jedoch keine Möglichkeiten vorgesehen sind zur Verminderung der Größe der 2-Port-SRAM-Zelle in der Richtung einer Bitleitung.
Bezüglich einer SRAM-Speicherzelle mit einem niedrigen Leistungsverbrauch wie einer SRAM-Speicherzelle mit einem 8-Transistor-Aufbau und einem niedrigen Leistungsverbrauch, die eine Spaltenauswählsignalleitung aufweist zum weiteren Pressen einer Speicherzelle, die ausgewählt wurde durch eine Wortleitung als eine Reihenauswählsignalleitung in einer Richtung einer Spalte, ist in gleicher Weise ebenfalls ein Lösungsverfahren zur Verminderung der Leitungslänge einer Bitleitung nicht gefunden worden.
Der Erfindung liegt daher die Aufgabe zugrunde, eine Halbleiterspeichervorrichtung mit einer SRAM-Speicherzelle mit einer Transistorstruktur mit niedriger Leistungsaufnahme in der Weise auszugestalten, dass eine Verminderung der Leitungslänge einer Bitleitung erzielt wird.
Erfindungsgemäß wird diese Aufgabe mit einer Halbleiterspeichervorrichtung gemäß den Patentansprüchen gelöst.
Die vorliegende Erfindung betrifft eine Halbleiterspeichervorrichtung einschließlich einer Speicherzelle mit einem ersten und zweiten Inverter, die zueinander kreuzverschaltet sind, wobei ein erster und zweiter Leitfähigkeitstyp jeweils durch eine Art und eine andere Art definiert ist, der erste Inverter einen Feldeffekttransistor der ersten Art und einen ersten Feldeffekttransistor der zweiten Art aufweist, der zweite Inverter einen zweiten Feldeffekttransistor der einen Art und einen zweiten Feldeffekttransistor der anderen Art aufweist, der erste Inverter einen Ausgangsbereich einschließlich eines Verbindungsbereichs einer Elektrode des ersten Feldeffekttransistors der ersten Art und eine Elektrode des ersten Feldeffekttransistors der anderen Art, und einen Eingangsbereich einschließlich eines Verbindungsbereichs einer Steuerungselektrode des ersten Feldeffekttransistors der ersten Art und einer Steuerungselektrode des ersten Feldeffekttransistors der anderen Art aufweist, und wobei der zweite Inverter einen Ausgangsbereich einschließlich eines Verbindungsbereichs einer Elektrode des zweiten Feldeffekttransistors der einen Art und eine Elektrode des zweiten Feldeffekttransistors der anderen Art, und einen Eingangsbereich einschließlich . eines Verbindungsbereichs einer Steuerungselektrode des zweiten Feldeffekttransistors der einen Art und einer Steuerungselektrode des zweiten Feldeffekttransistors der anderen Art aufweist, die Speicherzelle ferner dritte bis sechste Feldeffekttransistoren der einen Art aufweist, einen dritten Feldeffekttransistor der einen Art mit einer Elektrode, die mit einem ersten Speicheranschluss verbunden ist, der elektrisch mit dem Ausgangsbereich des ersten Inverters und dem Eingangsbereich des zweiten Inverters verbunden ist, und einer mit einer Reihenauswählsignalleitung verbundenen Steuerungselektrode, einen vierten Feldeffekttransistor der einen Art mit einer Elektrode, die mit der anderen Elektrode des dritten Feldeffekttransistors der einen Art verbunden ist, wobei die andere Elektrode mit einer ersten Bitleitung und eine Steuerungselektrode mit einer ersten Spaltenauswählsignalleitung verbunden ist, einen fünften Feldeffekttransistor der einen Art mit einer Elektrode, die mit einem zweiten Speicheranschluss verbunden ist, der elektrisch mit dem Ausgangsbereich des zweiten Inverters und dem Eingangsbereich des ersten Inverters verbunden ist, und einer Steuerungselektrode, die mit der Reihenauswählsignalleitung verbunden ist, und einen sechsten Feldeffekttransistor der einen Art mit einer Elektrode, die mit der anderen Elektrode des fünften Feldeffekttransistors der einen Art verbunden ist, die andere Elektrode mit einer zweiten Bitleitung und eine Steuerungselektrode mit einer zweiten Spaltenauswählsignalleitung verbunden ist, und wobei einer der ersten und zweiten Feldeffekttransistoren der einen Art in einem ersten Potenzialwannenbereich der anderen Art und der andere in einem zweiten Potenzialwannenbereich der anderen Art ausgebildet ist, der dritte und vierte Feldeffekttransistor der einen Art in dem ersten Potenzialwannenbereich der anderen Art ausgebildet ist, der fünfte und sechste Feldeffekttransistor der einen Art in dem zweiten Potenzialwannenbereich der anderen Art ausgebildet ist, der erste und zweite Feldeffekttransistor der anderen Art in einem Potenzialwannenbereich der einen Art ausgebildet ist, und der erste und zweite Potenzialwannenbereich der anderen Art vorgesehen ist in einer ersten Richtung mit dem dazwischen angeordneten Potenzialwannenbereich der einen Art, und sich die erste und zweite Bitleitung in einer zweiten Richtung erstrecken, die ungefähr senkrecht zu der ersten Richtung ist.
Der erste und zweite Potenzialwannenbereich der anderen Art ist in der ersten Richtung mit dem dazwischen angeordneten Potenzialwannenbereich der einen Art vorgesehen, und die erste und zweite Bitleitung erstreckt sich in der zweiten Richtung, die ungefähr senkrecht zu der ersten Richtung ist. Somit beeinflussen die Ausbildung des ersten und zweiten Potenzialwannenbereichs der anderen Art nicht die Leitungslänge (Verdrahtungslänge) der ersten und zweiten Bitleitung.
Im Ergebnis können die Längen der ersten und zweiten Bitleitung vermindert werden. Daher gewährleistet die Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung eine gute Zugriffszeit.
In der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung ist vorzugsweise der erste Feldeffekttransistor der einen Art in dem zweiten Potenzialwannenbereich der anderen Art ausgebildet und der zweite Feldeffekttransistor der einen Art ist in dem ersten Potenzialwannenbereich der anderen Art ausgebildet.
Der erste und dritte Feldeffekttransistor der einen Art, deren Elektroden mit dem ersten Speicheranschluss verbunden sind, ist separat jeweils in dem zweiten und ersten Potenzialwannenbereich der anderen Art ausgebildet, und der zweite und fünfte Feldeffekttransistor der einen Art, deren Elektroden mit dem zweiten Speicheranschluss verbunden sind, ist separat jeweils in dem ersten und zweiten Potenzialwannenbereich der anderen Art ausgebildet.
In dem Fall, dass Elektronen durch α-Strahlen oder Neutronenstrahlen in einem der Elektrodenbereiche von jedem des ersten bis dritten und fünften Feldeffekttransistors der einen Art, die in einem der ersten und zweiten Potenzialwannenbereiche der anderen Art ausgebildet sind, gesammelt werden, werden somit die Elektronen von einem der Elektrodenbereiche des ersten bis dritten und fünften Feldeffekttransistors der einen Art, die in dem Potenzialwannenbereich der anderen Art angeordnet sind, in welchem der Einfluss der Erzeugung von Elektronen verhindert wird, durch die Bereitstellung des Potenzialwannenbereichs der ersten Art, entladen. Beispielsweise werden die in einem der Elektrodenbereiche des ersten Feldeffekttransistors der einen Art in dem zweiten Potenzialwannenbereich der anderen Art gesammelten Elektronen von einem der Elektrodenbereiche des dritten Feldeffekttransistors der einen Art in dem ersten Potenzialwannenbereich der anderen Art durch den ersten Speicheranschluss entladen, und die in den Elektrodenbereichen des zweiten Feldeffekttransistors der einen Art in dem ersten Potenzialwannenbereich der anderen Art gesammelten Elektronen werden von einem der Elektrodenbereiche des fünften Feldeffekttransistors der einen Art in dem ersten Potenzialwannenbereich der anderen Art durch den zweiten Speicheranschluss entladen.
Entsprechend einer derartigen Wirkungsweise hält die Erzeugung von Elektronen zum Invertieren von in den ersten und zweiten Speicheranschlüssen gehaltenen Daten einen Versatz (offset). Folglich werden die Daten auf schwierige Weise invertiert. Im Ergebnis ist es möglich, eine Wirkung zu erzielen, dass eine sanfte Fehlertoleranz verbessert wird.
In der Halbleitspeichervorrichtung gemäß der vorliegenden Erfindung umfasst vorzugsweise die Reihenauswahlsignalleitung eine erste und zweite Reihenauswahlsignalleitung, die erste Bitleitung umfasst eine erste Positivphasensequenzbitleitung und eine erste Negativphasensequenzbitleitung, die zweite Bitleitung umfasst eine zweite Positivphasensequenzbitleitung und eine zweite Negativphasensequenzbitleitung, die Steuerungselektrode des dritten Feldeffekttransistors der einen Art ist mit der ersten Reihenauswahlsignalleitung verbunden, die andere Elektrode des vierten Feldeffekttransistors der einen Art ist mit der ersten Positivphasensequenzbitleitung verbunden, die Steuerungselektrode des fünften Feldeffekttransistors der einen Art ist mit der zweiten Reihenauswahlsignalleitung verbunden und die andere Elektrode des sechsten Feldeffekttransistors ist mit der zweiten Negativphasensequenzbitleitung verbunden, und die Speicherzelle umfasst vorzugsweise einen siebten bis zehnten Feldeffekttransistor der einen Art, und der siebte Feldeffekttransistor der einen Art umfasst eine mit dem zweiten Speicheranschluss verbundene Elektrode und eine mit der ersten Reihenauswahlsignalleitung verbundene Steuerungselektrode, der achte Feldeffekttransistor der einen Art umfasst eine mit der anderen Elektrode des siebten Feldeffekttransistors der einen Art verbundene Elektrode, wobei die andere Elektrode mit einer ersten Negativphasensequenzbitleitung verbunden ist und eine Steuerungselektrode mit der ersten Spaltenauswahlsignalleitung verbunden ist, der neunte Feldeffekttransistor der einen Art umfasst eine mit dem ersten Speicheranschluss verbundene Elektrode und eine mit der zweiten Reihenauswahlsignalleitung verbundene Steuerungselektrode, und der zehnte Feldeffekttransistor der einen Art umfasst eine mit der anderen Elektrode des neunten Feldeffekttransistors der einen Art verbundene Elektrode, und die andere Elektrode ist mit einer zweiten Positivphasensequenzbitleitung verbunden, und eine Steuerungselektrode ist mit der zweiten Spaltenauswahlsignalleitung verbunden, und der siebte und achte Feldeffekttransistor der einen Art ist in einem ersten Potenzialwannenbereich der anderen Art ausgebildet, der neunte und zehnte Feldeffekttransistor der einen Art ist in dem zweiten Potenzialwannenbereich der anderen Art ausgebildet, und die erste und zweite Positivphasensequenzbitleitung und die erste und zweite Negativphasensequenzbitleitung erstrecken sich in der zweiten Richtung.
Der dritte und neunte Feldeffekttransistor der einen Art, deren Elektroden mit dem ersten Speicheranschluss verbunden sind, sind separat jeweils in dem ersten und zweiten Potenzialwannenbereich der anderen Art ausgebildet, und der fünfte und siebte Feldeffekttransistor der einen Art, deren Elektroden mit dem zweiten Speicheranschluss verbunden sind, sind separat jeweils in dem zweiten und ersten Potenzialwannenbereich der anderen Art ausgebildet.
Durch die gleiche Wirkungsweise wie diejenige der Halbleiterspeichervorrichtung entsprechend der vorliegenden Erfindung gemäß der vorstehenden Beschreibung ist die Erzeugung von Elektronen zum Invertieren der in dem ersten und zweiten Speicheranschluss gehaltenen Information versetzt (offset). Folglich ist das Invertieren der Daten schwierig. Im Ergebnis ist es möglich, eine Wirkung zu erzielen, bei der eine sanfte Fehlertoleranz verbessert ist.
In den Unteransprüchen sind vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet. Die Erfindung wird nachstehend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben. Es zeigen:
Fig. 1 eine grafische Darstellung zur Veranschaulichung der Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM in der Draufsicht gemäß einem ersten Ausführungsbeispiel,
Fig. 2 ist eine Darstellung zum hauptsächlichen Veranschaulichen einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht vorgesehenen Teils in der Draufsicht,
Fig. 3 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 1,
Fig. 4 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer dritten Aluminiumverdrahtungsschicht in Fig. 1,
Fig. 5 ist eine Schaltungsanordnung zur Veranschaulichung einer Ersatzschaltung der Speicherzelle gemäß dem in den Fig. 1 bis 4 gezeigten ersten Ausführungsbeispiel,
Fig. 6 ist eine Darstellung in der Draufsicht zur Veranschaulichung einer Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM gemäß einem zweiten Ausführungsbeispiel,
Fig. 7 ist eine Darstellung in der Draufsicht zur hauptsächlichen Veranschaulichung einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht in Fig. 6 vorgesehenen Teils,
Fig. 8 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 6
Fig. 9 ist eine Darstellung in der Draufsicht zur Veranschaulichung einer Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM gemäß einem dritten Ausführungsbeispiel,
Fig. 10 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht in Fig. 9 vorgesehenen Teils,
Fig. 11 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 9,
Fig. 12 ist eine Darstellung zur Veranschaulichung einer Layoutstruktur zwischen benachbarten Speicherzellen gemäß dem dritten Ausführungsbeispiel,
Fig. 13 ist eine Darstellung in der Draufsicht zum Veranschaulichen einer Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM gemäß einem vierten Ausführungsbeispiel,
Fig. 14 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht in Fig. 13 vorgesehenen Teils,
Fig. 15 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 13,
Fig. 16 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer dritten Aluminiumverdrahtungsschicht in Fig. 13,
Fig. 17 ist eine Darstellung in der Draufsicht zum Veranschaulichen einer Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM gemäß einem fünften Ausführungsbeispiel,
Fig. 18 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht in Fig. 17 vorgesehenen Teils,
Fig. 19 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 17,
Fig. 20 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer dritten Aluminiumverdrahtungsschicht in Fig. 17,
Fig. 21 ist eine Schaltungsanordnung zur Veranschaulichung einer Ersatzschaltung der Speicherzelle gemäß dem in den Fig. 17 bis 20 veranschaulichten Ausführungsbeispiel,
Fig. 22 ist eine Darstellung in der Draufsicht zur Veranschaulichung einer Layoutstruktur eines unteren Teils einer bekannten Halbleiterspeichervorrichtung,
Fig. 23 ist eine Darstellung in der Draufsicht zur Veranschaulichung einer Layoutstruktur eines oberen Teils der bekannten Halbleiterspeichervorrichtung, und
Fig. 24 ist eine Darstellung zur Veranschaulichung einer Layoutstruktur einer Speicherzelle der bekannten Halbleiterspeichervorrichtung.

Erstes Ausführungsbeispiel

Fig. 1 ist eine Darstellung in der Draufsicht zur Veranschaulichung einer Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM gemäß einem ersten Ausführungsbeispiel. Fig. 2 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht in Fig. 1 angeordneten Teils (Bereich). Fig. 3 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 1. Fig. 4 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer dritten Aluminiumverdrahtungsschicht in Fig. 1.
Insbesondere sind die Fig. 2 bis 4 zusätzliche Darstellungen zu Fig. 1 zur Veranschaulichung der Layoutstruktur gemäß Fig. 1, die zum einfacheren Verständnis in jede Verdrahtungsschicht aufgeteilt ist. Fig. 5 ist eine Schaltungsanordnung zur Veranschaulichung einer Ersatzschaltung der Speicherzelle gemäß dem ersten Ausführungsbeispiel, wie es in den Fig. 1 bis 4 gezeigt ist. Einige in den Fig. 2 bis 4 angegebenen Bestimmungen sind teilweise in Fig. 1 weggelassen.
Gemäß der in Figur gezeigten Ersatzschaltung bilden ein NMOS-Transistor N1 und ein PMOS-Transistor P1 einen ersten (CMOS) Inverter und ein NMOS-Transistor N1 und ein PMOS- Transistor P2 bilden einen zweiten (CMOS) Inverter. Ausgangsanschlüsse des ersten und zweiten Inverters sind gegenseitig mit ihren Eingangsanschlüssen verbunden, wobei die Speicheranschlüsse Na und Nb gebildet werden.
Ein Sourceanschluss eines NMOS-Transistors N3 ist mit dem Speicheranschluss Na verbunden und ein Gateanschluss ist mit einer Wortleitung WL zur Bildung einer Reihenauswählsignalleitung verbunden. Der Gateanschluss eines NMOS-Transistors N4 ist mit einer Spaltenleitung CL1 als einer Spaltenauswählsignalleitung verbunden und ein Drainanschluss ist mit einer Bitleitung BL1 verbunden. Ein Drainanschluss des NMOS-Transistors N3 ist mit einem Sourceanschluss des NMOS-Transistors N4 verbunden.
In gleicher Weise ist ein Sourceanschluss eines NMOS- Transistors N5 mit dem Speicheranschluss Nb verbunden und ist ein Gateanschluss mit der Wortleitung WL verbunden, und ein Gateanschluss des NMOS-Transistors N6 ist mit einer Spaltenleitung CL2 verbunden und ein Drainanschluss ist mit einer Bitleitung BL2 verbunden, und ein Drainanschluss des NMOS-Transistors N5 ist mit einem Sourceanschluss des NMOS- Transistors N6 verbunden. Die Anordnung einer Speicherzelle in einer Matrix gemäß der Darstellung in Fig. 5 bildet eine SRAM-Speicherzellenschaltung mit einer niedrigen Leistungsaufnahme, in der eine Speicherzelle ausgewählt werden kann in einer Reihenrichtung durch die Wortleitung WL und in einer Spaltenrichtung durch die Spaltenleitungen CL1 und CL2.
Gemäß den Fig. 1 bis 4 sind ein P-Potenzialwannenbereich PW0 und ein P-Potenzialwannenbereich PW1 einander gegenüber angeordnet, wobei ein N-Potenzialwannenbereich dazwischen angeordnet ist. Die NMOS-Transistoren N1, N3 und N4 sind in dem P-Potenzialwannenbereich PW0 ausgebildet, die PMOS- Transistoren P1 und P2 sind in dem N-Potenzialwannenbereich NW ausgebildet und die NMOS-Transistoren N2, N5 und N6 sind in dem P-Potenzialwannenbereich PW1 ausgebildet. Die PMOS- Transistoren P1 und P2 und die NMOS-Transistoren N1 und N2 dienen als Treibertransistoren, und die NMOS-Transistoren N3 bis N6 dienen als Zugriffstransistoren.
Ein Bereich, in welchem ein Diffusionsbereich FL, wie er in diesen Figuren dargestellt ist mit einer Polysiliziumverdrahtung PL, die auf dem Diffusionsbereich FL ausgebildet, ist überlappend angeordnet ist, dient als ein Transistor. Eine spezielle Struktur des MOS-Transistors wird nachstehend im Einzelnen beschrieben.
In dem P-Potenzialwannenbereich PW0 ist der NMOS-Transistor N1 ausgebildet durch eine Polysiliziumverdrahtung PL1 und N-Diffusionsbereiche FL200 und FL210, ist der NMOS- Transistor N3 ausgebildet durch eine Polysiliziumverdrahtung PL3, den N-Diffusionsbereich FL210 und einen N-Diffusionsbereich FL212, und der NMOS- Transistor N4 ist ausgebildet durch eine Polysiliziumverdrahtung PL4, den N-Diffusionsbereich FL212 und einen N-Diffusionsbereich FL220.
In dem P-Potenzialwannenbereich PW1 ist der NMOS-Transistor N2 gebildet durch eine Polysiliziumverdrahtung PL2 und N- Diffusionsbereiche FL201 und FL211, ist der NMOS-Transistor N5 ausgebildet durch eine Polysiliziumverdrahtung PL5, den N-Diffusionsbereich FL211 und einen N-Diffusionsbereich FL213 und ist der NMOS-Transistor N6 ausgebildet durch eine Polysiliziumverdrahtung PL6, den N-Diffusionsbereich FL213 und einen N-Diffusionsbereich FL221.
In dem N-Potenzialwannenbereich NW ist der PMOS-Transistor P1 ausgebildet durch die Polysiliziumverdrahtung PL1 und P- Diffusionsbereiche FL100 und FL110, und der PMOS-Transistor P2 ist ausgebildet durch die Polysiliziumverdrahtung PL2 und die P-Diffusionsbereiche FL101 und FL111.
Gateanschlüsse des PMOS-Transistors P1 und des NMOS- Transistors N1 sind ausgebildet durch eine gemeinsame Polysiliziumverdrahtung PL1, und die Polysiliziumverdrahtung PL1 ist elektrisch über einen Gatekontakt GC mit einer Aluminiumverdrahtung AL21 als dem Speicheranschluss Nb verbunden. In gleicher Weise sind die Gateanschlüsse des PMOS-Transistors P2 und des NMOS- Transistors N2 durch eine gemeinsame Polysiliziumverdrahtung PL2 ausgebildet und die Polysiliziumverdrahtung PL2 ist elektrisch über einen Gatekontakt GC mit einer Aluminiumverdrahtung AL11 als dem Speicheranschluss Na verbunden.
In den Fig. 1 und 2 sind die P-Diffusionsbereiche FL100, FL101, FL110 und FL111 in dem N-Potenzialwannenbereich NW ausgebildet durch Implantieren einer P-Verunreinigung und es sind die N-Diffusionsbereiche FL200, FL201, FL210 bis FL213, FL220 und FL221 in den P-Potenzialwannenbereichen PW0 und PW1 durch Implantieren einer N-Verunreinigung ausgebildet.
Es wird zumindest ein Diffusionskontaktloch 1C in jedem der Diffusionsbereiche FL mit Ausnahme des N-Diffusionsbereichs FL212 und FL213 gebildet, und die Diffusionsbereiche FL sind elektrisch über das Kontaktloch 1C mit einer Metallverdrahtung einer ersten Schicht verbunden (eine Masseverdrahtung LG1, eine Leistungszufuhrverdrahtung LV1, eine Wortleitung WL1, Bitleitungen BL11 und BL21, Spaltenleitungen CL11 und CL21 und die Aluminiumverdrahtungen AL11 und AL21). Spezielle Verbindungsinhalte werden nachstehend im Einzelnen beschrieben.
In dem P-Wannenbereich PW0 ist der N-Diffusionsbereich FL200 elektrisch mit der Masseverdrahtung LG1 durch das Kontaktloch 1C verbunden, ist der N-Diffusionsbereich FL210 elektrisch durch das Kontaktloch 1C mit der Aluminiumverdrahtung AL11 verbunden, und ist der N- Diffusionsbereich FL220 elektrisch mit der Bitleitung BL11 durch das Kontaktloch 1C verbunden.
In dem P-Wannenbereich PW1 ist der N-Diffusionsbereich FL201 elektrisch mit der Masseverdrahtung LG1 durch das Kontaktloch 1C verbunden, ist der N-Diffusionsbereich FL211 elektrisch mit der Aluminiumverdrahtung AL21 über das Kontaktloch 1C verbunden, und ist der N-Diffusionsbereich FL221 elektrisch mit der Bitleitung BL21 über das Kontaktloch 1C verbunden.
In dem N-Wannenbereich NW ist der P-Diffusionsbereich FL100 elektrisch mit der Leistungszufuhrverdrahtung LV1 durch das Kontaktloch 1C verbunden, ist der P-Diffusionsbereich FL110 elektrisch mit der Aluminiumverdrahtung AL11 durch das Kontaktloch 1C verbunden, ist der P-Diffusionsbereich FL111 elektrisch mit der Aluminiumverdrahtung AL21 über das Kontaktloch 1C verbunden und ist der P-Diffusionsbereich FL101 elektrisch mit der Leistungszufuhrverdrahtung LV1 durch das Kontaktloch 1C verbunden.
Ferner ist zumindest ein Gatekontaktloch GC in jeder der Polysiliziumverdrahtungen PL1 bis PL6 ausgebildet, und die Polysiliziumverdrahtungen PL1 und PL6 sind elektrisch mit der Metallverdrahtung der ersten Schicht durch den Gatekontakt GC verbunden. Spezielle Verbindungsinhalte werden nachstehend im Einzelnen beschrieben.
In dem P-Wannenbereich PW0 ist die Polysiliziumverdrahtung PL3 elektrisch mit der Wortleitung WL1 über den Gatekontakt GC verbunden und ist die Polysiliziumverdrahtung PL4 elektrisch mit der Spaltenleitung CL11 durch den Gatekontakt GC verbunden.
In dem P-Wannenbereich PW1 ist die Polysiliziumverdrahtung PL5 elektrisch mit der Wortleitung WL1 durch den Gatekontakt GC verbunden und ist die Polysiliziumverdrahtung PL6 elektrisch mit der Spaltenleitung CL21 durch den Gatekontakt GC verbunden.
In dem N-Wannenbereich NW ist die Polysiliziumverdrahtung PL1 elektrisch mit der Aluminiumverdrahtung AL21 durch den Gatekontakt GC verbunden und ist die Polysiliziumverdrahtung PL2 elektrisch mit der Aluminiumverdrahtung AL11 durch den Gatekontakt GC verbunden.
Somit sind der N-Diffusionsbereich FL210 des NMOS- Transistors N1 und der P-Diffusionsbereich FL110 des PMOS- Transistors P1 elektrisch miteinander mit einer niedrigen Impedanz durch das Kontaktloch 1C und die Aluminiumverdrahtung AL11 als der Metallverdrahtung der ersten Schicht verbunden, und sind elektrisch mit einer niedrigen Impedanz mit der Polysiliziumverdrahtung PL2 durch den Gatekontakt GC verbunden. Dieser Teil entspricht dem Speicheranschluss Na, der in der Ersatzschaltung von Fig. 5 dargestellt ist.
In gleicher Weise sind der N-Diffusionsbereich FL211 des NMOS-Transistors N2 und der P-Diffusionsbereich FL111 des PMOS-Transistors P2 elektrisch miteinander über eine niedrige Impedanz durch das Kontaktloch 1C und der Aluminiumverdrahtung AL21 als der Metallverdrahtung der ersten Schicht verbunden, und sind elektrisch mit einer niedrigen Impedanz mit der Polysiliziumverdrahtung PL1 durch den Gatekontakt GC verbunden. Dieser Teil entspricht dem Speicheranschluss Nb, wie er in der Ersatzschaltung von Fig. 5 gezeigt ist.
Nachstehend werden nun die elektrischen Verbindungsverhältnisse, wie sie in den Fig. 2 und 3 dargestellt sind, beschrieben. In dem P-Wannenbereich PWO ist eine Masseverdrahtung LG2 als eine Metallverdrahtung einer zweiten Schicht elektrisch mit der Masseverdrahtung LG1 durch ein Durchgangsloch 1T verbunden, ist eine Wortleitung WL2 als die Metallverdrahtung der zweiten Schicht elektrisch mit der Wortleitung WL1 durch das Durchgangsloch 1T verbunden, ist eine Bitleitung BL12 als die Metallverdrahtung der zweiten Schicht elektrisch mit der Bitleitung BL11 durch das Durchgangsloch 1T verbunden, und ist eine Spaltenleitung CL12 als die Metallverdrahtung der zweiten Schicht elektrisch mit der Spaltenleitung CL11 durch das Durchgangsloch (Verbindungsloch) 1T verbunden.
In dem P-Wannenbereich PW1 ist die Masseverdrahtung LG2 elektrisch mit der Masseverdrahtung LG1 durch das Durchgangsloch 1T verbunden, ist die Wortleitung WL2 elektrisch mit der Wortleitung WL1 durch das Durchgangsloch 1T verbunden, ist eine Bitleitung BL22 als die Metallverdrahtung der zweiten Schicht elektrisch mit der Bitleitung BL21 durch das Durchgangsloch 1T verbunden, und ist eine Spaltenleitung CL22 als die Metallverdrahtung der zweiten Schicht elektrisch mit der Spaltenleitung CL21 über das Durchgangsloch 1T verbunden.
In dem N-Wannenbereich NW ist eine Leistungszufuhrverdrahtung LV2 elektrisch mit zwei Leistungszufuhrverdrahtungen LV1 durch entsprechende Durchgangslöcher 1T an zwei Stellen verbunden.
Nachstehend werden die elektrischen Verbindungsverhältnisse gemäß der Darstellung in Fig. 4 im Einzelnen beschrieben. In dem P-Wannenbereich PW0 ist eine Masseverdrahtung LG3 als eine Metallverdrahtung einer dritten Schicht elektrisch mit der Masseverdrahtung LG2 durch ein Durchgangsloch 2T verbunden, und eine Wortleitung WL3 als die Metallverdrahtung der dritten Schicht ist elektrisch mit der Wortleitung WL2 durch das Durchgangsloch 2T verbunden.
In dem P-Wannenbereich PW1 ist die Masseverdrahtung LG3 elektrisch mit der Masseverdrahtung LG2 durch das Durchgangsloch 2T verbunden, und die Wortleitung WL3 ist elektrisch mit der Wortleitung WL2 durch das Durchgangsloch 2T verbunden.
Die Verhältnisse zwischen den in den Fig. 1 bis 4 gezeigten Layoutstrukturen und der Ersatzschaltung gemäß Fig. 5 werden nachstehend im Einzelnen beschrieben.
Die P-Diffusionsbereiche FL100 und FL101 der PMOS- Transistoren P1 und P2 werden eingestellt und erhalten ein Leistungspotenzial VDD durch die Leistungszufuhrverdrahtung LV1 und die Leistungszufuhrverdrahtung LV2, die jeweils elektrisch mittels des Durchgangslochs 1T verbunden sind. Im Einzelnen entsprechen die P-Diffusionsbereiche FL100 und FL101 den Sourceanschlüssen der PMOS-Transistoren P1 und P2 gemäß Fig. 5.
Ferner erhalten die N-Diffusionsbereich FL200 und FL201 ein Massepotenzial GND durch das Kontaktloch 1C, die Masseverdrahtung LG1, das Kontaktloch 1T, die Masseverdrahtung LG2 und die Masseverdrahtung LG3, die jeweils elektrisch durch das Durchgangsloch 2T verbunden ist. Im Einzelnen entsprechen die N-Diffusionsbereiche FL200 und FL201 den Sourceanschlüssen der NMOS-Transistoren N1 und N2 gemäß Fig. 5.
Der N-Diffusionsbereich FL220 als der Drainanschluss des NMOS-Transistors N4 ist elektrisch mit der Bitleitung BL12 (entsprechend der Bitleitung BL1 in Fig. 5) durch das Kontaktloch 1C, die Bitleitung BL11 und das Kontaktloch 1T verbunden.
In gleicher Weise ist der N-Diffusionsbereich FL221 als der Drainanschluss des NMOS-Transistors N6 elektrisch mit der Bitleitung BL22 (entsprechend der Bitleitung BL2 in Fig. 5) durch das Kontaktloch 1C, die Bitleitung BL21 und das Durchgangsloch 1T verbunden.
Ferner ist die Polysiliziumverdrahtung PL4 als der Gateanschluss des NMOS-Transistors N4 elektrisch mit der Spaltenleitung CL12 (entsprechend der Spaltenleitung CL1 in Fig. 5) durch den Gatekontakt GC, die Spaltenleitung CL11 und das Durchgangsloch 1T verbunden. In gleicher Weise ist die Polysiliziumverdrahtung PL6 als der Gateanschluss des NMOS-Transistors N6 elektrisch mit der Spaltenleitung CL22 (entsprechend der Spaltenleitung CL12 in Fig. 5) durch den Gatekontakt GC, die Spaltenleitung CL21 und das Durchgangsloch 1T verbunden.
Die Polysiliziumverdrahtung PL3 als der Gateanschluss des NMOS-Transistors N3 ist elektrisch mit der Wortleitung WL3 (entsprechend der Wortleitung WL in Fig. 5) durch den Gatekontakt GC, die Wortleitung WL1, das Durchgangsloch 1T, die Wortleitung WL2 und das Durchgangsloch 2T verbunden. In gleicher Weise ist die Polysiliziumverdrahtung PL5 als der Gateanschluss des NMOS-Transistors N5 elektrisch mit der Wortleitung WL3 durch den Gatekontakt GC, die Wortleitung WL1, das Durchgangsloch 1T, die Wortleitung WL2 und das Durchgangsloch 2T verbunden.
Gemäß der Darstellung in den Fig. 1 bis 4 sind die NMOS- Transistoren N1, N3 und N4 in dem P-Wannenbereich PWO ausgebildet, sind die NMOS-Transistoren N2, N5 und N6 in dem P-Wannebereich PW1 ausgebildet, und eine Verdrahtungsrichtung (Längsrichtung in den Fig. 1 bis 4; eine zweite Richtung) der Bitleitungen BL1 und BL2 (die Bitleitungen BL12 und BL22 in den Fig. 1 und 3) ist orthogonal zu einer Richtung der getrennten Anordnung der P-Wannenbereiche PW0 und PW1 (eine Querrichtung in den Fig. 1 bis 4; eine erste Richtung) angeordnet, sodass die Verdrahtungslängen der Bitleitungen BL1 und BL2 (die Längen in einer Verdrahtungsrichtung) nicht beeinflusst werden durch die Anzahl der in den P-Wannenbereichen PW0 und PW1 ausgebildeten NMOS-Transistoren. Daher kann die Verdrahtungslänge der Bitleitungen im Vergleich zu einer bekannten Speicherzelle mit einer niedrigen Leistungsaufnahme und der Verwendung einer Spaltenleitung vermindert werden. Im Ergebnis kann die Zugriffszeit verkürzt werden.
Durch Anordnung der Verdrahtungsrichtungen der Spaltenleitungen CL1 und CL2 (der Spaltenleitungen CL12 und CL22 in Fig. 3) senkrecht zu der Richtung der Trennungsanordnung der P-Wannenbereiche PW0 und PW1 kann ferner die Verdrahtungslänge der Spaltenleitungen CL1 und CL2 in gleicher Weise wie diejenige der Bitleitungen BL1 und BL2 vermindert werden. Ferner ist die Wortleitung WL (WL1 bis WL3) parallel zu der Richtung der Trennungsanordnung der P-Wannenbereiche PWO und PW1 angeordnet, sodass eine Positionsbeziehung in einem Layout senkrecht zu den Bitleitungen BL1 und BL2 in hervorragender Weise aufrechterhalten werden kann.
Durch Ausbilden der NMOS-Transistoren N1, N3 und N4 in dem P-Wannenbereich PW0 und der NMOS-Transistoren N2, N5 und N6 in dem P-Wannenbereich PW1 ist es ferner möglich, eine Layoutstruktur zu implementieren, in welcher drei benachbarte NMOS-Transistoren den Diffusionsbereich FL als den Source- oder Drainanschluss gemeinsam benutzen. Im Ergebnis kann der Integrationsgrad verbessert werden. Durch Anordnen der NMOS-Transistoren N1, N3 und N4 und der NMOS- Transistoren N2, N5 und N6 in einer ungefähr geraden Linie kann ferner ein ungenutzter Bereich (verschwendeter Bereich) vermindert werden und es kann der Integrationsgrad verbessert werden.
Ferner sind die Richtungen der Ausbildung der Polysiliziumverdrahtungen PL1 bis PL6 zueinander identisch. Daher kann eine Gateanschlussdimensionierung auf einfache Weise gesteuert werden. Ferner sind die Polysiliziumverdrahtungen PL1 und PL6 (die MOS-Transistoren N1, P1 und N6), die Polysiliziumverdrahtungen PL3 und PL5 (der NMOS-Transistoren N3 und N5) und die Polysiliziumverdrahtungen PL2 und PL4 (der MOS-Transistoren N2, P2 und N4) jeweils in einer geraden Linie angeordnet. Ein ungenutzter Bereich kann daher folglich durch die Anordnung der Polysiliziumverdrahtung PL verhindert werden, und der Flächenverbrauch wird vermindert.
Während die Bitleitungen BL11 und BL21 als die Bitleitungen in den Fig. 1 bis 4 zur Vereinfachung der Darstellung gezeigt wurden, entsprechen die Bitleitungen BL12 und BL22 den ursprünglichen Bitleitungen, und die Bitleitungen BL11 und BL21 sind Metallverdrahtungen, die dazwischen vorgesehen sind. In gleicher Weise sind die Wortleitungen WL1 und WL2, die Spaltenleitungen CL11 und CL21, die Leistungszufuhrverdrahtung LV1 und die Masseverdrahtungen LG1 und LG2 Metallverdrahtungen, die für eine elektrische Verbindung zu der Wortleitung WL3, den Spaltenleitungen CL12 und CL22, der Leistungszufuhrverdrahtung LV2 und der Masseverdrahtung LG3 dazwischenliegend angeordnet sind.

Zweites Ausführungsbeispiel

Fig. 6 veranschaulicht eine Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM entsprechend einem zweiten Ausführungsbeispiel in der Draufsicht. Fig. 7 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht gemäß Fig. 6 vorgesehenen Teils. Fig. 8 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 6. Insbesondere sind die Fig. 7 und 8 zusätzlich zur Fig. 6 vorgesehen und veranschaulichen die in Fig. 6 gezeigte Layoutstruktur für ein verbessertes Verständnis in aufgeteilter Weise für jede Verdrahtungsschicht. Einige Bestimmungen gemäß den Fig. 7 und 8 sind teilweise in Fig. 6 weggelassen. Ferner ist die Ersatzschaltungsanordnung der Speicherzelle gemäß dem in den Fig. 6 bis 8 gezeigten zweiten Ausführungsbeispiel die gleiche wie diejenige des in Fig. 5 dargestellten ersten Ausführungsbeispiels.
Ein Unterschied gegenüber dem ersten Ausführungsbeispiel wird nachstehend beschrieben. Gemäß den Fig. 6 und 8 sind NMOS-Transistoren N3 und N5 miteinander über eine gemeinsame Polysiliziumverdrahtung PL3 verbunden und werden als Wortleitung WL verwendet. Im Ergebnis sind die Wortleitungen WL1 bis WL3 als die Metallverdrahtungen der ersten bis dritten Schicht, die im ersten Ausführungsbeispiel verwendet wurden, nicht erforderlich.
Ferner sind N-Diffusionsbereiche FL200 und FL201 von NMOS- Transistoren N1 und N2 elektrisch mit einer Masseverdrahtung LG2 jeweils durch ein Kontaktloch 1C, einer Masseverdrahtung LG1 und ein Durchgangsloch 1T verbunden und weisen daher ein Massepotential GND auf. Im Ergebnis ist die Masseverdrahtung LG3 als die Metallverdrahtung der dritten Schicht, die im ersten Ausführungsbeispiel verwendet wurde, nicht erforderlich.
Da der übrige Aufbau der gleiche ist wie derjenige des in den Fig. 1 bis 4 gezeigten ersten Ausführungsbeispiels wird die Beschreibung weggelassen (dieselben Teile wie diejenigen des ersten Ausführungsbeispiels weisen dieselben Bezeichnungen auf).
Mit der Layoutstruktur gemäß dem zweiten Ausführungsbeispiel ist die gemeinsame Wortleitung (Gate) der NMOS-Transistoren N3 und N5 durch die Polysiliziumverdrahtung PL3 gebildet. Daher sind die Wortleitung WL3 und die Masseverdrahtung LG3 nicht erforderlich. Es ist somit nicht erforderlich, dass eine Metallverdrahtung der dritten Schicht ausgebildet werden muss, und ein Layout kann implementiert werden mit einer geringen Anzahl von Verdrahtungsschichten (lediglich die erste und zweite Schicht). Zusätzlich zu der Wirkung des ersten Ausführungsbeispiels kann mit dem zweiten Ausführungsbeispiel die Wirkung erzielt werden, dass die Kosten vermindert werden, die Prozesszeit verkürzt und der Ertrag (Fertigungsausbeute) verbessert werden kann.

Drittes Ausführungsbeispiel

Fig. 9 ist eine Darstellung zur Veranschaulichung einer Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM entsprechend einem dritten Ausführungsbeispiel in der Draufsicht. Fig. 10 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht in Fig. 9 vorgesehenen Teils. Fig. 11 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 9. Insbesondere sind die Fig. 10 und 11 zusätzliche Darstellungen zu Fig. 9 zur Veranschaulichung der in Fig. 9 gezeigten Layoutstruktur, die zum einfacheren Verständnis in jede Verdrahtungsschicht aufgeteilt ist. Einige Bestimmungen in den Fig. 10 und 11 sind teilweise in Fig. 9 weggelassen. Ferner sind die Ersatzschaltungsanordnungen der Speicherzelle gemäß dem in den Fig. 9 bis 11 gezeigten dritten Ausführungsbeispiel die gleichen wie diejenigen in dem in Fig. 5 gezeigten ersten Ausführungsbeispiel.
Ein Unterschied gegenüber dem zweiten Ausführungsbeispiel wird nachstehend beschrieben. Ein N-Diffusionsbereich FL210 ist elektrisch mit der Aluminiumverdrahtung AL11 über ein Kontaktloch 1C verbunden. Zwei Masseverdrahtungen LG1 sind parallel in einer Richtung der Ausbildung der Diffusionsbereiche (FL200, FL210, FL212 und FL220) der NMOS-Transistoren N1, N3 und N4, und einer Richtung der Ausbildung der Diffusionsbereiche (FL201, FL211, FL213 und FL221) der NMOS-Transistoren N2, N5 und N6 vorgesehen, sodass die Masseverdrahtungen LG1 auf ein Massepotential GND eingestellt werden können.
Im Ergebnis ist es nicht erforderlich, die Masseverdrahtung LG3 als die Metallverdrahtung der dritten Schicht, die im ersten Ausführungsbeispiel verwendet wurde, als auch die Masseverdrahtung LG2 als die Metallverdrahtung der zweiten Schicht, die im zweiten Ausführungsbeispiel verwendet wurde, vorzusehen.
Ferner ist eine Bitleitung BL12 elektrisch mit einer Bitleitung BL11 über ein Durchgangsloch 1T verbunden, und ist eine Bitleitung BL22 elektrisch mit einer Bitleitung BL21 durch das Durchgangsloch 1T verbunden.
Fig. 12 ist eine Darstellung zur Veranschaulichung einer Layoutstruktur zwischen benachbarten Speicherzellen. Gemäß der Darstellung in Fig. 12 werden die Bitleitungen BL12 und BL22 jeweils gemeinsam durch benachbarte Speicherzellen MC und MC verwendet. Die anderen Teile des Aufbaus sind die gleichen wie diejenigen des zweiten Ausführungsbeispiels.
Daher können die Bitleitungen gemeinsam in der Layoutstruktur gemäß dem dritten Ausführungsbeispiel durch benachbarte Speicherzellen verwendet werden. Zusätzlich zu der Wirkung des zweiten Ausführungsbeispiels können ferner die folgenden Wirkungen erzielt werden.
In dem Fall, dass ein Speicherzellenausbildungsbereich identisch ist, können Zwischenräume (Intervalle) zwischen einer Bitleitung BL1 und einer Spaltenleitung CL1 und zwischen einer Bitleitung BL2 und einer Spaltenleitung CL2 größer als im Falle des zweiten Ausführungsbeispiels ausgeführt werden. Im Ergebnis kann eine Leitungskapazität (kapazitiver Belag) mit einer Vergrößerung des Verdrahtungsabstands (Intervall) vermindert werden. Eine Verminderung in der Bitleitungskapazität führt daher zu einer Vergrößerung der Geschwindigkeit. Da ferner das Verdrahtungsintervall vergrößert ist, ist es möglich, einer Verschlechterung in der Herstellungsausbeute infolge von Fremdstoffen bei einem Scheibenherstellungsprozess oder dergleichen zu begegnen.

Viertes Ausführungsbeispiel

Fig. 13 ist eine Darstellung in der Draufsicht zur Veranschaulichung einer Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM gemäß einem vierten Ausführungsbeispiel. Fig. 14 ist eine Darstellung in der Draufsicht zur hauptsächlichen Veranschaulichung einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht in Fig. 13 angeordneten Teils. Fig. 15 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht in Fig. 13. Fig. 16 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer dritten Aluminiumverdrahtungsschicht in Fig. 13. Insbesondere sind die Fig. 14 bis 16 zusätzlich zu der Darstellung von Fig. 13 vorgesehen zur Veranschaulichung der in Fig. 13 gezeigten Layoutstruktur mit einer Aufteilung entsprechend sämtlicher Verdrahtungsschichten zur Erleichterung des Verständnisses. Einige in den Fig. 14 bis 16 gezeigte Bezeichnungen sind in Fig. 13 teilweise weggelassen. Ferner sind die Ersatzschaltungsanordnungen der Speicherzelle gemäß dem in den Fig. 13 bis 16 dargestellten vierten Ausführungsbeispiel die gleichen wie diejenigen des ersten Ausführungsbeispiels gemäß Fig. 5.
Entsprechend der Darstellung in den Fig. 13 bis 16 sind NMOS-Transistoren N2, N3 und N4 in einem P-Wannenbereich PW0 ausgebildet, sind PMOS-Transistoren P1 und P2 in einem N-Wannenbereich NW ausgebildet, und sind NMOS-Transistoren N1, N5 und N6 in einem P-Wannenbereich PW1 ausgebildet. Ein spezieller Aufbau des MOS-Transistors wird nachstehend im Einzelnen beschrieben.
In dem P-Wannenbereich PW0 besteht der NMOS-Transistor N2 aus einer Polysiliziumverdrahtung PL1A und N- Diffusionsbereichen FL242 und FL252, besteht der NMOS- Transistor N3 aus einer Polysiliziumverdrahtung PL3 und N- Diffusionsbereichen FL253 und FL243 und besteht der NMOS- Transistor N4 aus einer Polysiliziumverdrahtung PL4, dem N- Diffusionsbereich FL243 und einem N-Diffusionsbereich FL244.
In dem P-Wannenbereich PW1 besteht der NMOS-Transistor N1 aus einer Polysiliziumverdrahtung PL2A und N- Diffusionsbereichen FL241 und FL251, besteht der NMOS- Transistor N5 aus einer Polysiliziumverdrahtung PL5 und N- Diffusionsbereichen FL255 und FL245, und besteht der NMOS- Transistor N6 aus einer Polysiliziumverdrahtung PL6, dem N- Diffusionsbereich FL245 und einem N-Diffusionsbereich FL246.
In dem N-Wannenbereich NW besteht der PMOS-Transistor P2 aus der Polysiliziumverdrahtung PL2A und den P- Diffusionsbereichen FL120 und FL130, und besteht der PMOS- Transistor P1 aus der Polysiliziumverdrahtung PL1A und P- Diffusionsbereichen FL121 und FL131.
Gateanschlüsse des PMOS-Transistors P1 und des NMOS- Transistors N1 werden durch eine gemeinsame Polysiliziumverdrahtung PL1A gebildet, und die Polysiliziumverdrahtung PL1A ist elektrisch über einen Gatekontakt GC mit einer Aluminiumverdrahtung AL41 als ein Speicheranschluss Nb verbunden. In gleicher Weise sind die Gateanschlüsse des PMOS-Transistors P2 und des NMOS- Transistors N2 durch eine gemeinsame Polysiliziumverdrahtung PL2A ausgebildet, und die Polysiliziumverdrahtung PL2A ist elektrisch über den Gatekontakt GC mit einer Aluminiumverdrahtung AL31 als ein Speicheranschluss Na verbunden.
Die Aluminiumverdrahtung AL31 als der Speicheranschluss Na ist elektrisch mit der Polysiliziumverdrahtung PL2A durch den Gatekontakt GC und ist elektrisch über ein Kontaktloch 1C mit den N-Diffusionsbereichen FL251 und FL253 und dem P- Diffusionsbereich FL131 der NMOS-Transistoren N1 und N3 und dem PMOS-Transistor P1 verbunden.
Die Aluminiumverdrahtung AL41 als der Speicheranschluss Nb ist elektrisch mit der Polysiliziumverdrahtung PL1A durch den Gatekontakt GC verbunden und ist elektrisch durch das Kontaktloch 1C mit den N-Diffusionsbereichen FL252 und FL255 und dem P-Diffusionsbereich FL130 der NMOS- Transistoren N2 und N5 und dem PMOS-Transistor P2 verbunden.
Die Verhältnisse zwischen den in den Fig. 13 bis 16 gezeigten Layoutstrukturen und der Ersatzschaltung von Fig. 5 werden nachstehend beschrieben.
Die P-Diffusionsbereiche FL120 und FL121 der PMOS- Transistoren P2 und P1 weisen ein Leistungspotenzial VDD auf, das jeweils zugeführt wird über das Kontaktloch 1C, eine Leistungszuführungsverdrahtung LV1 und eine Leistungszuführungsverdrahtung LV2, die elektrisch über ein Durchgangsloch 1T verbunden ist. Insbesondere entsprechen die P-Diffusionsbereiche FL120 und FL121 den Sourceanschlüssen der PMOS-Transistoren P1 und P2 gemäß Fig. 5.
Ferner weisen die N-Diffusionsbereiche FL242 und FL241 der NMOS-Transistoren N2 und N1 ein Massepotenzial auf, das jeweils zugeführt wird durch das Kontaktloch 1C eine Masseverdrahtung LG1, das Durchgangsloch 1T, eine Masseverdrahtung LG2 und eine Masseverdrahtung LG3, die elektrisch über ein Durchgangsloch 2T verbunden ist. Insbesondere entsprechen die N-Diffusionsbereiche FL242 und FL201 den Sourceanschlüssen der NMOS-Transistoren N2 und N1 gemäß Fig. 5.
Der N-Diffusionsbereich FL244 als der Drainanschluss des NMOS-Transistors N4 ist elektrisch mit einer Bitleitung BL12 (entsprechend der Bitleitung BL1 in Fig. 5) über das Kontaktloch 1C, eine Bitleitung BL11 und das Durchgangsloch 1T verbunden.
In gleicher Weise ist der N-Diffusionsbereich FL246 als der Drainanschluss des NMOS-Transistors N6 elektrisch mit einer Bitleitung BL22 (entsprechend der Bitleitung BL2 in Fig. 5) über das Kontaktloch 1C, eine Bitleitung BL21 und ein Durchgangsloch 1T verbunden.
Ferner ist die Polysiliziumverdrahtung PL4 als der Gateanschluss des NMOS-Transistors N4 elektrisch mit einer Spaltenleitung CL12 (entsprechend der Spaltenleitung CL1 in Fig. 5) durch einen Gatekontakt GC, eine Spaltenleitung CL11 und das Durchgangsloch 1T verbunden. In gleicher Weise ist die Polysiliziumverdrahtung PL6 als der Gateanschluss des NMOS-Transistors N6 elektrisch mit einer Spaltenleitung CL22 (entsprechend der Spaltenleitung CL2 in Fig. 5) durch den Gatekontakt GC, eine Spaltenleitung CL21 und das Durchgangsloch 1T verbunden.
Die Polysiliziumverdrahtung PL3 als der Gateanschluss des NMOS-Transistors N3 ist elektrisch mit einer Wortleitung WL3 (entsprechend der Wortleitung WL in Fig. 5) durch den Gatekontakt GC, eine Wortleitung WL1, das Durchgangsloch 1T, eine Wortleitung WL2 und das Durchgangsloch 2T verbunden. In gleicher Weise ist die Polysiliziumverdrahtung PL5 als der Gateanschluss des NMOS- Transistors N5 elektrisch mit der Wortleitung WL3 durch den Gatekontakt GC, die Wortleitung WL1, das Durchgangsloch 1T, die Wortleitung WL2 und das Durchgangsloch 2T verbunden.
In dem vierten Ausführungsbeispiel ist der N- Diffusionsbereich für eine elektrische Verbindung zu der Aluminiumverdrahtung AL31 als dem Speicheranschluss Na separat in dem P-Wannenbereich PW0 (N-Diffusionsbereich FL253) und dem P-Wannenbereich PW1 (dem N-Diffusionsbereich FL251) ausgebildet. In gleicher Weise ist der N- Diffusionsbereich für eine elektrische Verbindung zu der Aluminiumverdrahtung AL41 als dem Speicheranschluss Nb separat ausgebildet in dem P-Wannenbereich PW0 (N- Diffusionsbereich FL252) und dem P-Wannenbereich PW1 (dem N-Diffusionsbereich FL255).
Im Ergebnis werden in dem Fall, dass durch α-Strahlen oder Neutronenstrahlen erzeugte Elektronen in dem in einem der P-Wannenbereiche PW0 und PW1 ausgebildeten N- Diffusionsbereich gesammelt werden, die Elektronen von dem N-Diffusionsbereich entladen, der in dem anderen P- Wannenbereich angeordnet ist, in welchem der Einfluss der Erzeugung von Elektronen durch Bereitstellung des N- Wannenbereichs NW verhindert ist. Beispielsweise werden die in dem N-Diffusionsbereich FL252 des P-Wannenbereichs PW0 gesammelten Elektronen von dem N-Diffusionsbereich FL255 des P-Wannenbereichs PW1 durch den Speicheranschluss Nb entladen, sodass der Einfluss eines Verarmungsbereichs in dem P-Wannenbereich PW0 vermindert werden kann. In gleicher Weise werden die in dem N-Diffusionsbereich FL251 des P- Wannenbereichs PW1 gesammelten Elektronen von dem N- Diffusionsbereich FL253 des P-Wannenbereichs PW0 durch den Speicheranschluss Na entladen, sodass der Einfluss eines Verarmungsbereichs in dem P-Wannenbereich PW1 vermindert werden kann.
Entsprechend dieser Anordnung ist die Erzeugung von Elektronen zum Invertieren von in den Speicheranschlüssen Na und Nb gehaltenen Daten versetzt (offset). Folglich werden die Daten nur auf schwierige Weise invertiert. Es ist daher möglich, eine Wirkung zu erzielen, dass eine sanfte Fehlertoleranz verbessert werden kann.

Fünftes Ausführungsbeispiel

Fig. 17 ist eine Darstellung in der Draufsicht zur Veranschaulichung einer Layoutstruktur sämtlicher Schichten einer Speicherzelle in einem SRAM gemäß einem fünften Ausführungsbeispiel. Fig. 18 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur eines unter einer ersten Aluminiumverdrahtungsschicht in Fig. 17 vorgesehenen Teils (Bereich). Fig. 19 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer zweiten Aluminiumverdrahtungsschicht gemäß Fig. 17. Fig. 20 ist eine Darstellung in der Draufsicht zum hauptsächlichen Veranschaulichen einer Layoutstruktur einer dritten Aluminiumverdrahtungsschicht in Fig. 17. Fig. 21 ist eine Schaltungsanordnung zur Veranschaulichung einer Ersatzschaltung der Speicherzelle gemäß dem fünften Ausführungsbeispiel, das in den Fig. 17 bis 20 veranschaulicht ist.
Insbesondere sind die Fig. 18 bis 20 zusätzlich zu der Darstellung von Fig. 17 vorgesehen zur Veranschaulichung der Layoutstruktur, die in Fig. 17 gezeigt wird, und wobei für ein erleichtertes Verständnis eine Aufteilung in jede Verdrahtungsschicht erfolgt. Einige der in den Fig. 18 bis 20 gezeigten Bestimmungen sind in Fig. 17 teilweise weggelassen.
Gemäß der Darstellung in der Ersatzschaltung von Fig. 21 bilden ein NMOS-Transistor N11 und ein PMOS-Transistor P11 einen ersten Inverter, und bilden ein NMOS-Transistor N12 und ein PMOS-Transistor P12 einen zweiten Inverter. Ausgangsanschlüsse des ersten und zweiten Inverters sind gemeinsam mit den Eingangsanschlüssen derselben verbunden, wobei Speicheranschlüsse Na und Nb gebildet werden.
Ein NMOS-Transistor N13 weist einen Sourceanschluss auf, der mit dem Speicheranschluss Na verbunden ist, sowie einen Gateanschluss, der mit einer Wortleitung WL1 verbunden ist. Ein Gateanschluss eines NMOS-Transistors N14 ist mit einer Spaltenleitung CL1 verbunden, und ein Drainanschluss ist mit einer Bitleitung BL1 verbunden. Ein Drainanschluss des NMOS-Transistors N13 ist mit einem Sourceanschluss des NMOS-Transistors N14 verbunden.
In gleicher Weise ist ein Sourceanschluss eines NMOS- Transistors N15 mit dem Speicheranschluss Nb verbunden, und ein Gateanschluss ist mit einer Wortleitung WL2 verbunden, während ein NMOS-Transistor N16 einen Gateanschluss aufweist, der mit einer Spaltenleitung CL2 verbunden ist, und einen Drainanschluss aufweist, der mit einer Bitleitung BL2 verbunden ist, und ein Drainanschluss des NMOS- Transistors N15 ist mit einem Sourceanschluss des NMOS- Transistors N16 verbunden.
Ein NMOS-Transistor N19 weist einen Sourceanschluss auf, der mit dem Speicheranschluss Na verbunden ist, und einen Gateanschluss, der mit der Wortleitung WL2 verbunden ist. Ein NMOS-Transistor N20 umfasst einen Gateanschluss, der mit einer Spaltenleitung CL2 verbunden ist, sowie einen Drainanschluss, der mit einer Bitleitung BL2 verbunden ist. Ein Drainanschluss des in dem NMOS-Transistor N19 ist mit einem Sourceanschluss des NMOS-Transistors N20 verbunden.
In gleicher Weise ist ein Sourceanschluss eines NMOS- Transistors N17 mit dem Speicheranschluss Nb und ist ein Gateanschluss mit der Wortleitung WL1 verbunden, und ein NMOS-Transistor N18 umfasst einen Gateanschluss, der mit der Spaltenleitung CL1, sowie einen Drainanschluss, der mit einer Bitleitung BL1 verbunden ist, und ein Drainanschluss des NMOS-Transistors N17 ist mit einem Sourceanschluss des NMOS-Transistors N18 verbunden.
Entsprechend den vorstehend beschriebenen Verbindungen wird eine SRAM-Speicherzellenschaltung mit zwei Eingängen und einer niedrigen Leistungsaufnahme gebildet.
Gemäß der Darstellung in den Fig. 17 bis 20 sind die NMOS-Transistoren N11, N13, N14, N17 und N18 in einem P- Wannenbereich PW0 gebildet, sind die PMOS-Transistoren P11 und P12 in einem N-Wannenbereich NW gebildet und sind die NMOS-Transistoren N12, N15, N16, N19 und N20 in einem P- Wannenbereich PW1 gebildet. Eine spezielle Struktur (Aufbau) des MOS-Transistors wird nachstehend im Einzelnen beschrieben.
In dem P-Wannenbereich PWO besteht der NMOS-Transistor N11 aus einer Polysiliziumverdrahtung PL11 und N- Diffusionsbereichen FL261 und FL263, besteht der NMOS- Transistor N13 aus einer Polysiliziumverdrahtung PL13, dem N-Diffusionsbereich FL263 und einem N-Diffusionsbereich FL264, und besteht der NMOS-Transistor N14 aus einer Polysiliziumverdrahtung PL14, dem N-Diffusionsbereich FL264 und einem N-Diffusionsbereich FL274.
Ferner besteht der NMOS-Transistor N17 aus einer Polysiliziumverdrahtung PL13 und N-Diffusionsbereichen FL267 und FL268, und der NMOS-Transistor N18 besteht aus einer Polysiliziumverdrahtung PL14, dem N-Diffusionsbereich FL268 und einem N-Diffusionsbereich FL278.
In dem P-Wannenbereich PW1 umfasst der NMOS-Transistor N12 eine Polysiliziumverdrahtung PL12 und N-Diffusionsbereiche FL262 und FL265, umfasst der NMOS-Transistor N15 eine Polysiliziumverdrahtung PL15, den N-Diffusionsbereich FL265 und einem N-Diffusionsbereich FL266, und umfasst der NMOS- Transistor N16 eine Polysiliziumverdrahtung PL16, den N- Diffusionsbereich FL266 und ein N-Diffusionsbereich FL276.
Ferner umfasst der NMOS-Transistor N19 die Polysiliziumverdrahtung PL15 und die N-Diffusionsbereiche FL269 und FL270, und umfasst der NMOS-Transistor N20 die Polysiliziumverdrahtung PL16, den N-Diffusionsbereich FL270 und einen N-Diffusionsbereich FL280.
In dem N-Wannenbereich NW ist der PMOS-Transistor Pll gebildet durch eine Polysiliziumverdrahtung PL11 und P- Diffusionsbereiche FL100 und FL110, und wird der PMOS- Transistor P12 gebildet durch eine Polysiliziumverdrahtung PL12 und P-Diffusionsbereiche FL101 und FL111.
Gateanschlüsse des PMOS-Transistors P11 und des NMOS- Transistors N12 sind mittels einer gemeinsamen Polysiliziumverdrahtung PL11 gebildet, und die Polysiliziumverdrahtung PL11 ist elektrisch mittels eines Gatekontakts GC mit einer Aluminiumverdrahtung AL61 als dem Speicheranschluss Nb verbunden. In gleicher Weise sind Gateanschlüsse des PMOS-Transistors P12 und des NMOS- Transistors N11 durch eine gemeinsame Polysiliziumverdrahtung PL12 ausgebildet, und die Polysiliziumverdrahtung PL12 ist elektrisch über den Gatekontakt GC mit einer Aluminiumverdrahtung AL51 als dem Speicheranschluss Na elektrisch verbunden.
Die Aluminiumverdrahtung AL51 als der Speicheranschluss Na ist elektrisch mit der Polysiliziumverdrahtung PL12 durch den Gatekontakt GC verbunden und ist elektrisch über ein Kontaktloch 1C mit den N-Diffusionsbereichen FL263 und FL269 und mit dem P-Diffusionsbereich FL110 der NMOS- Transistoren N11 (N13) und N19 und dem PMOS-Transistor P11 elektrisch verbunden.
Die Aluminiumverdrahtung AL61, die den Speicheranschluss Nb darstellt, ist elektrisch mit der Polysiliziumverdrahtung PL11 durch den Gatekontakt GC verbunden und ist elektrisch über das Kontaktloch 1C mit den N-Diffusionsbereichen FL265 und FL267 und dem P-Diffusionsbereich FL111 der NMOS- Transistoren N12 (N15) und N17 und den PMOS-Transistor P12 verbunden.
Die Beziehung zwischen den Layoutstrukturen gemäß den Fig. 17 bis 20 und der Ersatzschaltung gemäß Fig. 21 wird nachstehend beschrieben.
Die P-Diffusionsbereiche FL100 und FL101 der PMOS- Transistoren P11 und P12 weisen ein Leistungspotenzial VDD auf, das zugeführt wird über das Kontaktloch 1C, eine Leistungszuführungsverdrahtung LV1 und eine Leistungszuführungsverdrahtung LV2 einer zweiten Schicht, die elektrisch über ein Durchgangsloch 1T verbunden ist. Insbesondere entsprechen die P-Diffusionsbereiche FL100 und FL101 den Sourceanschlüssen der PMOS-Transistoren P11 und P12 in Fig. 21.
Ferner weisen die N-Diffusionsbereiche FL261 und FL262 der NMOS-Transistoren N11 und N12 ein Massepotenzial GND auf, das zugeführt wird mittels eines Kontaktlochs 1C, einer Masseverdrahtung LG1, dem Kontaktloch 1T, einer Masseverdrahtung LG2 und einer Masseverdrahtung LG3, die elektrisch durch ein Durchgangsloch 2T verbunden ist. Insbesondere entsprechen die N-Diffusionsbereiche FL261 und FL262 den Sourceanschlüssen der NMOS-Transistoren N11 und N12 in Fig. 21.
Die N-Diffusionsbereiche FL274, die den Drainanschluss des NMOS-Transistors N14 bilden, sind elektrisch mit einer Bitleitung BL12 (entsprechend der Bitleitung BL1 in Fig. 21) durch das Kontaktloch 1C, eine Bitleitung BL11 und das Durchgangsloch 1T verbunden.
In gleicher Weise ist der N-Diffusionsbereich FL276 als der Drainanschluss des NMOS-Transistors N16 elektrisch mit einer Bitleitung BL22 (entsprechend BL2 in Fig. 21) durch das Kontaktloch 1C, einen Bitleitungsbalken BL21 und das Durchgangsloch 1T verbunden.
Ferner sind die N-Diffusionsbereiche FL280, die den Drainanschluss des NMOS-Transistors N20 darstellen, elektrisch mit der Bitleitung BL22 (entsprechend der Bitleitung BL2 in Fig. 21) über das Kontaktloch 1C, die Bitleitung BL21 und das Durchgangsloch 1T verbunden.
In gleicher Weise ist der N-Diffusionsbereich FL278, der den Drainanschluss des NMOS-Transistors N18 darstellt, elektrisch mit einer Bitleitung BL12 (entsprechend der Bitleitung BL1 in Fig. 21) durch das Kontaktloch 1C, eine Bitleitung BL11 und das Durchgangsloch 1T verbunden.
Ferner ist die Polysiliziumverdrahtung PL14 als der Gateanschluss der NMOS-Transistoren N14 und N18 elektrisch mit einer Spaltenleitung CL12 (entsprechend der Spaltenleitung CL1 in Fig. 21) über den Gatekontakt GC, eine Spaltenleitung CL11 und über das Durchgangsloch 1T verbunden. In gleicher Weise ist die Polysiliziumverdrahtung PL16 als der Gateanschluss der NMOS-Transistoren N16 und N20 elektrisch mit einer Spaltenleitung CL22 (entsprechend der Spaltenleitung CL2 in Fig. 21) durch den Gatekontakt GC, eine Spaltenleitung CL21 und das Durchgangsloch 1T verbunden.
Die Polysiliziumverdrahtung PL13 als der Gateanschluss der NMOS-Transistoren N13 und N17 ist elektrisch mit einer Wortleitung WL13 (entsprechend der Wortleitung WL1 in Fig. 21) durch den Gatekontakt GC, eine Wortleitung WL11, das Durchgangsloch 1T, eine Wortleitung WL12 und ein Durchgangsloch 2T verbunden.
In gleicher Weise ist die Polysiliziumverdrahtung PL15 als der Gateanschluss der NMOS-Transistoren N15 und N19 elektrisch mit einer Wortleitung WL23 (entsprechend der Wortleitung WL2 in Fig. 21) durch den Gatekontakt GC, eine Wortleitung WL21, das Durchgangsloch 1T, eine Wortleitung WL22 und das Durchgangsloch 2T verbunden.
In dem fünften Ausführungsbeispiel ist der N- Diffusionsbereich für eine elektrische Verbindung zur Aluminiumverdrahtung AL51 als der Speicheranschluss Na separat in dem P-Wannenbereich PW0 (N-Diffusionsbereich FL263 (ein Drainanschluss des NMOS-Transistors N11 und ein Sourceanschluss des NMOS-Transistors N13)) und dem P- Wannenbereich PW1 (N-Diffusionsbereich FL269 (ein Sourceanschluss des NMOS-Transistors N19)) ausgebildet. In gleicher Weise ist der N-Diffusionsbereich für eine elektrische Verbindung zu der Aluminiumverdrahtung AL61 als der Speicheranschluss Nb separat in dem P-Wannenbereich PW0 (dem N-Diffusionsbereich FL267 (einem Sourceanschluss des NMOS-Transistors N17)) und den P-Wannenbereich PW1 (dem N- Diffusionsbereich FL265 (einem Drainanschluss des NMOS- Transistors N12 und einem Sourceanschluss des NMOS- Transistors N15) ausgebildet.
Im Ergebnis werden durch α-Strahlen oder Neutronenstrahlen erzeugte Elektronen, die in dem N-Diffusionsbereich gesammelt werden, der in einem der P-Wannenbereiche PW0 und PW1 ausgebildet ist, von dem N-Diffusionsbereich entladen, der in dem anderen P-Wannenbereich ausgebildet ist, in welchem der Einfluss der Erzeugung von Elektronen durch die Bereitstellung des N-Wannenbereichs NW verhindert ist. Es tritt daher die Wirkung auf, dass eine sanfte Fehlertoleranz verbessert werden kann in gleicher Weise wie bei dem vierten Ausführungsbeispiel.
Gemäß der Darstellung in den Fig. 17 bis 20 sind ferner die NMOS-Transistoren N11, N13, N14, N17 und N18 in dem P- Wannenbereich PW0 ausgebildet, sind die NMOS-Transistoren N12, N15, N16, N19 und N20 in dem P-Wannenbereich PW1 ausgebildet, und eine Verdrahtungsrichtung der Bitleitung ist orthogonal zu der Richtung der getrennten Ausbildung der P-Wannenbereiche PW0 und PW1 angeordnet. In gleicher Weise wie bei dem ersten Ausführungsbeispiel ist es somit möglich, die Verdrahtungslänge der Bitleitungen im Vergleich zu der bekannten 2-Port-Speicherzelle mit einer niedrigen Leistungsaufnahme und der Verwendung einer Spaltenleitung zu verkürzen. Im Ergebnis kann die Zugriffszeit verkürzt werden.
Ferner ist eine Verdrahtungsrichtung der Spaltenleitungen CL1 und CL2 (die Spaltenleitung CL12 und CL22 in Fig. 19) senkrecht zu einer Richtung der Trennungsanordnung der P- Wannenbereiche PW0 und PW1 angeordnet. Folglich ist es möglich, die Verdrahtungslängen der Spaltenleitungen CL1 und CL2 in gleicher Weise wie im Falle der Bitleitungen BL1 und BL2 zu vermindern. Ferner sind die Wortleitungen WL1 und WL2 (die Wortleitungen WL11 bis WL13 und WL21 bis WL23) parallel zu der Richtung der Trennungsanordnung der P- Wannenbereiche PW0 und PW1 angeordnet. Somit kann die Positionsbeziehung auf einem Layout senkrecht (orthogonal) zu den Bitleitungen BL1 und BL2 in hervorragender Weise aufrechterhalten werden.
Ferner sind die NMOS-Transistoren N11, N13, N14 und die NMOS-Transistoren N17 und N18 in dem P-Wannenbereich PW0 ausgebildet und es sind die NMOS-Transistoren N12, N15 und N16 und die NMOS-Transistoren N19 und N20 in dem P- Wannenbereich PW1 ausgebildet. Es ist daher möglich, eine Layoutstruktur zu implementieren, in welcher sich zwei oder drei benachbarte NMOS-Transistoren einen Diffusionsbereich FL als ein Sourceanschluss oder ein Drainanschluss teilen (gemeinsame Benutzung). Im Ergebnis kann der Integrationsgrad verbessert werden. Ferner sind die NMOS- Transistoren N11, N13 und N14, N17 und N18, N12, N15 und N16, und N19 und N20 jeweils in einer ungefähr geraden Linie angeordnet. Daher kann ein ungenutzter Bereich verhindert und der Integrationsgrad vergrößert werden.
Da die Richtungen der Ausbildung der Polysiliziumverdrahtungen PL11 bis PL16 identisch zueinander sind, kann ferner eine Gatedimensionierung auf einfache Weise gestaltet werden. Des Weiteren sind die Polysiliziumverdrahtungen PL11 und PL16 (die MOS- Transistoren N11, P11, N16 und N20), die Polysiliziumverdrahtungen PL13 und PL15 (die NMOS- Transistoren N13, N17, N15 und N19) und die Polysiliziumverdrahtungen PL12 und PL14 (MOS-Transistoren N12, P12, N14 und N18) jeweils in einer geraden Linie angeordnet. Daher kann das Entstehen eines nicht benötigten Bereichs durch die Anordnung der Polysiliziumverdrahtungen PL verhindert und es kann die Fläche verkleinert werden.
Während BL11, BL21, BL11 und BL21 als Bitleitungen in den Fig. 17 bis 20 zur Erleichterung der Beschreibung dargestellt wurden, entsprechen die Bitleitungen BL12, BL22, BL12 und BL22 den ursprünglichen Bitleitungen, und es sind die Bitleitungen BL11, BL21, BL11 und BL21 Metallverdrahtungen, die dazwischenliegend angeordnet sind. In gleicher Weise sind die Wortleitungen WL11, WL12, WL21 und WL22, die Spaltenleitungen CL11 und CL21, die Leistungszuführungsverdrahtung LV1 und die Masseverdrahtungen LG1 und LG2 Metallverdrahtungen, die für eine elektrische Verbindung zu den Wortleitungen WL13 und WL23, den Spaltenleitungen CL12 und der Leistungszuführungsverdrahtung LV2 und der Masseverdrahtung LG3 dazwischenliegend angeordnet sind.

Weitere Abwandlungen

Begrifflich umfassen die N-Wannenbereiche NW und die P- Wannenbereiche PW0 und PW1 gemäß der Beschreibung in Verbindung mit dem ersten bis fünften Ausführungsbeispiel einen allgemeinen Wannenbereich, der in einem oberen Schichtbereich eines Halbleitersubstrats angeordnet ist, und ferner einen Elementausbildungsbereich, der in einer Halbleiterschicht angeordnet ist, die auf einer isolierenden Oberfläche eines Substrats in einem SOI- Substrat einschließlich des Substrats mit zumindest der Oberfläche und der Halbleiterschicht.
Die vorstehende Beschreibung ist nicht einschränkend auszulegen und vielmehr sind weitere Abwandlungen für den Fachmann denkbar ohne von dem Inhalt der Patentansprüche abzuweichen.
Die Erfindung betrifft somit eine Halbleiterspeichervorrichtung mit einer SRAM-Speicherzelle mit einer niedrigen Leistungsaufnahme, bei der eine Verdrahtungslänge von Bitleitungen vermindert werden kann. Die NMOS-Transistoren N1, N3 und N4 sind in dem P- Wannenbereich PW0 ausgebildet, die NMOS-Transistoren N2, N5 und N6 sind in dem P-Wannenbereich PW1 ausgebildet, und eine Verdrahtungsrichtung (eine zweite Richtung) der Bitleitungen BL1 und BL2 (Bitleitungen BL12 und BL22) ist orthogonal zu einer Richtung der Trennungsanordnung (der Querrichtung in der Figur, eine erste Richtung) der P- Wannenbereiche PW0, PW1 angeordnet. Der P-Wannenbereich PW0 und der P-Wannenbereich PW1 sind aneinander gegenüberliegend ausgebildet, wobei ein N-Wannenbereich NW dazwischenliegend angeordnet ist.

Claims

1. Halbleiterspeichervorrichtung einschließlich einer Speicherzelle mit einem ersten und zweiten Inverter, die zueinander kreuzverschaltet sind, wobei
ein erster und zweiter Leitfähigkeitstyp jeweils durch eine Art und eine andere Art definiert wird,
der erste Inverter einen Feldeffekttransistor (N1) der ersten Art und einen ersten Feldeffekttransistor (P1) der anderen Art aufweist,
der zweite Inverter einen zweiten Feldeffekttransistor (N2) der einen Art und einen zweiten Feldeffekttransistor (P2) der anderen Art aufweist,
der erste Inverter einen Ausgangsbereich einschließlich eines Verbindungsbereichs einer Elektrode des ersten Feldeffekttransistors der ersten Art und eine Elektrode des ersten Feldeffekttransistors der anderen Art, und einen Eingangsbereich einschließlich eines Verbindungsbereichs einer Steuerungselektrode des ersten Feldeffekttransistors der ersten Art und einer Steuerungselektrode des ersten Feldeffekttransistors der anderen Art aufweist, und
wobei der zweite Inverter einen Ausgangsbereich einschließlich eines Verbindungsbereichs einer Elektrode des zweiten Feldeffekttransistors der einen Art und eine Elektrode des zweiten Feldeffekttransistors der anderen Art, und einen Eingangsbereich einschließlich eines Verbindungsbereichs einer Steuerungselektrode des zweiten Feldeffekttransistors der einen Art und einer Steuerungselektrode des zweiten Feldeffekttransistors der anderen Art aufweist,
wobei die Speicherzelle ferner aufweist,
einen dritten Feldeffekttransistor (N3) der einen Art mit einer Elektrode, die mit einem ersten Speicheranschluss (Na) verbunden ist, der elektrisch mit dem Ausgangsbereich des ersten Inverters und dem Eingangsbereich des zweiten Inverters verbunden ist, und einer mit einer Reihenauswählsignalleitung (WL) verbundenen Steuerungselektrode,
einen vierten Feldeffekttransistor (N4) der einen Art mit einer Elektrode, die mit der anderen Elektrode des dritten Feldeffekttransistors der einen Art verbunden ist, und die andere Elektrode mit einer ersten Bitleitung (BL1) und eine Steuerungselektrode mit einer ersten Spaltenauswählsignalleitung (CL1) verbunden ist,
einen fünften Feldeffekttransistor (N5) der einen Art mit einer Elektrode, die mit einem zweiten Speicheranschluss (Nb) verbunden ist, der elektrisch mit dem Ausgangsbereich des zweiten Inverters und dem Eingangsbereich des ersten Inverters verbunden ist, und einer Steuerungselektrode, die mit der Reihenauswählsignalleitung verbunden ist, und
einen sechsten Feldeffekttransistor (N6) der einen Art mit einer Elektrode, die mit der anderen Elektrode des fünften Feldeffekttransistors der einen Art verbunden ist, und die andere Elektrode mit einer zweiten Bitleitung (BL2) und eine Steuerungselektrode mit einer zweiten Spaltenauswählsignalleitung (CL2) verbunden ist, und wobei
einer der ersten und zweiten Feldeffekttransistoren der einen Art in einem ersten Potenzialwannenbereich (PW0) der anderen Art und der andere in einem zweiten Potenzialwannenbereich (PW1) der anderen Art ausgebildet ist,
der dritte und vierte Feldeffekttransistor der einen Art in dem ersten Potenzialwannenbereich (PW0) der anderen Art ausgebildet ist,
der fünfte und sechste Feldeffekttransistor der einen Art in dem zweiten Potenzialwannenbereich (PW1) der anderen Art ausgebildet ist,
der erste und zweite Feldeffekttransistor der anderen Art in einem Potenzialwannenbereich (NW) der einen Art ausgebildet ist, und
der erste und zweite Potenzialwannenbereich der anderen Art vorgesehen ist in einer ersten Richtung mit dem dazwischen angeordneten Potenzialwannenbereich der einen Art, und sich die erste und zweite Bitleitung in einer zweiten Richtung erstreckt, die ungefähr senkrecht zu der ersten Richtung ist.

2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei
der erste Feldeffekttransistor der einen Art ausgebildet ist in dem ersten Wannenbereich der anderen Art, und
der zweite Feldeffekttransistor der einen Art in dem zweiten Wannenbereich der anderen Art ausgebildet ist.

3. Halbleiterspeichervorrichtung nach Anspruch 2, wobei
der erste und sechste Feldeffekttransistor der einen Art und der erste Feldeffekttransistor der anderen Art in einer annähernd geraden Linie in der ersten Richtung angeordnet sind, und
der zweite und vierte Feldeffekttransistor der einen Art und der zweite Feldeffekttransistor der anderen Art in einer annähernd geraden Linie in der ersten Richtung angeordnet sind.

4. Halbleiterspeichervorrichtung nach Anspruch 2 oder 3, wobei
der erste, dritte und vierte Feldeffekttransistor der einen Art in einer annähernd geraden Linie in der zweiten Richtung angeordnet sind, und
der zweite, fünfte und sechste Feldeffekttransistor der einen Art in einer annähernd geraden Linie in der zweiten Richtung angeordnet sind.

5. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die erste und zweite Spaltenauswahlsignalleitung sich in der zweiten Richtung erstreckt.

6. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Reihenauswählsignalleitung sich in der ersten Richtung erstreckt.

7. Halbleiterspeichervorrichtung nach Anspruch 1, wobei die Steuerungselektroden des dritten und vierten Feldeffekttransistors der einen Art eine Polysiliziumschicht (PL3) umfassen, die gemeinsam von dem ersten Wannenbereich der anderen Art zu dem zweiten Wannenbereich der anderen Art ausgebildet ist.

8. Halbleiterspeichervorrichtung nach Anspruch 1, wobei
die Speicherzelle eine Vielzahl von zueinander benachbarten Speicherzellen umfasst, und
die erste und zweite Bitleitung jeder Speicherzelle in der Nähe einer Grenze eines Speicherzellenbereichs ausgebildet sind, sodass sich die zueinander benachbarten Speicherzellen die erste und zweite Bitleitung teilen.

9. Halbleiterspeichervorrichtung nach Anspruch 1, wobei der erste Feldeffekttransistor der einen Art in dem zweiten Wannenbereich der anderen Art ausgebildet ist, und der zweite Feldeffekttransistor der einen Art in dem ersten Wannenbereich der anderen Art ausgebildet ist.

10. Halbleiterspeichervorrichtung nach Anspruch 1, wobei
die Reihenauswählsignalleitung erste und zweite Reihenauswählsignalleitungen (WL1, WL2) umfasst,
die erste Bitleitung eine erste Positivphasensequenzbitleitung und eine erste Negativphasensequenzbitleitung (BL1, BL1) umfasst,
die zweite Bitleitung eine zweite Positivphasensequenzbitleitung und eine zweite Negativphasensequenzbitleitung (BL2, BL2) umfasst,
die Steuerungselektrode des dritten Feldeffekttransistors der einen Art mit der ersten Reihenauswählsignalleitung verbunden ist,
die andere Elektrode des vierten Feldeffekttransistors der einen Art mit der ersten Positivphasensequenzbitleitung verbunden ist,
die Steuerungselektrode des fünften Feldeffekttransistors der einen Art mit der zweiten Reihenauswählsignalleitung verbunden ist, und
die andere Elektrode des sechsten Feldeffekttransistors mit der zweiten Negativphasensequenzbitleitung verbunden ist,
wobei die Speicherzelle umfasst:
einen siebten Feldeffekttransistor der einen Art (N17) mit einer Elektrode, die mit dem zweiten Speicheranschluss verbunden ist, und einer Steuerungselektrode, die mit der ersten Reihenauswählsignalleitung verbunden ist,
einen achten Feldeffekttransistor der einen Art (N18) mit einer Elektrode, die mit der anderen Elektrode des siebten Feldeffekttransistors der einen Art verbunden ist,
die andere Elektrode mit einer ersten Negativphasensequenzbitleitung (BL1) und eine Steuerungselektrode mit der ersten Spaltenauswählsignalleitung verbunden ist,
einem neunten Feldeffekttransistor der einen Art (N19) mit einer Elektrode, die mit dem ersten Speicheranschluss verbunden ist, und einer Steuerungselektrode, die mit der zweiten Reihenauswählsignalleitung verbunden ist, und
einem zehnten Feldeffekttransistor der einen Art (N20) mit einer Elektrode, die mit der anderen Elektrode des neunten Feldeffekttransistors der einen Art verbunden ist, die andere Elektrode mit einer zweiten Positivphasensequenzbitleitung (BL2) verbunden ist und eine Steuerungselektrode mit der zweiten Spaltenauswählsignalleitung verbunden ist, wobei
der siebte und achte Feldeffekttransistor der einen Art in einem ersten Wannenbereich der anderen Art (PW0) ausgebildet ist,
der neunte und zehnte Feldeffekttransistor der einen Art in dem zweiten Wannenbereich der anderen Art ausgebildet ist (PW1), und
die erste und zweite Positivphasensequenzbitleitung und die erste und zweite Negativphasensequenzbitleitung sich in der zweiten Richtung erstrecken.

11. Halbleiterspeichervorrichtung nach Anspruch 1, wobei
der Wannenbereich der einen Art und der erste und zweite Wannenbereich der anderen Art einen Elementausbildungsbereich aufweisen, der in einer Halbleiterschicht eines SOI-Substrats ausgebildet ist, das aus einem isolierenden Substrat mit zumindest einer isolierenden Oberfläche besteht, und wobei die Halbleiterschicht auf dem isolierenden Substrat ausgebildet ist.