JP4775352B2 - 半導体記憶装置の製造方法 - Google Patents
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Description
本発明は、半導体記憶装置及びその製造方法に関し、特に、ＳＲＡＭ（Static Random Access Memory）メモリセルを有する半導体装置及びその製造方法に関する。
半導体記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。例えば、最小で2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
ＳＲＡＭは、ＤＲＡＭのようなトランジスタ以外にメモリ専用のキャパシタなどが必要となる半導体記憶装置に比較して、ピュアロジックプロセスとの親和性も良く、また、ＤＲＡＭのような記憶データのリフレッシュ動作が不要で周辺回路を簡易化でき、高速アクセスが可能である利点を有し、キャッシュメモリや携帯端末のメモリなどの高速性や簡易性が要求される比較的小容量の記憶装置として広く使用されている。
図２０（ａ）は６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図である。
例えば、２つのＰＭＯＳトランジスタであるロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタであるドライバトランジスタＤＴｒ１，２、２つのＮＭＯＳトランジスタである転送トランジスタＴＴｒ１，２を有する。
例えば、２つのＰＭＯＳトランジスタであるロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタであるドライバトランジスタＤＴｒ１，２、２つのＮＭＯＳトランジスタである転送トランジスタＴＴｒ１，２を有する。
ロードトランジスタＬＴｒ１とドライバトランジスタＤＴｒ１は、ドレインが一方の記憶ノードＮＤに、ゲートが他方の記憶ノードＮＤにそれぞれ接続されている。ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｃｓに、ドライバトランジスタＤＴｒ１のソースは基準電位にそれぞれ接続されている。このロードトランジスタＬＴｒ１及びドライバトランジスタＤＴｒ１によって、他方の記憶ノードＮＤを入力、一方の記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
また、ロードトランジスタＬＴｒ２とドライバトランジスタＤＴｒ２は、ドレインが他方の記憶ノードＮＤに、ゲートが一方の記憶ノードＮＤにそれぞれ接続されている。ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｃｓに、ドライバトランジスタＤＴｒ２のソースは基準電位にそれぞれ接続されている。このロードトランジスタＬＴｒ２及びドライバトランジスタＤＴｒ２によって、一方の記憶ノードＮＤを入力、他方の記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
上述したロードトランジスタＬＴｒ１及びドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、ロードトランジスタＬＴｒ２及びドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これにより１つの記憶回路が構成されている。
また、転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが一方の記憶ノードＮＤにそれぞれ接続されている。もう１つの転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬに、ソースが他方の記憶ノードＮＤにそれぞれ接続されている。
また、ビットラインＢＬの電位は外部電源電圧Ｖｄｄとする。一方、セル内部電源Ｖｃｃの電位をＶｃｓとする。セル内部電源はロードトランジスタＬＴｒ１，２を介して記憶ノードＮＤ，ＮＤに接続されている。例えば、電源回路の簡単化の為に、外部電源と内部電源を同一（Ｖｄｄ＝Ｖｃｓ）とするのが一般的である。
従来、微細化により生じるＳＲＡＭの不安定動作の対策のために、ＳＲＡＭのメモリセルを構成するＭＯＳＦＥＴに対して異なるゲート絶縁膜厚を用いる方法が考案されてきた。
例えば、特許文献１や特許文献２には、転送トランジスタＴＴｒ１，２のゲート絶縁膜をドライバトランジスタＤＴｒ１，２のゲート絶縁膜より厚くすることにより、ＳＲＡＭのＳＮＭ（Static Noise Margin）特性を向上させ、ビットラインＢＬからのノイズ耐性を強化する方法があげられる。
例えば、特許文献１や特許文献２には、転送トランジスタＴＴｒ１，２のゲート絶縁膜をドライバトランジスタＤＴｒ１，２のゲート絶縁膜より厚くすることにより、ＳＲＡＭのＳＮＭ（Static Noise Margin）特性を向上させ、ビットラインＢＬからのノイズ耐性を強化する方法があげられる。
しかし、この方法では、転送トランジスタＴＴｒ１，２のトランジスタ能力の低下を招き、読み出しスピードの低下や書き込みマージンの悪化の原因となってしまう問題がある。
近年、セル内部電圧をビットライン電圧より高く設定する（Ｖｄｄ＜Ｖｃｓ）、ＳＲＡＭ２電源化技術が提案されている。（参考文献として、非特許文献１が挙げられる。）Ｖｃｓを高く設定することで、ドライバトランジスタＤＴｒ１，２とロードトランジスタＬＴｒ１，２で構成されるインバータの振幅を大きくさせ、一方で、Ｖｄｄを低くする設定で、外部からのノイズを減らすことが可能となる。
これにより、読み出しスピードの劣化や、書き込みマージンの悪化を回避できるとともに、ＳＲＡＭ動作の安定化が可能になる。
これにより、読み出しスピードの劣化や、書き込みマージンの悪化を回避できるとともに、ＳＲＡＭ動作の安定化が可能になる。
しかしながら、ＳＲＡＭの２電源化技術（Ｖｄｄ＜Ｖｃｓ）はＳＲＡＭ動作が安定するが、その反面、ゲート絶縁膜からのリーク増大によるスタンバイリークの増大、及びゲート絶縁膜の信頼性悪化が生じる。そのメカニズムを以下に示す。
図２０（ｂ）は、各トランジスタのゲート絶縁膜に存在する３つのリークパスについて説明する模式的断面図である。
半導体基板１００上にゲート絶縁膜１０１が形成され、その上層にゲート電極１０２が形成されている。ゲート電極の両側部にサイドウォールスペーサ１０３が形成されている。また、ゲート電極１０２の両側部における半導体基板１００中にソース領域１０４Ｓ及びドレイン領域１０４Ｄが形成されている。以上のようにして、ＭＯＳＦＥＴが構成されている。
半導体基板１００上にゲート絶縁膜１０１が形成され、その上層にゲート電極１０２が形成されている。ゲート電極の両側部にサイドウォールスペーサ１０３が形成されている。また、ゲート電極１０２の両側部における半導体基板１００中にソース領域１０４Ｓ及びドレイン領域１０４Ｄが形成されている。以上のようにして、ＭＯＳＦＥＴが構成されている。
上記の構成において、トランジスタがオン状態におけるゲート電極とチャネル部の間に生じるリークａ、オン及びオフ両方の状態で生じる、ソースとゲート電極のオーバーラップの箇所で発生するリークｂ及びドレインとゲート電極のオーバーラップの箇所で発生するリークｃの３種類のリークが存在する。
この３種類のリークパスに対して、ＳＲＡＭの２電源化技術（Ｖｄｄ＜Ｖｃｓ）を用いたときのＳＲＡＭのスタンバイ状態のリークについて考える。
スタンバイ時とは、記憶ノードＮＤ，ＮＤがＨｉｇｈ／ＬｏｗもしくはＬｏｗ／Ｈｉｇｈ（Ｈｉｇｈ：電圧が高いＶｃｃ＝Ｖｃｓの状態、Ｌｏｗ：電圧が低いＶｓｓ＝０の状態）に固定されている非アクティブ状態を指し、そのとき、転送トランジスタＴＴｒ１，２がｏｆｆ、つまり転送トランジスタＴＴｒ１，２のゲートに繋がっているワードラインＷＬが０Ｖであり、ビットラインＢＬは通常Ｖｄｄに固定されている。このスタンバイ状態が、ＳＲＡＭ動作として大部分を占める。
スタンバイ時とは、記憶ノードＮＤ，ＮＤがＨｉｇｈ／ＬｏｗもしくはＬｏｗ／Ｈｉｇｈ（Ｈｉｇｈ：電圧が高いＶｃｃ＝Ｖｃｓの状態、Ｌｏｗ：電圧が低いＶｓｓ＝０の状態）に固定されている非アクティブ状態を指し、そのとき、転送トランジスタＴＴｒ１，２がｏｆｆ、つまり転送トランジスタＴＴｒ１，２のゲートに繋がっているワードラインＷＬが０Ｖであり、ビットラインＢＬは通常Ｖｄｄに固定されている。このスタンバイ状態が、ＳＲＡＭ動作として大部分を占める。
図２１は、記憶ノードＮＤがＨｉｇｈ（Ｖｃｃ＝Ｖｃｓ）、記憶ノードＮＤがＬｏｗ（Ｖｓｓ＝０）のスタンバイ状態のリークを説明する模式図である。各トランジスタの３つのパスに対して、電位差が生じ、リークが発生する箇所に対して矢印を示す。図中、破線矢印がＶｃｓの電位差が生じているところであり、実線矢印がＶｄｄの電圧差が生じているところである。
このように、２電源（Ｖｄｄ＜Ｖｃｓ）を用いたことによって、ゲート絶縁膜に印加される電位差が部分によって異なることになり、これが原因でスタンバイリークの増大及び、ゲート絶縁膜の信頼性及び耐性を悪化させていることになる。
この２電源化のスタンバイリーク悪化の対策として、高電圧であるＶｃｓに対応させたゲート絶縁膜の膜厚を設定する方法が考えられるが、低電圧Ｖｄｄしか印加されない箇所に対しては、冗長な設定になり、ＳＲＡＭの動作スピードを低下させることになる。
特開平６−２９５９９９号公報
特開平８−３７２４３号公報
Implementation of the CELL Broadband EngineTM in a 65nm SOI Technology Featuring Dual-Supply SRAM Arrays Supporting 6GHz at 1.3V, J. Pille et al., 2007 IEEE International Solid-State Circuits Conference, pp. 322-324
本発明の目的は、スタンバイリークを低減できる半導体記憶装置及びその製造方法を提供することである。
本発明の半導体記憶装置は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードに接続する第１転送トランジスタと、前記第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１インバータと前記第２インバータとは、互いの入力及び出力がリング状に接続されて、１つの記憶回路が構成されており、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積されており、前記ビットライン及び前記反転ビットラインに印加される電源電圧が、前記第１ロードトランジスタの前記第１記憶ノードと反対側のソースドレイン領域及び前記第２ロードトランジスタの前記第２記憶ノードと反対側のソースドレイン領域に印加される電源電圧より低く、前記第１ドライバトランジスタを構成するゲート絶縁膜、前記第２ドライバトランジスタを構成するゲート絶縁膜、前記第１ロードトランジスタを構成するゲート絶縁膜、及び前記第２ロードトランジスタを構成するゲート絶縁膜の各々の膜厚が、各一つのゲート絶縁膜内で異なっており、前記各一つのゲート絶縁膜内において、当該ゲート絶縁膜のドレイン領域側である記憶ノード側端部の膜厚は、当該ゲート絶縁膜の記憶ノード側端部以外の部分の膜厚より厚く形成されており、さらに、前記第１転送トランジスタ、及び前記第２転送トランジスタのそれぞれのゲート絶縁膜においても、当該ゲート絶縁膜のソース領域側である記憶ノード側端部の膜厚は、当該ゲート絶縁膜の記憶ノード側端部以外の部分の膜厚より厚く形成されており、前記第１ドライバトランジスタを構成するゲート絶縁膜、前記第２ドライバトランジスタを構成するゲート絶縁膜、前記第１ロードトランジスタを構成するゲート絶縁膜、及び前記第２ロードトランジスタを構成するゲート絶縁膜における、当該各ゲート絶縁膜の記憶ノード側端部以外の部分の膜厚は、前記第１転送トランジスタを構成するゲート絶縁膜及び前記第２転送トランジスタを構成するゲート絶縁膜の記憶ノード側端部以外の部分の膜厚より厚く形成されていることを特徴とする。
上記の本発明の半導体記憶装置は、１つのメモリセルが、第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ、第２転送トランジスタの６個のトランジスタを有しており、第１ドライバトランジスタと第１ロードトランジスタが第１インバータとなって第１記憶ノードが構成され、第２ドライバトランジスタと第２ロードトランジスタが第２インバータとなって第２記憶ノードが構成され、第１記憶ノードに第１転送トランジスタを介してビットラインが接続され、第２記憶ノードに第２転送トランジスタを介して反転ビットラインが接続されている。
ここで、ビットライン及び反転ビットラインに印加される電源電圧が第１ロードトランジスタの第１記憶ノードと反対側のソースドレイン領域及び第２ロードトランジスタの第２記憶ノードと反対側のソースドレイン領域に印加される電源電圧より低くなっている。
さらに、少なくとも、第１ドライバトランジスタを構成するゲート絶縁膜、第２ドライバトランジスタを構成するゲート絶縁膜、第１ロードトランジスタを構成するゲート絶縁膜、及び第２ロードトランジスタを構成するゲート絶縁膜において、各々の当該ゲート絶縁膜のドレイン領域側である記憶ノード側端部の膜厚は、当該ゲート絶縁膜の記憶ノード側端部以外の部分の膜厚より厚く形成されている。
ここで、ビットライン及び反転ビットラインに印加される電源電圧が第１ロードトランジスタの第１記憶ノードと反対側のソースドレイン領域及び第２ロードトランジスタの第２記憶ノードと反対側のソースドレイン領域に印加される電源電圧より低くなっている。
さらに、少なくとも、第１ドライバトランジスタを構成するゲート絶縁膜、第２ドライバトランジスタを構成するゲート絶縁膜、第１ロードトランジスタを構成するゲート絶縁膜、及び第２ロードトランジスタを構成するゲート絶縁膜において、各々の当該ゲート絶縁膜のドレイン領域側である記憶ノード側端部の膜厚は、当該ゲート絶縁膜の記憶ノード側端部以外の部分の膜厚より厚く形成されている。
また、本発明の半導体記憶装置の製造方法は、半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１インバータと前記第２インバータとは、互いの入力及び出力がリング状に接続されて、１つの記憶回路が構成されており、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積され、前記ビットライン及び前記反転ビットラインに印加される電源電圧が、前記第１ロードトランジスタの前記第１記憶ノードと反対側のソースドレイン領域及び前記第２ロードトランジスタの前記第２記憶ノードと反対側のソースドレイン領域に印加される電源電圧より低い半導体記憶装置の製造方法であって、前記第１転送トランジスタおよび前記第２転送トランジスタの各領域において、１回の酸化膜形成処理により各々のゲート絶縁膜を形成する工程と、前記第１ドライバトランジスタ、前記第２ドライバトランジスタ、前記第１ロードトランジスタ、および前記第２ロードトランジスタの各領域において、複数回の酸化膜形成処理により各々のゲート絶縁膜を、前記第１及び第２転送トランジスタの各ゲート絶縁膜より厚く形成する工程と、前記第１ドライバトランジスタ、前記第２ドライバトランジスタ、前記第１ロードトランジスタ、前記第２ロードトランジスタ、前記第１転送トランジスタ、及び前記第２転送トランジスタのゲート絶縁膜を形成する際に、少なくとも、前記第１ドライバトランジスタを構成するゲート絶縁膜、前記第２ドライバトランジスタを構成するゲート絶縁膜、前記第１ロードトランジスタを構成するゲート絶縁膜、及び前記第２ロードトランジスタを構成するゲート絶縁膜の各々の膜厚を、各一つのゲート絶縁膜内で異なるように形成し、前記各一つのゲート絶縁膜内において、当該ゲート絶縁膜のドレイン領域側である記憶ノード側端部を、当該ゲート絶縁膜の記憶ノード側端部以外の部分より厚膜化する工程と、前記第１転送トランジスタ、及び前記第２転送トランジスタのそれぞれのゲート絶縁膜において、当該ゲート絶縁膜のソース領域側である記憶ノード側端部を、当該ゲート絶縁膜の記憶ノード側端部以外の部分より厚膜化する工程とを有し、前記各トランジスタの各ゲート絶縁膜の記憶ノード側端部を厚膜化する工程は、当該厚膜化する部分で、不純物の導入及び増速酸化処理を行う工程ことを特徴とする。
上記の本発明の半導体記憶装置の製造方法は、１つのメモリセルが、第１ドライバトランジスタ、第１ロードトランジスタ、第１転送トランジスタ、第２ドライバトランジスタ、第２ロードトランジスタ、第２転送トランジスタの６個のトランジスタを有しており、第１ドライバトランジスタと第１ロードトランジスタが第１インバータとなって第１記憶ノードが構成され、第２ドライバトランジスタと第２ロードトランジスタが第２インバータとなって第２記憶ノードが構成され、第１記憶ノードに第１転送トランジスタを介してビットラインが接続され、第２記憶ノードに第２転送トランジスタを介して反転ビットラインが接続され、ビットライン及び反転ビットラインに印加される電源電圧が第１ロードトランジスタの第１記憶ノードと反対側のソースドレイン領域及び第２ロードトランジスタの第２記憶ノードと反対側のソースドレイン領域に印加される電源電圧より低くなっている半導体記憶装置の製造方法であって、第１ドライバトランジスタ、第２ドライバトランジスタ、第１ロードトランジスタ、第２ロードトランジスタ、第１転送トランジスタ、及び第２転送トランジスタのゲート絶縁膜を形成する際に、少なくとも、第１ドライバトランジスタを構成するゲート絶縁膜、第２ドライバトランジスタを構成するゲート絶縁膜、第１ロードトランジスタを構成するゲート絶縁膜、及び第２ロードトランジスタを構成するゲート絶縁膜において、各々の当該ゲート絶縁膜のドレイン領域側である記憶ノード側端部を、当該ゲート絶縁膜の記憶ノード側端部以外の部分より厚膜化して形成する。
本発明の半導体記憶装置は、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化することにより、スタンバイリークを低減することができる。
本発明の半導体記憶装置の製造方法は、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化して製造することにより、スタンバイリークを低減できる半導体記憶装置を製造できる。
以下、本発明の実施形態に係る半導体記憶装置及びその製造方法について図面を参照して説明する。
第１実施形態
図１は本実施形態に係る半導体記憶装置であるＳＲＡＭの回路図であり、図面上は４×４＝１６個のメモリセルＣ１１〜Ｃ４４について示している。
ワードラインＷＬとビットラインＢＬ，ＢＬの交点にメモリセルＣ１１〜Ｃ４４が設けられ、各メモリセルＣ１１〜Ｃ４４は、２個のインバータと２個の転送トランジスタを有し、一方の転送トランジスタにビットラインＢＬが、他方の転送トランジスタに反転ビットラインＢＬが接続されている。
各メモリセルのインバータに対する内部電源電圧はＶｃｓとＶｓｓであり、ビットラインＢＬ，ＢＬに印加される外部電源電圧はＶｄｄである。
読み出し時には、ビットラインＢＬ，ＢＬの出力がセンスアンプＳＡで増幅されて読み出される構成である。
図１は本実施形態に係る半導体記憶装置であるＳＲＡＭの回路図であり、図面上は４×４＝１６個のメモリセルＣ１１〜Ｃ４４について示している。
ワードラインＷＬとビットラインＢＬ，ＢＬの交点にメモリセルＣ１１〜Ｃ４４が設けられ、各メモリセルＣ１１〜Ｃ４４は、２個のインバータと２個の転送トランジスタを有し、一方の転送トランジスタにビットラインＢＬが、他方の転送トランジスタに反転ビットラインＢＬが接続されている。
各メモリセルのインバータに対する内部電源電圧はＶｃｓとＶｓｓであり、ビットラインＢＬ，ＢＬに印加される外部電源電圧はＶｄｄである。
読み出し時には、ビットラインＢＬ，ＢＬの出力がセンスアンプＳＡで増幅されて読み出される構成である。
図２（ａ）は本実施形態に係る半導体記憶装置であるＳＲＡＭにおける６つのＭＯＳＦＥＴを有する１つのメモリセルの等価回路図である。
例えば、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
例えば、２つのＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１と第２ロードトランジスタＬＴｒ２、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤにそれぞれ接続されている。第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｃｓに、第１ドライバトランジスタＤＴｒ１のソースは基準電位にそれぞれ接続されている。第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤを入力、第１記憶ノードＮＤを出力とする第１ＣＭＯＳインバータが形成されている。
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤに、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｃｓに、第２ドライバトランジスタＤＴｒ２のソースは基準電位にそれぞれ接続されている。第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤを出力とする第２ＣＭＯＳインバータが形成されている。
上述した第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１による第１ＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２による第２ＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されており、これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが反転ビットラインＢＬに、ソースが第２記憶ノードＮＤにそれぞれ接続されている。
図２（ｂ）は本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離領域Ｉで分離されている。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、それぞれ半導体基板に形成されたウェルあるいは半導体基板そのものから構成される。
上記の各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４が図示のレイアウトで形成され、さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されて、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタＤＴｒ１，２、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタＴＴｒ１，２がそれぞれ構成されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離領域Ｉで分離されている。第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、それぞれ半導体基板に形成されたウェルあるいは半導体基板そのものから構成される。
上記の各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４が図示のレイアウトで形成され、さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されて、２つのＰＭＯＳトランジスタである第１及び第２ロードトランジスタＬＴｒ１，２、２つのＮＭＯＳトランジスタである第１及び第２ドライバトランジスタＤＴｒ１，２、２つのＮＭＯＳトランジスタである第１及び第２転送トランジスタＴＴｒ１，２がそれぞれ構成されている。
ここで、ＰＭＯＳトランジスタである第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第３ゲート電極Ｇ３に及ぶ領域までが連通して開口され、第３ゲート電極Ｇ３と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１が形成されている。
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線Ｗで接続され、この部分が第１記憶ノードＮＤとなる。
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線Ｗで接続され、この部分が第１記憶ノードＮＤとなる。
一方、ＰＭＯＳトランジスタである第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第１ゲート電極Ｇ１に及ぶ領域までが連通して開口され、第１ゲート電極Ｇ１と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する共通コンタクトＳＣＴ２が形成されている。
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
共通コンタクトＳＣＴ２とコンタクトＣＴ２は上層配線Ｗで接続され、この部分が第２記憶ノードＮＤとなる。
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
共通コンタクトＳＣＴ２とコンタクトＣＴ２は上層配線Ｗで接続され、この部分が第２記憶ノードＮＤとなる。
上記以外のソースドレイン領域は、それぞれコンタクトを介して上層配線に接続され、電源電圧Ｖｃｓ、基準電位、ビットラインあるいは反転ビットラインに接続されている。
ここで、ビットラインＢＬ及び反転ビットラインＢＬに印加される電源電圧Ｖｄｄが第１ロードトランジスタＬＴｒ１の第１記憶ノードＮＤと反対側のソースドレイン領域及び第２ロードトランジスタＬＴｒ２の第２記憶ノードＮＤと反対側のソースドレイン領域に印加される電源電圧Ｖｃｓより低くなっている。即ち、セル内部電圧をビットライン電圧より高く設定した（Ｖｄｄ＜Ｖｃｓ）、２電源化したＳＲＡＭである。
また、少なくとも、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が、他の部分のゲート絶縁膜より厚膜化されており、本実施形態においては、例えば、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜が、第１転送トランジスタＴＴｒ１を構成するゲート絶縁膜と第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜より厚膜化されている構成である。
ここで、ゲート絶縁膜の膜厚を上記のようにする理由について説明する。
表１及び表２は、２電源ＳＲＡＭ（Ｖｃｓ＞Ｖｄｄ）のメモリセルを構成する各ＭＯＳＦＥＴのゲート絶縁膜の３つのリークパスに対して、スタンバイ状態のときに印加される電圧を解析したものである。表１は第１記憶ノードがＨｉｇｈで第２記憶ノードがＬｏｗの場合、表２は第１記憶ノードがＬｏｗで第２記憶ノードがＨｉｇｈの場合である。
表１及び表２は、２電源ＳＲＡＭ（Ｖｃｓ＞Ｖｄｄ）のメモリセルを構成する各ＭＯＳＦＥＴのゲート絶縁膜の３つのリークパスに対して、スタンバイ状態のときに印加される電圧を解析したものである。表１は第１記憶ノードがＨｉｇｈで第２記憶ノードがＬｏｗの場合、表２は第１記憶ノードがＬｏｗで第２記憶ノードがＨｉｇｈの場合である。
表１及び表２において、メモリセルを構成するＭＯＳＦＥＴの３つのリークパスをＣｈ（チャネル）部、Ｎｏｄｅ（ノード）端部、電源端部と称する。
チャネル部は、オンしているトランジスタのチャネル部分のリークパスであり、面積的にはチャネル部が最大となる。
一方、ソースドレイン領域とゲート電極のオーバーラップ部分における、ＳＲＡＭのノード側をＮｏｄｅ端部、その反対側（ロードトランジスタはＶｃｃ側、ドライバトランジスタはＶｓｓ側、転送トランジスタはビットライン側）を電源端部と称する。
チャネル部は、オンしているトランジスタのチャネル部分のリークパスであり、面積的にはチャネル部が最大となる。
一方、ソースドレイン領域とゲート電極のオーバーラップ部分における、ＳＲＡＭのノード側をＮｏｄｅ端部、その反対側（ロードトランジスタはＶｃｃ側、ドライバトランジスタはＶｓｓ側、転送トランジスタはビットライン側）を電源端部と称する。
各表中、スタンバイの二つの状態（第１／第２記憶ノードがＨｉｇｈ／ＬｏｗまたはＬｏｗ／Ｈｉｇｈ）のそれぞれに対して、各トランジスタのＯＮ／ＯＦＦの状態と各リークパス部分に印加される電圧を示している。
ドライバトランジスタ／ロードトランジスタは、第１インバータ側と第２インバータ側のそれぞれでどちらかがＯＮとなり、他方はＯＦＦの状態になる。
転送トランジスタはどちらのケースもＯＦＦ状態である。
ドライバトランジスタ／ロードトランジスタは、第１インバータ側と第２インバータ側のそれぞれでどちらかがＯＮとなり、他方はＯＦＦの状態になる。
転送トランジスタはどちらのケースもＯＦＦ状態である。
ＯＦＦ状態のトランジスタのチャネル部のゲート絶縁膜に加わる電圧は０ではないが、半導体基板内で生じる空乏層容量が直列に加わるために、極めて低い。ここでは−で表記している。
表３は、表１及び表２の解析を基にして、各トランジスタのチャネル部、Ｎｏｄｅ端部、電源端部に対して、スタンバイ時に印加される電圧と時間からストレス状態のランクわけをおこなった結果をまとめたものである。
表３においては、スタンバイ中、常にＶｃｓの電圧が印加されるものをＡ、スタンバイの時間の半分でＶｃｓが印加されるものをＢ、Ｖｄｄ以下の電圧しか印加されないものをＣとランク分けした。
表３より、ロードトランジスタとドライバトランジスタは全域にＶｃｓが印加され、特にＮｏｄｅ端は常にＶｃｓが印加される、高ストレス状態であるが、転送トランジスタは面積的には小さいＮｏｄｅ端の部分にのみ、１／２の時間に対してＶｃｓが印加されるだけであることがわかった。
２電源（Ｖｃｓ＞Ｖｄｄ）のＳＲＡＭのメモリセルのゲート絶縁膜の膜厚は、高ストレス印加箇所を重点的に厚くすることが望ましい。
２電源（Ｖｃｓ＞Ｖｄｄ）のＳＲＡＭのメモリセルのゲート絶縁膜の膜厚は、高ストレス印加箇所を重点的に厚くすることが望ましい。
従って、表３の結果から、少なくとも、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が、他の部分のゲート絶縁膜より厚膜化された構成としている。
本実施形態においては、表３の結果から、ＡとＢにランクされたロードトランジスタＬＴｒとドライバトランジスタＤＴｒに着目し、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜が、第１転送トランジスタＴＴｒ１を構成するゲート絶縁膜と第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜より厚膜化された構成としている。
図３は図２（ｂ）中のＸ−Ｘ’における断面図である。
半導体基板１０にＰ型ウェル１１とＮ型ウェル１２が形成されており、素子分離絶縁膜１３で分離されている。
Ｐ型ウェル１１上に、第１転送トランジスタを構成するゲート絶縁膜１６Ｔとゲート電極１７Ｔが形成され、その両側部にサイドウォールスペーサ１８が形成されており、また、第１ドライバトランジスタを構成するゲート絶縁膜１５Ｄとゲート電極１７Ｄが形成され、その両側部にサイドウォールスペーサ１８が形成されており、ゲート電極１７Ｔの両側部及びゲート電極１７Ｄの両側部におけるＰ型ウェル１１中にＮ型のソースドレイン領域１１ａが形成されており、第１転送トランジスタＴＴｒ１と第１ドライバトランジスタＤＴｒ１が構成されている。
ゲート電極１７Ｔの両側部及びゲート電極１７Ｄで挟まれた部分のソースドレイン領域は第１記憶ノードＮＤを構成する。
半導体基板１０にＰ型ウェル１１とＮ型ウェル１２が形成されており、素子分離絶縁膜１３で分離されている。
Ｐ型ウェル１１上に、第１転送トランジスタを構成するゲート絶縁膜１６Ｔとゲート電極１７Ｔが形成され、その両側部にサイドウォールスペーサ１８が形成されており、また、第１ドライバトランジスタを構成するゲート絶縁膜１５Ｄとゲート電極１７Ｄが形成され、その両側部にサイドウォールスペーサ１８が形成されており、ゲート電極１７Ｔの両側部及びゲート電極１７Ｄの両側部におけるＰ型ウェル１１中にＮ型のソースドレイン領域１１ａが形成されており、第１転送トランジスタＴＴｒ１と第１ドライバトランジスタＤＴｒ１が構成されている。
ゲート電極１７Ｔの両側部及びゲート電極１７Ｄで挟まれた部分のソースドレイン領域は第１記憶ノードＮＤを構成する。
また、Ｎ型ウェル１２上に、第１ロードトランジスタを構成するゲート絶縁膜１５Ｌとゲート電極１７Ｌが形成され、その両側部にサイドウォールスペーサ１８が形成されており、ゲート電極１７Ｌの両側部におけるＮ型ウェル１２中にＰ型のソースドレイン領域１２ａが形成されており、第１ロードトランジスタＬＴｒ１が構成されている。
上記の第１転送トランジスタＴＴｒ１、第１ドライバトランジスタＤＴｒ１及び第１ロードトランジスタＬＴｒ１を被覆して、酸化シリコンなどからなる層間絶縁膜１９が形成され、各トランジスタのソースドレイン領域に到達するコンタクトホールが開口され、導電層２０が埋め込まれてコンタクトＣＴ１などのコンタクトが形成され、上層配線２１に接続されている。特に、第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第３ゲート電極Ｇ３に及ぶ領域まで連通して開口された領域には、第３ゲート電極Ｇ３と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１が形成されている。
上記において、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜１５Ｄ、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜１５Ｌが、第１転送トランジスタＴＴｒ１を構成するゲート絶縁膜１６Ｔを構成するゲート絶縁膜より厚膜化されている。
第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜についても、同様に、第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜を構成するゲート絶縁膜より厚膜化されている。
第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜についても、同様に、第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜を構成するゲート絶縁膜より厚膜化されている。
本実施形態の半導体記憶装置であるＳＲＡＭは、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化することにより、スタンバイリークを低減することができる。
例えば、Ｖｃｓが１．２Ｖであり、Ｖｄｄが１．０Ｖである場合、スタンバイリークを低減するために、ドライバトランジスタとロードトランジスタのゲート絶縁膜の膜厚を１．８ｎｍ、転送トランジスタのゲート絶縁膜の膜厚を１．４ｎｍとする。
次に、本実施形態に係る半導体記憶装置（ＳＲＡＭ）の製造方法について図面を参照して説明する。
まず、図４（ａ）に示すように、例えば、半導体基板１０に形成されたＳＴＩ法による素子分離絶縁膜１３と、これによって分離されたＰ型ウェル１１及びＮ型ウェル１２を形成する。
まず、図４（ａ）に示すように、例えば、半導体基板１０に形成されたＳＴＩ法による素子分離絶縁膜１３と、これによって分離されたＰ型ウェル１１及びＮ型ウェル１２を形成する。
次に、図４（ｂ）に示すように、例えば、熱酸化あるいはＣＶＤ（chemical vapor deposition）法によりＰ型ウェル１１及びＮ型ウェル１２の表面に酸化膜１４を形成する。
次に、図５（ａ）に示すように、例えば、ドライバトランジスタ領域ＲＤ及びロードトランジスタ領域ＲＬを保護し、転送トランジスタ領域ＲＴを開口するレジスト膜Ｒを形成し、転送トランジスタ領域ＲＴにおける酸化膜１４を除去する。
図６は、上記のレジスト膜Ｒを形成するパターンを示す平面図である。
例えば、転送トランジスタとなる第２ゲート電極Ｇ２，第４ゲート電極Ｇ４の部分を開口し、ドライバトランジスタ及びロードトランジスタとなる部分の第１ゲート電極Ｇ１，第３ゲート電極Ｇ３を保護するパターンとする。
例えば、転送トランジスタとなる第２ゲート電極Ｇ２，第４ゲート電極Ｇ４の部分を開口し、ドライバトランジスタ及びロードトランジスタとなる部分の第１ゲート電極Ｇ１，第３ゲート電極Ｇ３を保護するパターンとする。
次に、図５（ｂ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒを除去した後、熱酸化あるいはＣＶＤ（chemical vapor deposition）法により、ドライバトランジスタ領域ＲＤ及びロードトランジスタ領域ＲＬにおいては酸化膜１４が厚膜化されて、ゲート絶縁膜１５を形成する。転送トランジスタ領域ＲＴにおいてはゲート絶縁膜１５より薄い転送トランジスタ用のゲート絶縁膜１６を形成する。
上記のようにして、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部を含む、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜が、複数回の熱酸化処理やＣＶＤ処理などの酸化膜形成処理で厚膜化され、第１転送トランジスタＴＴｒ１を構成するゲート絶縁膜と第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜は一回のみの酸化膜形成処理で上記より薄く形成された構成とすることができる。
次に、図７（ａ）に示すように、例えば、ＣＶＤ法により全面にポリシリコンを堆積させて導電層１７を形成する。
次に、図７（ｂ）に示すように、例えば、各トランジスタのゲート電極のパターンで保護する不図示のレジスト膜を形成し、エッチング処理を行って導電層１７とゲート絶縁膜１５，１６をパターン加工し、転送トランジスタを構成するゲート絶縁膜１６Ｔとゲート電極１７Ｔ、ドライバトランジスタを構成するゲート絶縁膜１５Ｄとゲート電極１７Ｄ、ロードトランジスタを構成するゲート絶縁膜１５Ｌとゲート電極１７Ｌをそれぞれ形成する。
次に、図８（ａ）に示すように、例えばＣＶＤ法により窒化シリコンを全面に堆積し、エッチバックすることなどにより、ゲート電極１７Ｔ、ゲート電極１７Ｄ及びゲート電極１７Ｌの両側部にサイドウォールスペーサ１８を形成し、イオン注入によってゲート電極１７Ｔとゲート電極１７Ｄの両側部におけるＰ型ウェル１１中にＮ型のソースドレイン領域１１ａを形成し、さらにイオン注入によってゲート電極１７Ｌの両側部におけるＮ型ウェル１２中にＰ型のソースドレイン領域１２ａを形成する。
ここでは、サイドウォールスペーサ形成の前後にイオン注入をそれぞれ行うことなどにより、エクステンション領域を有するソースドレイン領域とすることも可能である。
以上のようにして、転送トランジスタ、ドライバトランジスタ、及びロードトランジスタを有するメモリセルを構成可能である。
ここでは、サイドウォールスペーサ形成の前後にイオン注入をそれぞれ行うことなどにより、エクステンション領域を有するソースドレイン領域とすることも可能である。
以上のようにして、転送トランジスタ、ドライバトランジスタ、及びロードトランジスタを有するメモリセルを構成可能である。
次に、図８（ｂ）に示すように、例えばＣＶＤ法により全面に酸化シリコンを堆積させて層間絶縁膜１９を形成し、各トランジスタのソースドレイン領域に到達するコンタクトホールを開口する。特に、第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第３ゲート電極Ｇ３に及ぶ領域まで連通して開口する。
以降の工程としては、例えば、各コンタクトホールに導電層２０を埋め込み、第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第３ゲート電極Ｇ３に及ぶ領域まで連通して開口した領域には第３ゲート電極Ｇ３と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１を形成し、それらの上層に上層配線２１をパターン形成して、図３に示す構成の半導体記憶装置を製造できる。
以降の工程としては、例えば、各コンタクトホールに導電層２０を埋め込み、第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第３ゲート電極Ｇ３に及ぶ領域まで連通して開口した領域には第３ゲート電極Ｇ３と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する共通コンタクトＳＣＴ１を形成し、それらの上層に上層配線２１をパターン形成して、図３に示す構成の半導体記憶装置を製造できる。
上記の本実施形態の半導体記憶装置の製造方法は、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化して製造することにより、スタンバイリークを低減できる半導体記憶装置を製造できる。
（変形例）
上記の半導体記憶装置の製造方法において、メモリセルのレイアウトを図９（ｂ）に示すように、メモリセルＣ１１に対して、左右に線対称の関係となるパターンのＣ１２、上下に線対称のパターンとなるＣ２１、回転対象となるＣ２２として、これら４つのメモリセルを１組として取り扱うことができる。
この場合、図５（ａ）に示すような、ドライバトランジスタ領域ＲＤ及びロードトランジスタ領域ＲＬを保護し、転送トランジスタ領域ＲＴを開口するレジスト膜Ｒを形成するパターンとしては、メモリセルＣ１１〜Ｃ４４について図示した図９（ａ）に示すように、隣接メモリセルと繋がるレジスト膜パターンとなり、パターニングがしやすくなる利点がある。
上記の半導体記憶装置の製造方法において、メモリセルのレイアウトを図９（ｂ）に示すように、メモリセルＣ１１に対して、左右に線対称の関係となるパターンのＣ１２、上下に線対称のパターンとなるＣ２１、回転対象となるＣ２２として、これら４つのメモリセルを１組として取り扱うことができる。
この場合、図５（ａ）に示すような、ドライバトランジスタ領域ＲＤ及びロードトランジスタ領域ＲＬを保護し、転送トランジスタ領域ＲＴを開口するレジスト膜Ｒを形成するパターンとしては、メモリセルＣ１１〜Ｃ４４について図示した図９（ａ）に示すように、隣接メモリセルと繋がるレジスト膜パターンとなり、パターニングがしやすくなる利点がある。
第２実施形態
図１０は本実施形態に係るＳＲＡＭにおけるメモリセル断面図であり、第１実施形態の図２（ｂ）中のＸ−Ｘ’における断面図に相当する。
第１実施形態と同様に、少なくとも、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が、他の部分のゲート絶縁膜より厚膜化されており、本実施形態においては、例えば、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１転送トランジスタＴＴｒ１、第２転送トランジスタＴＴｒ２のそれぞれにおいて、ゲート絶縁膜の記憶ノード側端部が他の部分より厚膜化されている構成である。
上記を除いては、実質的に第１実施形態と同様である。
図１０は本実施形態に係るＳＲＡＭにおけるメモリセル断面図であり、第１実施形態の図２（ｂ）中のＸ−Ｘ’における断面図に相当する。
第１実施形態と同様に、少なくとも、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が、他の部分のゲート絶縁膜より厚膜化されており、本実施形態においては、例えば、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１転送トランジスタＴＴｒ１、第２転送トランジスタＴＴｒ２のそれぞれにおいて、ゲート絶縁膜の記憶ノード側端部が他の部分より厚膜化されている構成である。
上記を除いては、実質的に第１実施形態と同様である。
本実施形態の半導体記憶装置は、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化することにより、スタンバイリークを低減することができる。
例えば、Ｖｃｓが１．２Ｖであり、Ｖｄｄが１．０Ｖである場合、スタンバイリークを低減するために、ドライバトランジスタ、ロードトランジスタ及び転送トランジスタのゲート絶縁膜のノード端側の膜厚を１．８ｎｍ、それ以外の部分のゲート絶縁膜の膜厚を１．４ｎｍとする。
次に、本実施形態に係る半導体記憶装置（ＳＲＡＭ）の製造方法について図面を参照して説明する。
まず、図１１（ａ）に示すゲート電極のパターン加工の工程までは、第１実施形態と同様にして行う。但し、ゲート絶縁膜については、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのいずれも同じ膜厚で形成する。
即ち、ゲート絶縁膜２２Ｔを形成し、ポリシリコンなどの導電層を形成し、これをゲート電極のパターンに加工して、転送トランジスタを構成するゲート絶縁膜２２Ｔとゲート電極１７Ｔ、ドライバトランジスタを構成するゲート絶縁膜２２Ｄとゲート電極１７Ｄ、ロードトランジスタを構成するゲート絶縁膜２２Ｌとゲート電極１７Ｌをそれぞれ形成する。
まず、図１１（ａ）に示すゲート電極のパターン加工の工程までは、第１実施形態と同様にして行う。但し、ゲート絶縁膜については、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのいずれも同じ膜厚で形成する。
即ち、ゲート絶縁膜２２Ｔを形成し、ポリシリコンなどの導電層を形成し、これをゲート電極のパターンに加工して、転送トランジスタを構成するゲート絶縁膜２２Ｔとゲート電極１７Ｔ、ドライバトランジスタを構成するゲート絶縁膜２２Ｄとゲート電極１７Ｄ、ロードトランジスタを構成するゲート絶縁膜２２Ｌとゲート電極１７Ｌをそれぞれ形成する。
次に、図１１（ｂ）に示すように、例えば、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのゲート電極のそれぞれにおいて、記憶ノード側端部を露出させるようなパターンのレジスト膜Ｒをパターン形成する。
次に、上記で露出した領域のゲート電極下部のゲート絶縁膜中に、斜めイオン注入法により、Ｐ，Ａｓ，Ｇｅなどの不純物ＤＰを導入する。
次に、上記で露出した領域のゲート電極下部のゲート絶縁膜中に、斜めイオン注入法により、Ｐ，Ａｓ，Ｇｅなどの不純物ＤＰを導入する。
図１２は、上記のレジスト膜Ｒを形成するパターンを示す平面図である。
例えば、ドライバトランジスタ及びロードトランジスタとなる部分の第１ゲート電極Ｇ１と転送トランジスタとなる第２ゲート電極Ｇ２の間の領域と、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４の間の領域を開口するようなパターンとする。
例えば、ドライバトランジスタ及びロードトランジスタとなる部分の第１ゲート電極Ｇ１と転送トランジスタとなる第２ゲート電極Ｇ２の間の領域と、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４の間の領域を開口するようなパターンとする。
次に、図１３（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒを除去した後、ゲート側面酸化を行う。この結果、上記でイオン注入された部分では増速酸化が起こり、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのそれぞれにおいて、厚膜部２３Ｄ，２３Ｌ，２３Ｔをそれぞれ形成して、記憶ノード側端部を他の部分より厚膜化することができる。
次に、図１３（ｂ）に示すように、例えばＣＶＤ法により窒化シリコンを全面に堆積し、エッチバックすることなどにより、ゲート電極１７Ｔ、ゲート電極１７Ｄ及びゲート電極１７Ｌの両側部にサイドウォールスペーサ１８を形成し、イオン注入によってゲート電極１７Ｔとゲート電極１７Ｄの両側部におけるＰ型ウェル１１中にＮ型のソースドレイン領域１１ａを形成し、さらにイオン注入によってゲート電極１７Ｌの両側部におけるＮ型ウェル１２中にＰ型のソースドレイン領域１２ａを形成する。
ここでは、サイドウォールスペーサ形成の前後にイオン注入をそれぞれ行うことなどにより、エクステンション領域を有するソースドレイン領域とすることも可能である。
以降の工程は、第１実施形態と同様にして、図１０に示す構成の半導体記憶装置を製造することができる。
ここでは、サイドウォールスペーサ形成の前後にイオン注入をそれぞれ行うことなどにより、エクステンション領域を有するソースドレイン領域とすることも可能である。
以降の工程は、第１実施形態と同様にして、図１０に示す構成の半導体記憶装置を製造することができる。
上記の本実施形態の半導体記憶装置の製造方法は、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化して製造することにより、スタンバイリークを低減できる半導体記憶装置を製造できる。
（変形例）
上記のドライバトランジスタ及びロードトランジスタとなる部分の第１ゲート電極Ｇ１と転送トランジスタとなる第２ゲート電極Ｇ２の間の領域と、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４の間の領域を開口するようなパターンのレジスト膜について、メモリセルＣ１１〜Ｃ４４について図示した図１４に示すように、隣接メモリセルと繋がるレジスト膜パターンで形成することができる。
上記のドライバトランジスタ及びロードトランジスタとなる部分の第１ゲート電極Ｇ１と転送トランジスタとなる第２ゲート電極Ｇ２の間の領域と、第３ゲート電極Ｇ３と第４ゲート電極Ｇ４の間の領域を開口するようなパターンのレジスト膜について、メモリセルＣ１１〜Ｃ４４について図示した図１４に示すように、隣接メモリセルと繋がるレジスト膜パターンで形成することができる。
第３実施形態
第２実施形態に係る半導体記憶装置は、以下の製造方法によっても製造することができる。
まず、図１５（ａ）に示す工程までは、第１実施形態と同様にして行うことができる。
即ち、第１実施形態と同様に、ドライバトランジスタ、ロードトランジスタ、転送トランジスタの全領域において熱酸化あるいはＣＶＤ法により酸化膜２４を形成し、厚膜化する、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのそれぞれにおける記憶ノード側端部を残すようにレジスト膜Ｒをパターン形成し、エッチングして除去する。
第２実施形態に係る半導体記憶装置は、以下の製造方法によっても製造することができる。
まず、図１５（ａ）に示す工程までは、第１実施形態と同様にして行うことができる。
即ち、第１実施形態と同様に、ドライバトランジスタ、ロードトランジスタ、転送トランジスタの全領域において熱酸化あるいはＣＶＤ法により酸化膜２４を形成し、厚膜化する、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのそれぞれにおける記憶ノード側端部を残すようにレジスト膜Ｒをパターン形成し、エッチングして除去する。
図１６は、上記のレジスト膜Ｒを形成するパターンを示す平面図である。
例えば、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのそれぞれにおける記憶ノード側端部となる領域を保護するようなパターンとして、第１ゲート電極Ｇ１〜第４ゲート電極Ｇ４の記憶ノード側の端部に係るようなパターンとする。
例えば、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのそれぞれにおける記憶ノード側端部となる領域を保護するようなパターンとして、第１ゲート電極Ｇ１〜第４ゲート電極Ｇ４の記憶ノード側の端部に係るようなパターンとする。
次に、図１５（ｂ）に示すように、レジスト膜Ｒを除去した後、熱酸化あるいはＣＶＤ法により、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのそれぞれにおける記憶ノード側端部においてはゲート絶縁膜２２と厚膜部２３とし、残りの部分はゲート絶縁膜２２のみが形成された状態とする。
上記のようにして、ドライバトランジスタを構成するゲート絶縁膜の記憶ノード側端部、ロードトランジスタを構成するゲート絶縁膜の記憶ノード側端部、転送トランジスタの記憶ノード端部となるゲート絶縁膜が、複数回の熱酸化処理やＣＶＤ処理などの酸化膜形成処理で厚膜化され、残りの部分が一回のみの酸化膜形成処理で上記より薄く形成された構成とすることができる。
次に、図１７（ａ）に示すように、例えば、ＣＶＤ法により全面にポリシリコンを堆積させて導電層１７を形成する。
次に、図１７（ｂ）に示すように、例えば、各トランジスタのゲート電極のパターンで保護する不図示のレジスト膜を形成し、エッチング処理を行って導電層１７とゲート絶縁膜２２と厚膜部２３をパターン加工する。
上記のようにして、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのそれぞれにおいて、厚膜部２３Ｄ，２３Ｌ，２３Ｔをそれぞれ形成して、記憶ノード側端部を他の部分より厚膜化することができる。
以降の工程は、第１実施形態と同様にして、図１０に示す構成の半導体記憶装置を製造することができる。
上記のようにして、ドライバトランジスタ、ロードトランジスタ、転送トランジスタのそれぞれにおいて、厚膜部２３Ｄ，２３Ｌ，２３Ｔをそれぞれ形成して、記憶ノード側端部を他の部分より厚膜化することができる。
以降の工程は、第１実施形態と同様にして、図１０に示す構成の半導体記憶装置を製造することができる。
上記の本実施形態の半導体記憶装置の製造方法は、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化して製造することにより、スタンバイリークを低減できる半導体記憶装置を製造できる。
（変形例）
上記の第１ゲート電極Ｇ１〜第４ゲート電極Ｇ４の記憶ノード側の端部に係るようなパターンのレジスト膜について、メモリセルＣ１１〜Ｃ４４について図示した図１８に示すように、隣接メモリセルと繋がるレジスト膜パターンで形成することができる。
上記の第１ゲート電極Ｇ１〜第４ゲート電極Ｇ４の記憶ノード側の端部に係るようなパターンのレジスト膜について、メモリセルＣ１１〜Ｃ４４について図示した図１８に示すように、隣接メモリセルと繋がるレジスト膜パターンで形成することができる。
第４実施形態
図１９は本実施形態に係るＳＲＡＭにおけるメモリセル断面図であり、第１実施形態の図２（ｂ）中のＸ−Ｘ’における断面図に相当する。
第１実施形態と同様に、少なくとも、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が、他の部分のゲート絶縁膜より厚膜化されている。
本実施形態においては、例えば、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜が、第１転送トランジスタＴＴｒ１を構成するゲート絶縁膜と第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜より厚膜化されており、さらに、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１転送トランジスタＴＴｒ１、第２転送トランジスタＴＴｒ２のそれぞれにおいて、ゲート絶縁膜の記憶ノード側端部が他の部分より厚膜化されている構成である。
上記を除いては、実質的に第１実施形態と同様である。
図１９は本実施形態に係るＳＲＡＭにおけるメモリセル断面図であり、第１実施形態の図２（ｂ）中のＸ−Ｘ’における断面図に相当する。
第１実施形態と同様に、少なくとも、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が、他の部分のゲート絶縁膜より厚膜化されている。
本実施形態においては、例えば、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜が、第１転送トランジスタＴＴｒ１を構成するゲート絶縁膜と第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜より厚膜化されており、さらに、第１ドライバトランジスタＤＴｒ１、第２ドライバトランジスタＤＴｒ２、第１ロードトランジスタＬＴｒ１、第２ロードトランジスタＬＴｒ２、第１転送トランジスタＴＴｒ１、第２転送トランジスタＴＴｒ２のそれぞれにおいて、ゲート絶縁膜の記憶ノード側端部が他の部分より厚膜化されている構成である。
上記を除いては、実質的に第１実施形態と同様である。
本実施形態の半導体記憶装置は、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化することにより、スタンバイリークを低減することができる。
例えば、Ｖｃｓが１．２Ｖであり、Ｖｄｄが１．０Ｖである場合、スタンバイリークを低減するために、ドライバトランジスタとロードトランジスタのゲート絶縁膜のノード端の部分の膜厚を１．８ｎｍ、それ以外の部分のドライバトランジスタとロードトランジスタのゲート絶縁膜の膜厚を１．６ｎｍ、転送トランジスタのゲート絶縁膜のノード端の部分の膜厚を１．６ｎｍ、それ以外の部分の転送トランジスタのゲート絶縁膜の膜厚を１．４ｎｍとする。
第５実施形態
表４は、各メモリセルにインバータに対する内部電源電圧はとビットラインに印加される外部電源電圧が等しい場合に、各トランジスタのチャネル部、Ｎｏｄｅ端部、電源端部に対して、スタンバイ時に印加される電圧と時間からストレス状態のランクわけをおこなった結果をまとめたものである。
表４は、各メモリセルにインバータに対する内部電源電圧はとビットラインに印加される外部電源電圧が等しい場合に、各トランジスタのチャネル部、Ｎｏｄｅ端部、電源端部に対して、スタンバイ時に印加される電圧と時間からストレス状態のランクわけをおこなった結果をまとめたものである。
表４においては、スタンバイ中、常にＶｃｓの電圧が印加されるものをＡ、スタンバイの時間の半分でＶｃｓが印加されるものをＢ、Ｖｄｄ以下の電圧しか印加されないものをＣとランク分けした。
１電源のとき、即ち、Ｖｄｄ＝Ｖｃｓに置けるＳＲＡＭのスタンバイ状態おける、ストレスについて、上記の各実施形態における２電源化した場合は、高電圧Ｖｃｓの印加状態が重要な内容であったが、1電源の場合では、Ｖｄｄの印加時間だけの着目になる。
表４より、１電源の場合には第２実施形態のような構成では効果が乏しいと考えられるが、第１実施形態のような構成は効果が得られる。
即ち、Ｖｄｄ＝Ｖｃｓとする１電源の場合には、第１実施形態と同様に、少なくとも、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が、他の部分のゲート絶縁膜より厚膜化された構成とし、例えば、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜が、第１転送トランジスタＴＴｒ１を構成するゲート絶縁膜と第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜より厚膜化された構成とする。
表４より、１電源の場合には第２実施形態のような構成では効果が乏しいと考えられるが、第１実施形態のような構成は効果が得られる。
即ち、Ｖｄｄ＝Ｖｃｓとする１電源の場合には、第１実施形態と同様に、少なくとも、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜の記憶ノード側端部が、他の部分のゲート絶縁膜より厚膜化された構成とし、例えば、第１ドライバトランジスタＤＴｒ１を構成するゲート絶縁膜、第２ドライバトランジスタＤＴｒ２を構成するゲート絶縁膜、第１ロードトランジスタＬＴｒ１を構成するゲート絶縁膜、第２ロードトランジスタＬＴｒ２を構成するゲート絶縁膜が、第１転送トランジスタＴＴｒ１を構成するゲート絶縁膜と第２転送トランジスタＴＴｒ２を構成するゲート絶縁膜より厚膜化された構成とする。
本実施形態の半導体記憶装置は、メモリセルを構成する６個のトランジスタのゲート絶縁膜について、スタンバイ中に相対的に高い電圧が印加されてリークがおきやすい部分を厚膜化することにより、スタンバイリークを低減することができる。
本発明は上記の実施形態に限定されない。
例えば、第１ドライバトランジスタを構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタを構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタを構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタを構成するゲート絶縁膜の記憶ノード側端部のみが厚膜化された構成でもよい。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
例えば、第１ドライバトランジスタを構成するゲート絶縁膜の記憶ノード側端部、第２ドライバトランジスタを構成するゲート絶縁膜の記憶ノード側端部、第１ロードトランジスタを構成するゲート絶縁膜の記憶ノード側端部、第２ロードトランジスタを構成するゲート絶縁膜の記憶ノード側端部のみが厚膜化された構成でもよい。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
本発明の半導体記憶装置は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭに適用できる。
本発明の半導体記憶装置の製造方法は、例えば１メモリセルが６個のＭＯＳＦＥＴを有するＳＲＡＭの製造方法に適用できる。
１０…半導体基板、１１…Ｐ型ウェル、１１ａ…ソースドレイン領域、１２…Ｎ型ウェル、１２ａ…ソースドレイン領域、１３…素子分離絶縁膜、１４…酸化膜、１５，１５Ｄ，１５Ｌ，１６，１６Ｔ…ゲート絶縁膜、１７…導電層、１７Ｔ，１７Ｄ，１７Ｌ…ゲート電極、１８…サイドウォールスペーサ、１９…層間絶縁膜、２０…導電層、２１…上層配線、２２，２２Ｔ，２２Ｄ，２２Ｌ…ゲート絶縁膜、２３，２３Ｔ，２３Ｄ，２３Ｌ…厚膜部、２４…酸化膜、Ｐ１…第１Ｐ型半導体領域、Ｐ２…第２Ｐ型半導体領域、Ｎ１…第１Ｎ型半導体領域、Ｎ２…第２Ｎ型半導体領域、ＬＴｒ１…第１ロードトランジスタ、ＬＴｒ２…第２ロードトランジスタ、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、Ｉ…素子分離絶縁膜、ＣＴ１…コンタクト、ＳＣＴ１…共通コンタクト、ＷＬ…ワードライン、ＢＬ…ビットライン、ＢＬ…反転ビットライン、ＮＤ…第１記憶ノード、ＮＤ…第２記憶ノード、Ｗ…上層配線、Ｇ１〜Ｇ４…ゲート電極、Ｃ１１〜Ｃ４４…メモリセル、Ｒ…レジスト膜、ＤＰ…不純物
Claims (1)
- 半導体基板に形成された第１ドライバトランジスタと第１ロードトランジスタを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと第２ロードトランジスタを有して第２記憶ノードが構成される第２インバータと、第１記憶ノードに接続する第１転送トランジスタと、第２記憶ノードに接続する第２転送トランジスタとを有し、前記第１インバータと前記第２インバータとは、互いの入力及び出力がリング状に接続されて、１つの記憶回路が構成されており、前記第１転送トランジスタを介してビットラインに、前記第２転送トランジスタを介して反転ビットラインに接続するメモリセルが複数個集積され、前記ビットライン及び前記反転ビットラインに印加される電源電圧が、前記第１ロードトランジスタの前記第１記憶ノードと反対側のソースドレイン領域及び前記第２ロードトランジスタの前記第２記憶ノードと反対側のソースドレイン領域に印加される電源電圧より低い半導体記憶装置の製造方法であって、
前記第１転送トランジスタおよび前記第２転送トランジスタの各領域において、１回の酸化膜形成処理により各々のゲート絶縁膜を形成する工程と、
前記第１ドライバトランジスタ、前記第２ドライバトランジスタ、前記第１ロードトランジスタ、および前記第２ロードトランジスタの各領域において、複数回の酸化膜形成処理により各々のゲート絶縁膜を、前記第１及び第２転送トランジスタの各ゲート絶縁膜より厚く形成する工程と、
前記第１ドライバトランジスタ、前記第２ドライバトランジスタ、前記第１ロードトランジスタ、前記第２ロードトランジスタ、前記第１転送トランジスタ、及び前記第２転送トランジスタのゲート絶縁膜を形成する際に、少なくとも、前記第１ドライバトランジスタを構成するゲート絶縁膜、前記第２ドライバトランジスタを構成するゲート絶縁膜、前記第１ロードトランジスタを構成するゲート絶縁膜、及び前記第２ロードトランジスタを構成するゲート絶縁膜の各々の膜厚を、各一つのゲート絶縁膜内で異なるように形成し、前記各一つのゲート絶縁膜内において、当該ゲート絶縁膜のドレイン領域側である記憶ノード側端部を、当該ゲート絶縁膜の記憶ノード側端部以外の部分より厚膜化する工程と、
前記第１転送トランジスタ、及び前記第２転送トランジスタのそれぞれのゲート絶縁膜において、当該ゲート絶縁膜のソース領域側である記憶ノード側端部を、当該ゲート絶縁膜の記憶ノード側端部以外の部分より厚膜化する工程とを有し、
前記各トランジスタの各ゲート絶縁膜の記憶ノード側端部を厚膜化する工程は、当該厚膜化する部分で、不純物の導入及び増速酸化処理を行う工程である、
半導体記憶装置の製造方法。
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