DE69009626T2 - Masterslice-Halbleitervorrichtung. - Google Patents
Masterslice-Halbleitervorrichtung.Info
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Description
- Diese Erfindung bezieht sieh auf Masterslice-Halbleiterbauelemente.
- Ein Gate-Array ist ein Beispiel für ein als Masterslice-Halbleiterbauelement (oder Logik- Array) bezeichnetes Logik-Bauelement. Ein Gate-Array kann zum Beispiel ein CMOS- (Komplementär-Metall-Oxyd-Halbleiter-) Gate-Array umfassen. In den beigetügten Zeichnungen zeigt Fig. 1 das Beispiel einer Basiszelle eines früher vorgeschlagenen CMOS-Gate-Arrays. (Das Gate-Array besteht aus einem Feld solcher Zellen.) Wie in Fig. 1 zu sehen ist, umfaßt die Basiszelle des früher vorgeschlagenen CMOS-Gate- Arrays zwei p-Kanal-MOS-Transistoren T1 und T2 sowie zwei n-Kanal-MOS- Transistoren T3 und T4. Die Transistoren T1 und T2 haben dasselbe Verhältnis W/L (W = Kanalbreite, L = Kanallänge). Auch die Transistoren T3 und T4 haben dasselbe Verhältnis W/L. Die Transistoren T1 bis T4 haben Gate-Elektroden 101 bis 104. p&spplus;- dotierte Halbleitergebiete 105 bis 107 dienen als Source-Gebiete oder Drain-Gebiete der p-Kanal-MOS-Transistoren T1 und T2. Die Halbleitergebiete 105 bis 107 sind z.B. in einer in einem Halbleitersubstrat ausgebildeten n-Wanne (nicht dargestellt) ausgebildet. n&spplus;-dotierte Halbleitergebiete 108 bis 110 dienen zum Beispiel als Source-Gebiete oder Drain-Gebiete der n-Kanal-MOS-Transistoren T3 und T4. Die Halbleitergebiete 108 bis 110 sind z.B. in einer im Halbleitersubstrat ausgebildeten p-Wanne (nicht dargestellt) ausgebildet. In diesem Fall besteht der p-Kanal-MOS-Transistor T1 aus der Gate- Elektrode 101 sowie den Halbleitergebieten 105 und 106, und der p-Kanal-MOS- Transistor T2 besteht aus der Gate-Elektrode 102 sowie den Halbleitergebieten 106 und 107. Auf ähnliche Weise besteht der n-Kanal-MOS-Transistor T3 aus der Gate- Elektrode 103 sowie den Halbleitergebieten 108 und 109, und der n-Kanal-MOS- Transistor T4 besteht aus der Gate-Elektrode 104 sowie den Halbleitergebieten 109 und 110. Ein n&spplus;-dotiertes Malbleitergebiet 111 dient als Beschaltung zur Versorgung der n- Wanne mit einer Spannung VDD von einer Spannungsquelle (es bringt die Spannung mit der n-Wanne in Kontakt), und ein p&spplus;-dotiertes Halbleitergebiet 112 dient als Beschaltung zur Versorgung der p-Wanne mit einer Spannung VSS von einer Spannungsquelle (es bringt die Spannung mit der p-Wanne in Kontakt).
- Bei der Konstruktion z.B. einer Speicherzelle eines statischen CMOS-RAM (Speicher mit wahlfreiem Zugriff) unter Verwendung des vorher vorgeschlagenen CMOS-Gate- Arrays mit anhand von Fig. 1 beschriebenen Basiszellen kommt es zu folgenden Problemen. Speicherzellen eines statischen CMOS-RAM sind normalerweise aus vier n-Kanal- MOS-Transistoren und zwei p-Kanal-MOS-Transistoren konstruiert. Bei der Konstruktion von Speicherzellen eines statischen CMOS-RAM unter Verwendung der anhand von Fig. 1 beschriebenen Basiszellen werden daher zwei solche Basiszellen pro Speicherzelle benötigt. Zwei p-Kanal-MOS-Transistoren bleiben also ungenutzt. Bei der Konstruktion von Speicherzellen eines statischen CMOS-RAM unter Verwendung der anhand von Fig. 1 beschriebenen Basiszellen wird also die Hälfte einer Basiszelle nicht genutzt, wodurch die Nutzungseffizeinz der Basiszellen gering ist. Es ist deshalb schwierig, die Integrationsdichte der Speicherzellen zu verbessern.
- Außerdem läßt sich bei der Konstruktion einer NAND-Schaltung mit zwei Eingängen, einer NOR-Schaltung mit zwei Eingängen, einer Inverterschaltung, einer Übertragungsschaltung oder dergleichen unter Verwendung der anhand von Fig. 1 beschriebenen Basiszellen aus verschiedenen Gründen nicht leicht eine optimale Schaltungskonstruktion erreichen, unter anderem wegen der Tatsache, daß der Freiheitsgrad bei der BeschaItung zwischen den Transistoren niedrig ist.
- In den Patentauszügen aus Japan, Band 11, Nr. 122 (E-500) [2569], 16.4.87, wird ein Halbleiterbauelement mit einem Zellenfeld beschrieben, wobei jede Zelle aus vier Paaren von MOS-Transistoren besteht und wobei die Transistoren jedes Paares eine dem Paar gemeinsame Gate-Elelrtrode haben. In den Patentauszügen aus Japan, Band 8, Nr. 285 (E-287) [1772], 26.12.84, wird ein Halbleiterbauelement beschrieben, bei dem die Transistoren einer Basiszelle unabhängige Gate-Elektroden haben.
- Gemäß der Erfindung ist ein Masterslice-Halbleiterbauelement vorgesehen mit einer Basiszelle, die
- erste und zweite MOS-Transistoren eines ersten Leitfähigkeitstyps, bei denen entweder ein Source-Gebiet oder ein Drain-Gebiet ein von beiden gemeinsam genutztes Gebiet bildet,
- dritte und vierte MOS-Transistoren des ersten Leittähigkeitstyps, bei denen entweder ein Source-Gebiet oder ein Drain-Gebiet ein von beiden gemeinsam genutztes Gebiet bildet,
- fünfte und sechste MOS-Transistoren eines zweiten Leitfähigkeitstyps, bei denen entweder ein Source-Gebiet oder ein Drain-Gebiet ein von beiden gemeinsam genutztes Gebiet bildet, und
- siebte und achte MOS-Transistoren des zweiten Leitfähigkeitstyps, bei denen entweder ein Source-Gebiet oder ein Drain-Gebiet ein von beiden gemeinsam genutztes Gebiet bildet, umfaßt,
- sowie eine von den ersten und dritten MOS-Transistoren gemeinsam genutzte Gate- Elektrode, eine von den zweiten und vierten MOS-Transistoren gemeinsam genutzte Gate-Elektrode, eine von den fünften und siebten MOS-Transistoren gemeinsam genutzte Gate-Elektrode, und von den sechsten und achten MOS-Transistoren getrennt voneinander genutzte Gate-Elektroden.
- Unten beschriebene bevorzugte Ausführungsbeispiele der Erfindung ermöglichen im Fall der Konstruktion eines statischen CMOS-RAM die Realisierung einer hohen Integrationsdichte bei den Speicherzellen und im Fall der Konstruktion einer NAND-Schaltung, einer NOR-Schaltung oder dergleichen die Realisierung einer der optimalen Konstruktion nahe kommenden Schaltungskonstruktion.
- Gemäß den bevorzugten Ausführungsbeispielen wird eine Basiszelle verwendet, die aus vier MOS-Transistoren eines ersten Leitfähigkeitstyps und aus vier MOS-Transistoren eines zweiten Leitfähigkeitstyps besteht. Eine aus zwei p-Kanal-MOS-Transistoren und vier n-Kanal-MOS-Transistoren bestehende Speicherzelle eines statischen CMOS-RAM läßt sich daher aus einer solchen Basiszelle konstruieren. Auch wenn zwei p-Kanal- MOS-Transistoren in der Basiszelle ungenutzt bleiben, belegen diese zwei p-Kanal- MOS-Transistoren in diesem Fall nur etwa 1/4 der Basiszelle. Die Nutzungseffizeinz der Basiszelle ist daher höher als bei der Konstruktion einer Speicherzelle eines statischen CMOS-RAM unter Verwendung der anhand von Fig. 1 beschriebenen Basiszelle. Dadurch läßt sich eine hohe Integrationsdichte der Speicherzellen realisieren. Außerdem ist im Vergleich zur früher vorgeschlagenen, anhand von Fig. 1 beschriebenen Basiszelle der Freiheitsgrad bei der Beschaltung zwischen den Transistoren größer. Dadurch läßt sich bei der Konstruktion einer NAND-Schaltung, einer NOR-Schaltung oder dergleichen eine der optimalen Konstruktion nahe kommenden Schaltungskonstruktion realisieren.
- Die Erfindung wird nun unter Bezugnahme auf die beigefügten Zeichnungen anhand eines veranschaulichenden und nicht begrenzenden Beispiels genauer beschrieben.
- Hierbei zeigt
- Fig. 1 den Grundriß der Basiszelle eines früher vorgeschlagenen CMOS-Gate-Arrays;
- Fig. 2 den Grundriß eines Ausführungsbeispiels, bei dem ein erfindungsgemäßes CMOS- Gate-Array zur Konstruktion eines statischen CMOS-RAM eingesetzt ist;
- Fig. 3 den Schaltplan einer Ersatzschaltung zu einer Speicherzelle des in Fig. 2 gezeigten statischen CMOS-RAM,
- Fig. 4 den Grundriß einer Basiszelle des erfindungsgemäßen CMOS-Gate-Arrays;
- Fig. 5 den Grundriß eines Ausführungsbeispiels, bei dem das erfindungsgemäße CMOS- Gate-Array zur Konstruktion einer NAND-Schaltung mit zwei Eingängen eingesetzt ist;
- Fig. 6 den Schaltplan einer Ersatzschaltung der in Fig. 5 gezeigten NAND-Schaltung mit zwei Eingängen;
- Fig. 7 den Grundriß eines Ausführungsbeispiels, bei dem das erfindungsgemäße CMOS- Gate-Array zur Konstruktion einer NOR-Schaltung mit zwei Eingängen eingesetzt ist; und
- Fig. 8 den Schaltplan einer Ersatzschaltung der in Fig. 7 gezeigten NOR-Schaltung mit zwei Eingängen;
- Ausführungsbeispiele der vorliegenden Erfindung werden nun unter Bezugnahme auf die Zeichnungen beschrieben. Jedes der folgenden Ausführungsbeispiele verwendet ein erfindungsgemäßes CMOS-Gate-Array vom Typ Sea-of-gate (Layout der gesamten Oberfläche). In sämtlichen Abbildungen sind gleiche Abschnitte durch dieselben Bezugszeichen gekennzeichnet.
- Fig. 2 zeigt ein Ausführungsbeispiel, bei dem ein statisches CMOS-RAM aus einem erfindungsgemäßen CMOS-Gate-Array vom Typ Sea-of-gate konstruiert ist. Fig. 3 zeigt eine Ersatzschaltung zu einer Speicherzelle des in Fig. 2 gezeigten statischen CMOS- RAM. Fig. 4 zeigt eine Basiszelle des CMOS-Gate-Arrays vom Typ Sea-of-gate.
- Zunächst wird die Konstruktion der Basiszelle des Sea-of-gate-CMOS-Gate-Arrays beschrieben. Wie man in Fig. 4 sieht, umfaßt die Basiszelle vier p-Kanal-MOS- Transistoren Q1 bis Q4 und vier n-Kanal-MOS-Transistoren Q5 bis Q8. Die Transistoren Q1 bis Q4 haben jeweils dasselbe Verhältnis W/L (W = Kanalbreite, L = Kanallänge). Auch die Transistoren Q5 bis Q8 haben jeweils dasselbe Verhältnis W/L. Fünf Gate- Elektroden G1 bis G5 sind vorgesehen. Die Gate-Elektrode G1 wird von den p-Kanal- MOS-Transistoren Q1 und Q3 gemeinsam genutzt. Die Gate-Elektrode G2 wird von den p-Kanal-MOS-Transistoren Q2 und Q4 gemeinsam genutzt. Die Gate-Elektrode G3 wird von den n-Kanal-MOS-Transistoren Q5 und Q7 gemeinsam genutzt. Im Gegensatz dazu sind die Gate-Elektroden für die n-Kanal-MOS-Transistoren Q6 und Q8, nämlich die Gate-Elektroden G4 und G5, voneinander getrennt. Jede der Gate-Elektroden G1 bis G5 kann zum Beispiel aus einer n&spplus;-dotierten Schicht aus polykristallinem Silizium (Si) bestehen, die mit einem Störstoff wie Phosphor (P) dotiert ist, oder aus einer Polycid-Schicht, bei der auf die n&spplus;-dotierte Schicht aus polykristallinem Silizium eine hochschmelzende Metallsilizidschicht, z.B. eine Schicht aus Wolftamsilizid (WSi&sub2;), aufgebracht wurde.
- Als Source-Gebiete oder Drain-Gebiete der p-Kanal-MOS-Transistoren Q1 bis Q4 werden beispielsweise p&spplus;-dotierte Halbleitergebiete 1 bis 6 verwendet. Die Halbleitergebiete 1 bis 6 sind z.B. in einer in einem Halbleitersubstrat ausgebildeten n- Wanne (nicht dargestellt) ausgebildet. Als Source-Gebiete oder Drain-Gebiete der n- Kanal-MOS-Transistoren Q5 bis Q8 werden beispielsweise n&spplus;-dotierte Halbleitergebiete 7 bis 12 verwendet. Die Halbleitergebiete 7 bis 12 sind z.B. in einer im Halbleitersubstrat ausgebildeten p-Wanne (nicht dargestellt) ausgebildet. Ein n&spplus;-dotiertes Halbleitergebiet 13 dient als Beschaltung zur Versorgung der n-Wanne mit einer Spannung VDD von einer Spannungsquelle (es bringt die Spannung mit der n-Wanne in Kontakt). Ein p&spplus;- dotiertes Halbleitergebiet 14 dient z.B. als Beschaltung zur Versorgung der p-Wanne mit einer Spannung VSS von einer Spannungsquelle (es bringt die Spannung mit der p- Wanne in Kontakt).
- In diesem Ausführungsbeispiel wird der p-Kanal-MOS-Transistor Q1 durch die Gate- Elektrode G1 sowie die Halbleitergebiete 1 und 2, der p-Kanal-MOS-Transistor Q2 durch die Gate-Elektrode G2 sowie die Halbleitergebiete 2 und 3 gebildet, und das Halbleitergebiet 2 wird von den p-Kanal-MOS-Transistoren Q1 und Q2 gemeinsam genutzt. Andererseits wird der p-Kanal-MOS-Transistor Q3 durch die Gate-Elektrode G1 sowie die Halbleitergebiete 4 und 5, der p-Kanal-MOS-Transistor Q4 durch die Gate-Elektrode G2 sowie die Halbleitergebiete 5 und 6 gebildet, und das Halbleitergebiet 5 wird von den p-Kanal-MOS-Transistoren Q3 und Q4 gemeinsam genutzt. Weiterhin wird der n-Kanal-MOS-Transistor Q5 durch die Gate-Elektrode G3 sowie die Halbleitergebiete 7 und 8, der n-Kanal-MOS-Transistor Q6 durch die Gate-Elektrode G4 sowie die Halbleitergebiete 8 und 9 gebildet, und das Halbleitergebiet 8 wird von den n-Kanal- MOS-Transistoren Q5 und Q6 gemeinsam genutzt. Zudem wird der n-Kanal-MOS- Transistor Q7 durch die Gate-Elektrode G3 sowie die Halbleitergebiete 10 und 11, der n-Kanal-MOS-Transistor Q8 durch die Gate-Elektrode G5 sowie die Halbleitergebiete 11 und 12 gebildet, und das Halbleitergebiet 11 wird von den n-Kanal-MOS-Transistoren Q7 und Q8 gemeinsam genutzt.
- Im folgenden wird ein Beispiel für die Abmessungen der in Fig. 4 gezeigten Basiszelle gegeben. Wird zum Beispiel eine Entwurfsregel von 0,7 Mikrometer eingestellt und angenommen, daß beim Entwunf eine Längeneinheit 1G (Raster) beträgt, dann können als Abmessungen A und B (in Fig. 4 dargestellt) der Basiszelle 14G bzw. 3,5G eingestellt werden. So ergibt sich unter der Annahme, daß 1G 2,1 Mikrometer ist, A = 14 x 2,1 = 29,4 Mikrometer und B = 3,5 x 2,1 = 7,35 Mikrometer. Das Verhältnis W/L der p- Kanal-MOS-Transistoren Q1 bis Q4 beträgt 4,9 Mikrometer/0,8 Mikrometer. Das Verhältnis W/L der n-Kanal-MOS-Transistoren Q5 bis Q8 beträgt 4,2 Mikrometer/0,7 Mikrometer. Die p-Kanal-MOS-Transistoren Q1 bis Q4 und die n-Kanal-MOS- Transistoren Q5 bis Q8 haben beinahe dasselbe Verhältnis W/L. In diesem Fall ist das Leistungsverhältnis der p-Kanal-MOS-Transistoren Q1 bis Q4 zu den n-Kanal-MOS- Transistoren Q5 bis Q8 proportional zum Verhältnis von Löcherbeweglichkeit zu Elektronenbeweglichkeit.
- Nun wird das Ausführungsbeispiel beschrieben, bei dem ein statisches CMOS-RAM aus dem Sea-of-gate-CMOS-Gate-Array konstruiert wird, das aus anhand von Fig. 4 beschriebenen Basiszellen besteht.
- Wie in Fig. 2 und 3 gezeigt wird, ist die Flip-Flop-Schaltung einer Speicherzelle des statischen CMOS-RAM aus p-Kanal-MOS-Transistoren Q1 und Q4 sowie n-Kanal-MOS- Transistoren Q8' und Q6 konstruiert. Der n-Kanal-MOS-Transistor Q8' entspricht dem n-Kanal-MOS-Transistor Q8, der zu den MOS-Transistoren einer Basiszelle neben der aus den p-Kanal-MOS-Transistoren Q1 bis Q4 und den n-Kanal-MOS-Transistoren Q5 bis Q8 bestehenden Basiszelle gehört. Einer der beiden zur Flip-Flop-Schaltung gehörenden CMOS-Inverter besteht aus dem p-Kanal-MOS-Transistor Q1 und dem n-Kanal- MOS-Transistor Q8'. Der andere CMOS-Inverter besteht aus dem p-Kanal-MOS- Transistor Q4 und dem n-Kanal-MOS-Transistor Q6. In diesem Fall dienen die p-Kanal- MOS-Transistoren Q1 und Q4 als Lasttransistoren und die n-Kanal-MOS-Transistoren Q8' und Q6 als Steuertransistoren. n-Kanal-MOS-Transistoren Q7' und Q5 dienen als Zugriffstransistoren zur Speicherzelle. Der n-Kanal-MOS-Transistor Q7' entspricht dem n-Kanal-MOS-Transistor Q7, der zu den MOS-Transistoren der Basiszelle neben der aus den p-Kanal-MOS-Transistoren Q1 bis Q4 und den n-Kanal-MOS-Transistoren Q5 bis Q8 bestehenden Basiszelle gehört. Zur Speicherzelle gehören weiterhin eine Wortleitung W und Bitleitungen B1 und B2.
- Bei diesem Ausführungsbeispiel ist die Beschaltung unter Verwendung in drei Schichten angeordneter Bahnen aus Aluminium (Al) ausgeführt. In Fig. 2 bezeichnet das Zeichen X eine Kontaktstelle zwischen der Al-Beschaltung einer ersten der drei Schichten und p&spplus;- dotiertem oder n&spplus;-dotiertem Halbleitergebiet oder Gate-Elektrode, das Zeichen O kennzeichnet eine Kontaktstelle zwischen der Al-Beschaltung einer zweiten der drei Schichten und der Al-Beschaltung der ersten Schicht, und das Zeichen stellt eine Kontaktstelle zwischen der Al-Beschaltung der dritten Schicht und der Al-Beschaltung der zweiten Schicht dar. In Fig. 2 sind durch die Kontaktstellen laufende Abschnitte der Al-Beschaltung der ersten, zweiten und dritten Schicht durch durchgezogene Linien ( ), unterbrochene (gestrichelte) Linien (------) bzw. abwechselnd kurz und lang gestrichelte (strichpunktierte) Linien (- - - - -) dargestellt. In diesem Fall wird die Zuführung der Spannungen VDD und VSS von der Spannungsquelle durch die Al-Beschaltung der ersten Schicht übernommen. Ein Abschnitt der Al-Beschaltung der ersten Schicht, der zur Zuführung der Spannung VDD von der Spannungsquelle dient, erhält Kontakt mit den Halbleitergebieten 2, 5 und 13. Ein Abschnitt der Al-Beschaltung der ersten Schicht, der zur Zuführung der Spannung VSS von der Spannungsquelle dient, erhält Kontakt mit den Halbleitergebieten 9, 12 und 14. Außerdem erhält die Al-Beschaltung der ersten Schicht, die die Spannung VSS von der Spannungsquelle der Basiszelle neben der aus den p-Kanal-MOS-Transistoren Q1 bis Q4 und den n-Kanal-MOS-Transistoren Q5 bis Q8 bestehenden Basiszelle zuführt, Kontakt mit Halbleitergebieten 12' und 14'. Die Wortleitung W gehört zur Al-Beschaltung der zweiten Schicht. Die Bitleitungen B1 und B2 gehören zur Al-Beschaltung der dritten Schicht. Die zur Al-Beschaltung der dritten Schicht gehörende Bitleitung B1 erhält über die Al-Beschaltung der zweiten Schicht und die Al-Beschaltung der ersten Schicht Kontakt mit einem Halbleitergebiet 101. Auf ähnliche Weise erhält die zur Al-Beschaftung der dritten Schicht gehörende Bitleitung B2 über die Al-Beschaltung der zweiten Schicht und die Al-Beschaltung der ersten Schicht Kontakt mit dem Halbleitergebiet 7.
- Wie oben erwähnt wurde, wird das statische CMOS-RAM gemäß dem vorliegenden Ausführungsbeispiel aus dem CMOS-Gate-Array gebildet, das anhand von Fig. 4 beschriebene Basiszellen umfaßt. Daher kann eine Speicherzelle des statischen CMOS- RAM im wesentlichen aus einer in Fig. 4 dargestellten Basiszelle gebildet werden (auch wenn sich die Speicherzelle über zwei benachbarte Basiszellen erstreckt). Auch wenn zwei p-Kanal-MOS-Transistoren in der Basiszelle ungenutzt bleiben, belegen diese ungenutzten p-Kanal-MOS-Transistoren in diesem Fall nur etwa 1/4 der Basiszelle. Die Nutzungseffizeinz der Basiszellen ist daher höher als bei einer Speicherzelle des unter Verwendung der anhand von Fig. 1 beschriebenen Basiszellen konstruierten statischen CMOS-RAM. Mit dem CMOS-Gate-Array läßt sich deshalb leicht ein statisches CMOS- RAM realisieren, bei dem die Integrationsdichte der Speicherzellen höher ist als im Fall der früher vorgeschlagenen Anordnung.
- Bei dem oben beschriebenen Ausführungsbeispiel wurde die Beschaltung unter Verwendung in drei Schichten angeordneter Al-Bahnen ausgeführt. Wird jedoch zum Beispiel die Kanalbreite aller p-Kanal-MOS-Transistoren Q1 bis Q4 und aller n-Kanal-MOS- Transistoren Q5 bis Q8 um 1G vergrößert, dann können die Bitleitungen B1 und B2 aus der Al-Beschaltung der ersten Schicht gebildet werden, so daß die Al-Beschaltung der dritten Schicht überfiüssig wird. Die Beschaltung kann also mit in zwei Schichten angeordneten Al-Bahnen ausgeführt werden.
- Unter Bezugnahme auf Fig. 5 und Fig. 6 wird nun ein Ausführungsbeispiel beschrieben, bei dem das erfindungsgemäße CMOS-Gate-Array zur Konstruktion einer NAND- Schaltung mit zwei Eingängen eingesetzt ist; Fig. 5 zeigt hierbei die aus dem Sea-of- gate-CMOS-Gate-Array mit den anhand von Fig. 4 beschriebenen Basiszellen konstruierte NAND-Schaltung, und Fig. 6 zeigt eine Ersatzschaltung der in Fig. 5 gezeigten NAND-Schaltung.
- Wie man in Fig. 5 und 6 sieht, besteht die NAND-Schaltung mit zwei Eingängen in diesem Ausführungsbeispiel aus den zwei p-Kanal-MOS-Transistoren Q3 und Q4 und den vier n-Kanal-MOS-Transistoren Q5 bis Q8 aus der anhand von Fig. 4 beschriebenen Basiszelle. Die n-Kanal-MOS-Transistoren Q5 und Q7 sind parallel geschaltet, und auch die n-Kanal-MOS-Transistoren Q6 und Q8 sind parallel geschaltet. In Fig. 6 bezeichnet Q57 die parallel geschalteten n-Kanal-MOS-Transistoren Q5 und Q7, und Q68 bezeichnet die parallel geschalteten n-Kanal-MOS-Transistoren Q6 und Q8. In diesem Ausführungsbeispiel werden neben den p-Kanal-MOS-Transistoren Q3 und Q4 und den n- Kanal-MOS-Transistoren Q5 bis Q8 keine weiteren Transistoren (d.h. die p-Kanal-MOS- Transistoren Q1 und Q2) verwendet.
- In Fig. 5 und 6 bezeichnen V1 und V2 an den Gates der n-Kanal-MOS-Transistoren Q57 und Q68 liegende Eingangsspannungen, und Vout kennzeichnet eine Ausgangsspannung. In diesem Ausführungsbeispiel wird die Beschaltung durch in zwei Schichten angeordnete Al-Bahnen ausgeführt. Die Beschaltung für die Spannungen V1, V2 und Vout geschieht durch die Al-Beschaltung der ersten Schicht auf eine Weise, die der Beschaltung zur Zuführung der Spannungen VDD und VSS von der Spannungsquelle ähnelt. In diesem Fall erhalten Abschnitte der Al-Beschaltung der ersten Schicht für V1 und V2 Kontakt mit den Gate-Elektroden G1 bzw. G5; und die Al-Beschaltung der ersten Schicht für Vout erhält Kontakt mit dem Halbleitergebiet 5 sowie über die Al- Beschaltung der ersten und zweiten Schicht mit dem Halbleitergebiet 7.
- Da die NAND-Schaltung mit zwei Eingängen gemäß diesem Ausführungsbeispiel aus der anhand von Fig. 4 beschriebenen Basiszelle konstruiert ist, ist der Freiheitsgrad bei der Beschaltung zwischen den Transistoren größer als bei Konstruktion einer NAND- Schaltung mit zwei Eingängen unter Verwendung der früher vorgeschlagenen, anhand von Fig. 1 beschriebenen Basiszelle. Dadurch läßt sich in einem Fall, bei dem zum Beispiel gleich hohe Integrationsdichten angenommen werden sollen, leicht eine NAND- Schaltung mit zwei Eingängen realisieren, deren Schaltungskonstruktion der optimalen Konstruktion näher kommt als die früher vorgeschlagene Schaltungskonstruktion. Da die Kanalbreite der n-Kanal-MOS-Transistoren Q57 und Q68 jeweils doppelt so groß ist wie die Kanalbreite der n-Kanal-MOS-Transistoren Q5 bis Q8, ist ihre Stromsteuerfähigkeit außerdem sehr groß. Daher läßt sich eine NAND-Schaltung mit zwei Eingängen realisieren, die eine hohe Leistungsfähigkeit aufweist.
- Unter Bezugnahme auf Fig. 7 und Fig. 8 wird nun ein Ausführungsbeispiel beschrieben, bei dem das erfindungsgemäße CMOS-Gate-Array zur Konstruktion einer NOR- Schaltung mit zwei Eingängen eingesetzt ist; Fig. 7 zeigt hierbei die aus dem Sea-of- gate-CMOS-Gate-Array mit den anhand von Fig. 4 beschriebenen Basiszellen konstruierte NOR-Schaltung, und Fig. 8 zeigt eine Ersatzschaltung der in Fig. 5 gezeigten NOR- Schaltung.
- Wie man in Fig. 7 und 8 sieht, besteht die NOR-Schaltung mit zwei Eingängen in diesem Ausführungsbeispiel aus den vier p-Kanal-MOS-Transistoren Q1 bis Q4 und den zwei n- Kanal-MOS-Transistoren Q5 und Q6 aus der anhand von Fig. 4 beschriebenen Basiszelle. Die p-Kanal-MOS-Transistoren Q1 und Q3 sind parallel geschaltet, und auch die p-Kanal-MOS-Transistoren Q2 und Q4 sind parallel geschaltet. In Fig. 8 bezeichnet Q13 die parallel geschalteten p-Kanal-MOS-Transistoren Q1 und Q3, und Q24 bezeichnet die parallel geschalteten p-Kanal-MOS-Transistoren Q2 und Q4. In diesem Ausführungsbeispiel werden neben den p-Kanal-MOS-Transistoren Q1 bis Q4 und den n-Kanal-MOS- Transistoren Q5 und Q6 keine weiteren Transistoren (d.h. die n-Kanal-MOS- Transistoren Q7 und Q8) verwendet.
- In diesem Ausführungsbeispiel wird die Beschaltung durch in zwei Schichten angeordnete Al-Bahnen ausgeführt. Die Beschaltung für an den Gates der Transistoren liegende Eingangsspannungen V1, V2 und für eine Ausgangsspannung Vout geschieht durch die Al-Beschaltung der ersten Schicht auf eine Weise, die der Beschaltung zur Zuführung der Spannungen VDD und VSS von der Spannungsquelle ähnelt. In diesem Fall erhalten Abschnitte der Al-Beschaltung der ersten Schicht für V1 und V2 Kontakt mit den Gate- Elektroden G3 bzw. G2; und die Al-Beschaltung der ersten Schicht für Vout erhält Kontakt mit dem Halbleitergebiet 8 sowie über die Al-Beschaltung der zweiten und ersten Schicht mit dem Halbleitergebiet 3.
- Da die NOR-Schaltung mit zwei Eingängen gemäß diesem Ausführungsbeispiel aus der anhand von Fig. 4 beschriebenen Basiszelle konstruiert ist, ist der Freiheitsgrad bei der Beschaltung zwischen den Transistoren größer als bei Konstruktion einer NOR- Schaltung mit zwei Eingängen unter Verwendung der früher vorgeschlagenen, anhand von Fig. 1 beschriebenen Basiszelle. Dadurch läßt sich leicht eine NAND-Schaltung mit zwei Eingängen realisieren, deren Schaltungskonstruktion der optimalen Konstruktion näher kommt als die früher vorgeschlagene Schaltungskonstruktion. Da die Kanalbreite der p-Kanal-MOS-Transistoren Q13 und Q24 jeweils doppelt so groß ist wie die Kanalbreite der p-Kanal-MOS-Transistoren Q1 bis Q4, ist ihre Stromsteuerfähigkeit außerdem beinahe so groß wie die der n-Kanal-MOS-Transistoren Q5 bis Q8. Daher läßt sich eine NOR-Schaltung mit zwei Eingängen realisieren, die eine hohe Leistungsfähigkeit aufweist.
- Die oben anhand von Beispielen beschriebenen erfindungsgemäßen Anordnungen können im Rahmen der Erfindung modifiziert werden.
- Zum Beispiel können die Abmessungen A und B der in Fig. 4 gezeigten Basiszelle sowie die Kanalbreite W und die Kanallänge L jedes der zur Basiszelle gehörenden p-Kanal- MOS-Transistoren Q1 bis Q4 und n-Kanal-MOS-Transistoren Q5 bis Q8 nach Bedarf gewählt werden. Auch die Form der Gate-Elektroden G1 bis G5 kann sich von der in den oben beschriebenen Ausführungsbeispielen unterscheiden. Außerdem ist das Beschaltungsverfahren der p-Kanal-MOS-Transistoren Q1 bis Q4 und der n-Kanal-MOS- Transistoren Q5 bis Q8 nicht auf die in den oben beschriebenen Ausführungsbeispielen verwendeten Verfahren begrenzt.
- Ebenso gut wie auf die oben beschriebenen Anwendungen läßt sich die Erfindung auf die Konstruktion einer Inverterschaltung, einer Übertragungsschaltung oder dergleichen anwenden.
- Gemäß den oben beschriebenen Ausführungsbeispielen läßt sich zum Beispiel bei der Konstruktion eines statischen CMOS-RAM eine hohe Integrationsdichte der Speicherzellen realisieren; und bei der Konstruktion einer NAND-Schaltung, einer NOR-Schaltung oder dergleichen läßt sich eine der optimalen Konstruktion nahe kommende Schaltungskonstruktion realisieren.
Claims (6)
1. Masterslice-Halbleiterbauelement mit einer Basiszelle, die
erste und zweite MOS-Transistoren (Q1,Q2) eines ersten Leitfähigkeitstyps, bei denen
entweder ein Source-Gebiet oder ein Drain-Gebiet ein von beiden gemeinsam genutztes
Gebiet (2) bildet,
dritte und vierte MOS-Transistoren (Q3,Q4) des ersten Leitfähigkeitstyps, bei denen
entweder ein Source-Gebiet oder ein Drain-Gebiet ein von beiden gemeinsam genutztes
Gebiet (5) bildet,
fünfte und sechste MOS-Transistoren (Q5,Q6) eines zweiten Leitfähigkeitstyps, bei
denen entweder ein Source-Gebiet oder ein Drain-Gebiet ein von beiden gemeinsam
genutztes Gebiet (8) bildet, und
siebte und achte MOS-Transistoren (Q7,Q8) des zweiten Leitfahigkeitstyps, bei denen
entweder ein Source-Gebiet oder ein Drain-Gebiet ein von beiden gemeinsam genutztes
Gebiet (11) bildet, umfaßt,
sowie eine von den ersten und dritten MOS-Transistoren (Q1,Q3) gemeinsam genutzte
Gate-Elektrode (G1), eine von den zweiten und vierten MOS-Transistoren (Q2,Q4)
gemeinsam genutzte Gate-Elektrode (G2), eine von den fünften und siebten MOS-
Transistoren (Q5,Q7) gemeinsam genutzte Gate-Elektrode (G3), und von den sechsten
und achten MOS-Transistoren (Q6, Q8) getrennt voneinander genutzte Gate-Elektroden
(G4,G5).
2. Halbleiterbauelement nach Anspruch 1, wobei die ersten bis vierten MOS-
Transistoren (Q1 bis Q4) p-Kanal-MOS-Transistoren und die fünften bis achten MOS-
Transistoren (Q5 bis Q8) n-Kanal-MOS-Transistoren sind.
3. Halbleiterbauelement nach Anspruch 1 oder Anspruch 2, wobei die ersten bis vierten
MOS-Transistoren (Q1 bis Q4) jeweils dasselbe Verhältnis von Kanalbreite zu
Kanallänge (W/L) haben und die fünften bis achten MOS-Transistoren (Q5 bis Q8) jeweils
dasselbe Verhältnis von Kanalbreite zu Kanallänge (W/L) haben.
4. Halbleiterbauelement nach irgendeinem der Ansprüche 1 bis 3, wobei eine
Speicherzelle eines statischen CMOS-RAM unter Verwendung einer Basiszelle konstruiert ist.
5. Halbleiterbauelement nach irgendeinem der Ansprüche 1 bis 3, wobei eine NAND-
Schaltung unter Verwendung einer Basiszelle konstruiert ist.
6. Halbleiterbauelement nach irgendeinem der Ansprüche 1 bis 3, wobei eine NOR-
Schaltung unter Verwendung einer Basiszelle konstruiert ist.
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US6160275A (en) * | 1993-04-20 | 2000-12-12 | Hitachi, Ltd. | Semiconductor gate array device |
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US6445049B1 (en) * | 1997-06-30 | 2002-09-03 | Artisan Components, Inc. | Cell based array comprising logic, transfer and drive cells |
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US6087225A (en) * | 1998-02-05 | 2000-07-11 | International Business Machines Corporation | Method for dual gate oxide dual workfunction CMOS |
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