CN108831832B - 沟槽台阶栅igbt芯片的制作方法 - Google Patents
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Abstract
本发明公开了一种沟槽台阶栅IGBT芯片的制作方法，包括：在晶圆基片的上表面形成第一氧化层；将N型杂质注入到晶圆基片中，并使其扩散第一结深形成N阱；将P型杂质注入到N阱中，并使其扩散第二结深形成P阱；对第一氧化层上的第一预设位置以及与第一预设位置下方对应的P阱、N阱以及N阱下方晶圆基片进行刻蚀，形成沟槽；去除剩余的第一氧化层，并在P阱上表面和沟槽内表面形成第一厚度的第二氧化层；刻蚀掉P阱上表面和沟槽中的预设沟槽上部内表面的第二氧化层，并在对应的位置形成第二厚度的第三氧化层；在沟槽内填充多晶硅，形成具有台阶形貌的沟槽栅极。本发明实现在提升IGBT芯片电流密度的同时还优化了芯片的电学性能和可靠性。
Description
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种沟槽台阶栅IGBT芯片的制作方法。
背景技术
绝缘栅双极型晶体管(IGBT)是由双极型三极管(BJT)和绝缘栅型场效应管(MOSFET)组成的复合全控型电压驱动式功率半导体器件，由于其具有通态压降低，电流密度大，输入阻抗高以及响应速度快等特点，被广泛应用于轨道交通、智能电网、工业变频以及新能源开发等领域。
现有沟槽栅IGBT芯片技术由于将沟道由横向转化为纵向，有效消除平面栅沟道中的JFET效应，使沟道密度不再受芯片表面积限制，从而提高元胞密度并大幅度提升芯片电流密度，因此在中低压应用领域逐渐取代了平面栅技术。为了进一步提升沟槽栅IGBT芯片的功率密度，IGBT芯片生产商纷纷推出精细沟槽设计，通过先进光刻技术和工艺制程，降低槽宽，缩小槽间距，从而增加MOS沟道密度，提升芯片电流密度。
然而对于中高压器件来说，过高沟道密度会导致芯片单位面积功率密度过大，热损耗过大，从而影响IGBT芯片的正常使用。同时现有IGBT芯片设计因需兼顾槽底部的耐压能力，因此要求较厚的栅极氧化层，从而在一定程度上限制了芯片的电流能力。
因此，对中高压IGBT芯片来说，亟需一种新型的设计，在不使用精细沟槽的条件下，提升IGBT芯片的电流密度。
发明内容
为了解决上述技术问题，本发明提供了一种沟槽台阶栅IGBT芯片的制作方法，包括：
在晶圆基片上表面形成第一氧化层；
将N型杂质注入到所述晶圆基片中，并使其扩散第一结深形成N阱；
将P型杂质注入到所述N阱中，并使其扩散第二结深形成P阱；
对所述第一氧化层上的第一预设位置以及与所述第一预设位置下方对应的所述P阱、N阱以及所述N阱下方对应的晶圆基片进行刻蚀，形成沟槽；
去除剩余的所述第一氧化层，并在所述P阱上表面和所述沟槽内表面形成第一厚度的第二氧化层；
刻蚀掉所述P阱上表面和所述沟槽中的预设沟槽上部内表面的第二氧化层，并在对应的位置形成第二厚度的第三氧化层；
在所有所述沟槽内填充多晶硅，形成栅极。
优选的是，所述第一结深大于所述第二结深。
优选的是，所述第一厚度大于所述第二厚度。
优选的是，所述预设沟槽上部至少包括所述预设沟槽与所述P阱对应的部分。
优选的是，还包括：
对所述第三氧化层的第二预设位置进行刻蚀，裸露出围绕所述预设沟槽中预定沟槽的沟槽口的源极注入窗口；将N型杂质注入到源极注入窗口，并通过快速热退火技术形成第三结深的N+区；
在所有所述沟槽上、裸露出的第三氧化层以及所述源极注入窗口上通过沉积的方式形成第四氧化层；
对所述第四氧化层上的第三预设位置以及与所述第三预设位置下方对应的所述N+区进行刻蚀，裸露出对应位置的P阱；
将P型杂质注入到裸露的P阱中并通过快速热退火技术形成P+区，所述P+区一端与所述N+区接触连接。
优选的是，所述P阱中的P型杂质浓度小于所述P+区的P型杂质浓度，所述N阱中的N型杂质浓度小于所述N+区的N型杂质浓度。
优选的是，所述第二结深大于所述第三结深。
优选的是，在形成P+区后，还包括步骤：
在所述P+区和第四氧化层上沉积金属层，形成源极。
优选的是，所述第二氧化层、第三氧化层和第四氧化层均为二氧化硅。
优选的是，还包括在所述晶圆基片的下表面形成背部结构，所述背部结构为穿通型、非穿通型或软穿通型。
与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
应用本发明实施例提供的沟槽台阶栅IGBT芯片的制作方法，在沟槽栅芯片中，通过同一整合工艺制程实现具有台阶形貌的栅极氧化层结构，实现沟槽栅在MOS沟道区(即沟槽栅上部)采用薄栅氧化层以充分发挥MOS沟道的电流处理能力，提升芯片的电流密度和降低通耗，并增强栅极对开关的控制能力；同时增加沟槽栅下部的栅氧化层厚度，以增强沟槽的耐压能力，同时还降低输出电容和开关损耗；实现在提升IGBT芯片电流密度的同时还优化了芯片的电学性能和可靠性。
本发明的其它特征和优点将在随后的说明书中阐述，并且部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：
图1是本发明实施例一中沟槽台阶栅IGBT芯片的制作方法的流程图；
图2是本发明实施例一中沟槽台阶栅IGBT芯片的制作方法过程的结构示意图；
图3是本发明实施例二中沟槽台阶栅IGBT芯片的制作方法制成的IGBT芯片结构示意图；
图4是本发明实施例三中沟槽台阶栅IGBT芯片的制作方法制成的IGBT芯片结构示意图；
图5是本发明实施例三中沟槽台阶栅IGBT芯片的制作方法制成的IGBT芯片结构示意图。
具体实施方式
以下将结合附图及实施例来详细说明本发明的实施方式，借此对本发明如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。需要说明的是，只要不构成冲突，本发明中的各个实施例以及各实施例中的各个特征可以相互结合，所形成的技术方案均在本发明的保护范围之内。
实施例一
为解决现有技术中存在的上述技术问题，本发明实施例提供了一种沟槽台阶栅IGBT芯片的制作方法。
图1为本发明实施例一中沟槽台阶栅IGBT芯片的制作方法的流程图；图2为本发明实施例一中沟槽台阶栅IGBT芯片的制作方法过程的结构示意图。
参照图1和图2，本实施例具有沟槽台阶栅IGBT芯片制作方法包括如下步骤。
步骤S101，在晶圆基片2上形成第一氧化层1。
具体地，晶圆基片2可选取区熔硅片，第一氧化层1可为二氧化硅，在区熔硅片上通过沉积的方式形成一层均匀的二氧化硅或直接在区熔硅片上表面通过热氧化的方式形成一层均匀的二氧化硅，二氧化硅的厚度在
之间。
需要说明的是，在本发明的其它实施例中，还可采用其它合理的方式在晶圆基片2上形成第一氧化层1，本发明不限于上述方法。
步骤S102，将N型杂质注入到晶圆基片2中，并使其扩散第一结深形成N阱3。
具体地，将N型杂质注入到晶圆基片2上表面中，并使其扩散第一结深形成N阱3。优选地，N型杂质为磷，注入磷的剂量范围为5×1013cm-2至5×1014cm-2，第一结深为2μm-4μm。
需要说明的是，本申请中所有杂质的扩散过程均不仅包括纵向扩散，还包括横向扩散。
步骤S103，将P型杂质注入到N阱3中，并使其扩散第二结深形成P阱4。
具体地，将P型杂质注入到N阱3上表面中，并使其扩散晶圆基片的第二结深，形成P阱4。其中，P型杂质扩散的第二结深小于N型杂质扩散的第一结深。优选地，P型杂质为硼，注入硼的计量范围为1×1014cm-2至5×1014cm-2，第二结深为1.5μm-2.5μm。
需要说明的是，现有IGBT芯片制作方法中的P型杂质的剂量一般为7×1013cm-2至1×1014cm-2相较于现有技术，本申请适应性的增大了P型杂质的剂量，从而使形成的P阱中P型杂质的密度高于现有芯片，以保持本申请和现有的芯片启动电压在同一水平，同时较高的P型杂质密度使得P阱降低了空穴通道的阻力，增强了器件的反闩锁能力。
同时还需要说明的是，由于P阱4是在N阱3的基础上进行扩散形成的，因此原N阱3与P阱4重合的部分即为P阱4；同时在对形成P阱4的P型杂质进行扩散时，N阱3中的N型杂质也会相应的再次扩散，因此最终形成的N阱3结深大于第一结深，又由于P阱4的第二结深小于N阱3的第一结深，因此无论如何扩散N阱3总会在P阱4下方。
步骤S104，对第一氧化层1上的第一预设位置以及与第一预设位置下方对应的P阱4、N阱3以及N阱3下方的晶圆基片进行刻蚀，形成沟槽5。
具体地，将第一氧化层1上与晶圆基片2上需要形成沟槽栅的位置对应的位置设置成第一预设位置，对第一氧化层1上的第一预设位置进行刻蚀，裸露出第一预设位置下方对应的P阱4，即在第一氧化层1上形成沟槽窗口。进一步对沟槽窗口对应的P阱4和N阱3进行刻蚀，裸露出沟槽窗口对应的N阱下方的晶圆基片，再对该处晶圆基片进行不完全刻蚀，形成沟槽。优选地，沟槽的槽深在3-7μm之间，沟槽3槽宽在1.0-2.2μm之间。
需要说明的是，第一预设位置不仅包括一个具体的位置，由于IGBT芯片包括位于晶圆基片2上的多个元胞，而本实施例形成的IGBT芯片的每个元胞上均具有沟槽栅，因此在形成沟槽5步骤中需对晶圆基片2上的多个位置进行刻蚀形成多个沟槽5，因此第一预设位置即包括与晶圆基片上需要形成沟槽的所有位置对应的位置。同理后续的第二预设位置以及第三预设位置均不表示一个具体的位置。
步骤S105，去除剩余的第一氧化层1，并在P阱上表面和所有沟槽内表面形成第一厚度的第二氧化层6。
具体地，刻蚀去除P阱4上表面剩余的第一氧化层1，同时在P阱4上表面和形成的所有沟槽5内表面形成第一厚度的第二氧化层6，第二氧化层6的厚度在
之间。更进一步地，P阱4上表面和沟槽5内表面的第二氧化层6可通过热氧化的方式形成。优选地，第二氧化层6材料也为二氧化硅。
需要说明的是，在步骤S103，将P型杂质注入到N阱3中后，也可不对其进行扩散形成P阱，可在该步通过热氧化的形式形成第二氧化层时同时对P型杂质进行扩散形成第二结深的P阱4。
步骤S106，刻蚀掉P阱4上表面和沟槽5中的预设沟槽上部内表面的第二氧化层6，并在对应的位置形成第二厚度的第三氧化层7。
沟槽栅包括实栅和虚栅，本实施例设置一个元胞包括三个沟槽栅，并设置中间位置的沟槽栅为实栅，两边位置的沟槽栅为虚栅。具体地，将位于元胞中间位置的沟槽设置为预设沟槽，即将形成实栅的沟槽设置为预设沟槽。刻蚀掉P阱4上表面和预设沟槽上部内表面的第二氧化层6，并在刻蚀掉第二氧化层6的位置形成第二厚度的第三氧化层7。其中，第一厚度与第二厚度不同，即第二氧化层的厚度和第三氧化层的厚度不同；且预设沟槽上部至少包括预设沟槽与P阱4对应的部分，在实际实施过程中，为了避免P阱4在后续步骤中进一步扩散，使得其最终呈现的深度大于预设沟槽上部的深度，从而对IGBT芯片工作时的阈值电压、电流密度等功能产生影响，一般将预设沟槽上部的深度配置为使得P阱4始终仅与预设沟槽的上部对应；同时也为了避免在形成其它步骤时使得N阱杂质扩散超过沟槽低端，将N阱的第一深结深设置为N阱杂质的扩散始终不会超过沟槽低端。
优选地，在形成第三氧化层时，可通过氧化的方式形成，此时在形成第三氧化层的同时第二氧化层的厚度也会相应的增加。
需要说明的是，为了提高MOS沟道的电流处理能力以及提升芯片的电流密度和降低通耗，需将第三氧化层7厚度设置比现有沟槽栅氧化层的厚度薄，同时为了增强沟槽的耐压能力，需将沟槽栅下部的栅氧化层也就是第二氧化层6设置的比现有沟槽栅氧化层厚度厚；现有沟槽氧化栅的厚度一般为
即将第三氧化层7的厚度设置比第二氧化层6厚度薄。优选的，第三氧化层的厚度在
之间。
步骤S107，在所有沟槽5内填充多晶硅8，形成栅极。
具体地，在所有形成的沟槽5内填充多晶硅8，形成多个实栅和多个虚栅。工作时，形成的虚栅悬空或连接至发射极。
步骤S108，对第三氧化层7的第二预设位置进行刻蚀，裸露出围绕预设沟槽中预定沟槽的沟槽口的源极注入窗口；将N型杂质注入到源极注入窗口，并通过快速热退火技术形成第三结深的N+区9。
具体地，将元胞中需要形成实栅的沟槽设置为预定沟槽，将与需要形成源极注入窗口的位置对应的第二氧化层的位置设置为第二预设位置，源极窗口围绕预定沟槽的沟槽口。对第三氧化层7的第二预设位置进行刻蚀，形成源极注入窗口。源极注入窗口用于注入N型杂质，N型杂质通过快速热退火技术形成N+区9。优选地，N型杂质为磷或砷，注入计量范围为8×1014cm-2至8×1015cm-2，第三结深可为0.2～1.0μm。退火温度为900℃-1000℃，退火时间为30s-120s。其中，N+区9的N型杂质浓度大于N阱3的N型杂质浓度，第三结深小于第二结深。
需要说明的是，同上，由于N+区9是在P阱4的基础上形成的，因此原P阱4与新形成的N+区9重合的部分即为N+区9。
步骤S109，在所有沟槽的沟槽口、裸露出的第三氧化层以及源极注入窗口上通过沉积的方式形成第四氧化层。
具体地，在所有沟槽的沟槽口以及源极注入窗口上通过沉积的方式形成第四氧化层。第四氧化层的厚度为0.5～1.0μm。
步骤S110，对第四氧化层上的第三预设位置以及与第三预设位置下方对应的N+区9进行刻蚀，裸露出对应位置的P阱4。
具体地，本申请将需要形成P+区10的位置与第四氧化层对应的部分设置为第三预设位置，对第四氧化层上的第三预设位置以及与第三预设位置下方对应的N+区9进行刻蚀，裸露出对应位置的P阱4。和被刻蚀的N+区9相邻的P阱4部分也进行刻蚀。
需要说明的是，P+区10不仅与N+区9部分对应，还与和N+区9相邻的P阱4部分对应，需将P+区10与N+区9和P阱4对应部位之上的第四氧化层和第四氧化层与P+区10对应的部分设置为第三预设位置，并对两者下方对应的P阱和N+区9进行刻蚀。
步骤S111，将P型杂质注入到裸露的P阱4中并通过快速热退火技术形成P+区10，P+区10一端与N+区9接触连接。
具体地，将P型杂质注入到与裸露的P阱4中，并通过快速热退火技术形成P+区10，P型杂质扩散到一端与N+区9接触连接。优选地，P型杂质仍为硼，注入硼的剂量范围为1×1015cm-2至5×1015cm-2。其中，P阱4中的P型杂质浓度小于P+区10的P型杂质浓度。
需要说明的是，在步骤S108中，将N型杂质注入到源极注入窗口后，也可不通过快速热退火技术形成N+区9，可在该步骤将P型杂质注入到与裸露的P阱4中后，通过快速热退火技术同时形成N+区9和P+区10。
还需要说明的是，当杂质不再进行扩散时，形成的N阱3、P阱4、N+区9和P+区10即为最终IGBT芯片的N阱3、P阱4、N+区9和P+区10。
步骤S112，在P+区10和第四氧化层上沉积金属层11，形成源极。
具体地，在所有P+区10和第四氧化层上沉积一层的金属层11，形成源极。优选地，金属层11材料为铝。沉积的铝厚度范围为3～7μm。
需要说明的是，本实施例具有复合栅的IGBT芯片的制作方法还包括在晶圆基片的下表面形成背部结构，芯片背部结构可以为穿通型，非穿通型或软穿通型，其背面工艺与现行芯片工艺一致，故略去。
应用本发明实施例提供的沟槽台阶栅IGBT芯片的制作方法，在沟槽栅芯片中，通过同一整合工艺制程实现具有台阶形貌的栅极氧化层结构，实现沟槽栅在MOS沟道区(即沟槽栅上部)采用薄栅氧化层以充分发挥MOS沟道的电流处理能力，提升芯片的电流密度和降低通耗，并增强栅极对开关的控制能力；同时增加沟槽栅下部的栅氧化层厚度，以增强沟槽的耐压能力，同时还降低输出电容和开关损耗；实现在提升IGBT芯片电流密度的同时还优化了芯片的电学性能和可靠性。
实施例二
为解决现有技术中存在的上述技术问题，本发明实施例还提供了另外一种沟槽台阶栅IGBT芯片的制作方法。
图3示出了本发明实施例二中沟槽台阶栅IGBT芯片的制作方法制成的IGBT芯片结构示意图。
本实施例是在实施例一的基础上对步骤S106进行适当的修改。
具体本实施例将步骤S106为：
步骤S106，刻蚀掉P阱上表面和所有沟槽中的预设沟槽上部内表面的第二氧化层6，并在对应的位置形成第二厚度的第三氧化层7。
沟槽栅包括实栅和虚栅，本实施例采用在一个元胞中设置三个沟槽栅，其中中间位置的沟槽栅为实栅，两边的沟槽栅设置为虚栅的结构。具体地，将元胞中的三个沟槽均设置为预设沟槽，即将形成的所有沟槽均设置为预设沟槽。刻蚀掉P阱4上表面和预设沟槽上部内表面的第二氧化层6，并在刻蚀掉第二氧化层6的位置形成第二厚度的第三氧化层7。从而使得本实施例中的实栅和虚栅的栅氧化层均具有台阶形貌。
其它步骤均与实施例一相同，在此不在对其进行赘述。
应用本发明实施例提供的沟槽台阶栅IGBT芯片的制作方法，在沟槽栅芯片中，通过同一整合工艺制程实现具有台阶形貌的栅极氧化层结构，实现沟槽栅在MOS沟道区(即沟槽栅上部)采用薄栅氧化层以充分发挥MOS沟道的电流处理能力，提升芯片的电流密度和降低通耗，并增强栅极对开关的控制能力；同时增加沟槽栅下部的栅氧化层厚度，以增强沟槽的耐压能力，同时还降低输出电容和开关损耗；实现在提升IGBT芯片电流密度的同时还优化了芯片的电学性能和可靠性。
实施例三
为解决现有技术中存在的上述技术问题，本发明实施例还提供了另外一种沟槽台阶栅IGBT芯片的制作方法。
图4示出了本发明实施例三中沟槽台阶栅IGBT芯片的制作方法制成的IGBT芯片结构示意图。
本实施例也是在实施例一的基础上对步骤S106进行适当的修改。
具体本实施例步骤S106为：
步骤S106，刻蚀掉P阱4上表面和沟槽5中的预设沟槽上部内表面的第二氧化层6，并在对应的位置形成第二厚度的第三氧化层7。
本实施例采用在一个元胞中设置三个沟槽栅，且将元胞中的三个沟槽均设置为实栅。因此，将元胞中的三个沟槽均设置为预设沟槽，即将形成的所有沟槽均设置为预设沟槽。刻蚀掉P阱4上表面和预设沟槽上部内表面的第二氧化层6，并在刻蚀掉第二氧化层6的位置形成第二厚度的第三氧化层7。从而使得本实施例中的所有沟槽栅均具有台阶形貌。
其它步骤均与实施例一相同，在此不在对其进行赘述。
应用本发明实施例提供的沟槽台阶栅IGBT芯片的制作方法，在沟槽栅芯片中，通过同一整合工艺制程实现具有台阶形貌的栅极氧化层结构，实现沟槽栅在MOS沟道区(即沟槽栅上部)采用薄栅氧化层以充分发挥MOS沟道的电流处理能力，提升芯片的电流密度和降低通耗，并增强栅极对开关的控制能力；同时增加沟槽栅下部的栅氧化层厚度，以增强沟槽的耐压能力，同时还降低输出电容和开关损耗；实现在提升IGBT芯片电流密度的同时还优化了芯片的电学性能和可靠性。
实施例四
为解决现有技术中存在的上述技术问题，本发明实施例还提供了另外一种沟槽台阶栅IGBT芯片的制作方法。
图5示出了本发明实施例三中沟槽台阶栅IGBT芯片的制作方法制成的IGBT芯片结构示意图。
本实施例也是在实施例一的基础上对步骤S106进行适当的修改。
具体本实施例步骤S106为：
步骤S106，刻蚀掉P阱4上表面和沟槽5中的预设沟槽上部内表面的第二氧化层6，并在对应的位置形成第二厚度的第三氧化层7。
沟槽栅包括实栅和虚栅，本实施例采用在一个元胞中设置五个沟槽栅，其中中间位置的沟槽栅为实栅，两边的沟槽栅均设置为虚栅的结构。具体地，将设定位于元胞中间的沟槽设置为预设沟槽，即将形成实栅的沟槽设置为预设沟槽。刻蚀掉P阱4上表面和预设沟槽上部内表面的第二氧化层6，并在刻蚀掉第二氧化层6的位置形成第二厚度的第三氧化层7。本实施例中增加了元胞中虚栅的数量。
其它步骤均与实施例一相同，在此不在对其进行赘述。
应用本发明实施例提供的沟槽台阶栅IGBT芯片的制作方法，在沟槽栅芯片中，通过同一整合工艺制程实现具有台阶形貌的栅极氧化层结构，实现沟槽栅在MOS沟道区(即沟槽栅上部)采用薄栅氧化层以充分发挥MOS沟道的电流处理能力，提升芯片的电流密度和降低通耗，并增强栅极对开关的控制能力；同时增加沟槽栅下部的栅氧化层厚度，以增强沟槽的耐压能力，同时还降低输出电容和开关损耗；实现在提升IGBT芯片电流密度的同时还优化了芯片的电学性能和可靠性。
虽然本发明所公开的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所公开的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的保护范围，仍须以所附的权利要求书所界定的范围为准。
Claims (9)
1.一种沟槽台阶栅IGBT芯片的制作方法，其特征为，包括：
在晶圆基片上表面形成第一氧化层；
将N型杂质注入到所述晶圆基片中，并使其扩散第一结深形成N阱；
将P型杂质注入到所述N阱中，并使其扩散第二结深形成P阱；
对所述第一氧化层上的第一预设位置以及与所述第一预设位置下方对应的所述P阱、N阱以及所述N阱下方的晶圆基片进行刻蚀，形成沟槽；
去除剩余的所述第一氧化层，并在所述P阱上表面和所述沟槽内表面形成第一厚度的第二氧化层；
刻蚀掉所述P阱上表面和所述沟槽中的预设沟槽上部内表面的第二氧化层，并在对应的位置形成第二厚度的第三氧化层；
在所有所述沟槽内填充多晶硅，形成栅极；
还包括：
对所述第三氧化层的第二预设位置进行刻蚀，裸露出围绕所述预设沟槽中预定沟槽的沟槽口的源极注入窗口；将N型杂质注入到源极注入窗口，并通过快速热退火技术形成第三结深的N+区；
在所有所述沟槽上、裸露出的第三氧化层以及所述源极注入窗口上通过沉积的方式形成第四氧化层；
对所述第四氧化层上的第三预设位置以及与所述第三预设位置下方对应的所述N+区进行刻蚀，裸露出对应位置的P阱；
将P型杂质注入到裸露的P阱中并通过快速热退火技术形成P+区，所述P+区一端与所述N+区接触连接。
2.根据权利要求1所述的制作方法，其特征在于，所述第一结深大于所述第二结深。
3.根据权利要求1所述的制作方法，其特征在于，所述第一厚度大于所述第二厚度。
4.根据权利要求1所述的制作方法，其特征在于，所述预设沟槽上部至少包括所述预设沟槽与所述P阱对应的部分。
5.根据权利要求1所述的制作方法，其特征为，所述P阱中的P型杂质浓度小于所述P+区的P型杂质浓度，所述N阱中的N型杂质浓度小于所述N+区的N型杂质浓度。
6.根据权利要求1所述的制作方法，其特征为，所述第二结深大于所述第三结深。
7.根据权利要求1所述的制作方法，其特征为，在形成P+区后，还包括步骤：
在所述P+区和第四氧化层上沉积金属层，形成源极。
8.根据权利要求1所述的制作方法，其特征为，其特征为，所述第二氧化层、第三氧化层和第四氧化层均为二氧化硅。
9.根据权利要求1-8中任一项所述的制作方法，其特征为，还包括在所述晶圆基片的下表面形成背部结构，所述背部结构为穿通型、非穿通型或软穿通型。
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