CN111370464A - 沟槽栅功率器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种沟槽栅功率器件，正面结构中的载流子存储层和沟道区都分布采用外延层形成，不再采用阱注入工艺和推阱形成的阱区作为沟道区以及采用离子注入加推阱形成载流子存储层，从而能消除推阱工艺对载流子存储层和沟道区的杂质浓度分布和厚度的影响，能使载流子存储层和沟道区都具有杂质浓度分布和厚度都能精确控制的结构。为此，本发明还公开了一种沟槽栅功率器件的制造方法。本发明能同时对沟道区和载流子存储层的掺杂浓度分布以及厚度进行精确控制，从而提高器件的性能。

Description

沟槽栅功率器件及其制造方法
技术领域
本发明涉及一种半导体集成电路制造领域，特别是涉及一种沟槽栅功率器件；本发明还涉及一种沟槽栅功率器件的制造方法。
背景技术
半导体功率器件是电力电子***进行能量控制和转换的基本电子元器件，电力电子技术的不断发展为半导体功率器件开拓了广泛的应用领域。以绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)和金属氧化物半导体场效应晶体管(MOSFET)为标志的半导体功率器件是当今电力电子领域器件的主流，其中，IGBT器件是一种电压控制的MOSFET和双极型三极管(BJT)的复合型器件。
从结构上，IGBT的结构与垂直双扩散金属氧化物半导体场效应晶体管(VDMOS)相似，只是将VDMOS的N+衬底换为P+衬底，引入的电导调制效应，克服了VDMOS本身固有的导通电阻与击穿电压的矛盾，从而使IGBT同时具有双极型功率晶体管和MOSFET的共同优点：输入阻抗高、输入驱动功率小、导通压降低、电流容量大、开关速度快等。由于IGBT独特的、不可取代的性能优势使其自推出实用型产品便在诸多领域得到广泛的应用，例如：太阳能发电、风力发电、动车、高铁、新能源汽车以及众多能量转换领域。
为了进一步降低IGBT的导通压降，IGBT的栅极结构从平面栅结构优化到沟槽栅结构，沟槽栅IGBT将沟道从横向变为纵向，消除了导通电阻中JFET的影响。同时缩小了原胞尺寸即步进(pitch)，大大提高原胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，由于多晶硅栅面积增大，减少了分布电阻，有利于提高开关速度。
为了进一步降低IGBT的导通压降，IGBT的单元结构的栅极结构从平面栅结构优化到沟槽栅结构。沟槽栅IGBT将沟道从横向变为纵向，消除了导通电阻中JFET的影响。同时缩小了元胞尺寸，大大提高元胞密度，每个芯片的沟道总宽度增加，减小了沟道电阻。另一方面，由于多晶硅栅面积增大，减少了分布电阻，有利于提高开关速度。
为了降低IGBT的饱和压降(Vcesat)和关断损耗，对于N型器件，通常在单元结构的P型阱(Pwell)下方需要形成载流子存储(carrier stored，CS)层，现有的工艺一般通过注入和推结即推阱形成CS层，形成过程一般在Pwell工艺前或Pwell工艺后，Pwell通常作为沟道区，且现有工艺中，Pwell本身也是通过注入加推阱工艺形成，由于Pwell和Cs层的形成过程中的热过程的影响，该载流子存储层的浓度分布及厚度难以精确控制，同时会影响Pwell的分布；也即：Cs层的形成工艺本身不容易对杂质分布和厚度进行进行控制，同时Cs层的形成工艺的热过程还会影响到Pwell的杂质分布；Pwell的形成工艺也会对Cs层的形成造成影响。
发明内容
本发明所要解决的技术问题是提供一种沟槽栅功率器件，能同时对沟道区和载流子存储层的掺杂浓度分布以及厚度进行精确控制，从而提高器件的性能。为此，本发明还提供一种沟槽栅功率器件的制造方法。
为解决上述技术问题，本发明提供的沟槽栅功率器件的正面结构包括：
形成于半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型掺杂，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置。
形成于所述第一外延层表面的第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层。
形成于所述第二外延层表面的第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区。
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分布和厚度都能精确控制的结构。
沟槽栅包括栅极沟槽、栅介质层和多晶硅栅，所述栅极沟槽穿过所述沟道区和所述载流子存储层，所述栅介质层形成于所述栅极沟槽的侧面和底部表面，所述多晶硅栅填充于形成有所述栅介质层的所述栅极沟槽中，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。
源区，由形成于所述沟道区表面的第一导电类型重掺杂区组成。
层间膜，接触孔，由正面金属层图形化形成的源极和栅极。
所述接触孔穿过所述层间膜。
所述源区通过顶部对应的所述接触孔连接到所述源极。
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。
进一步的改进是，所述沟槽栅功率器件为沟槽栅IGBT，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区。
在所述集电区的背面形成有由背面金属层组成的集电极。
进一步的改进是，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区。
在所述漏区的背面形成有由背面金属层组成的漏极。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
所述栅介质层为栅氧化层，采用热氧化工艺形成。
进一步的改进是，所述载流子存储层的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米。
进一步的改进是，所述沟道区的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
进一步的改进是，所述沟槽栅功率器件的背面结构还包括：
第一导电类型掺杂的场中止层，形成于所述漂移区和所述集电区之间。
进一步的改进是，所述源区顶部对应的所述接触孔的底部还穿过所述源区并和底部的所述沟道区连接。
所述源区顶部对应的所述接触孔的底部的所述沟道区的表面还形成有由第二导电类型重掺杂区形成的阱接触区，所述阱接触区和顶部对应的所述接触孔形成欧姆接触。
为解决上述技术问题，本发明提供的沟槽栅功率器件的制造方法中，形成沟槽栅功率器件的正面结构的步骤包括：
步骤一、采用外延生长工艺在半导体衬底表面形成具有第一导电类型掺杂的第一外延层，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置。
步骤二、采用外延生长工艺在所述第一外延层表面形成第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层。
步骤三、采用外延生长工艺在所述第二外延层表面形成第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区；
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分布和厚度都能精确控制的结构。
步骤四、形成沟槽栅，包括如下分步骤：
步骤41、采用光刻刻蚀工艺形成栅极沟槽，所述栅极沟槽穿过所述沟道区和所述载流子存储层。
步骤42、在所述栅极沟槽的侧面和底部表面形成栅介质层。
步骤43、在形成有所述栅介质层的所述栅极沟槽中填充多晶硅形成多晶硅栅，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道。
步骤五、采用第一导电类型重掺杂离子注入工艺自对准的在所述沟槽栅之间的所述沟道区的表面形成源区。
步骤六、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成的源极和栅极。
所述接触孔穿过所述层间膜。
所述源区通过顶部对应的所述接触孔连接到所述源极。
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。
进一步的改进是，所述沟槽栅功率器件为沟槽栅IGBT，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底进行背面减薄。
步骤八、在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区。
步骤九、在所述集电区的背面形成背面金属层并由所述背面金属层组成集电极。
进一步的改进是，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底进行背面减薄。
步骤八、在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区。
步骤九、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
进一步的改进是，所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层。
所述栅介质层为栅氧化层，采用热氧化工艺形成。
进一步的改进是，所述载流子存储层的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米。
所述沟道区的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
进一步的改进是，所述沟槽栅功率器件的背面结构还包括：
采用背面离子注入工艺形成第一导电类型掺杂的场中止层，所述场中止层位于所述漂移区和所述集电区之间。
或者，所述场中止层在形成于所述第一外延层之前通过外延工艺形成于所述半导体衬底的表面。
进一步的改进是，所述源区顶部对应的所述接触孔的底部还穿过所述源区并和底部的所述沟道区连接。
在所述接触孔的开口形成之后以及金属填充之前，还包括在所述源区顶部对应的所述接触孔的底部的所述沟道区的表面形成由第二导电类型重掺杂区形成的阱接触区，所述阱接触区和顶部对应的所述接触孔形成欧姆接触。
本发明的技术方案根据本发明的技术问题进行了特别的设计，本发明突破了现有技术中沟槽栅功率器件的沟道区对应的阱区和载流子存储层的形成工艺都采用注入加推阱形成的常规思维模式，而是采用能精确控制掺杂浓度及掺杂浓度分布以及厚度的外延层在作为对应的沟道区和载流子存储层，所以，本发明能防止载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使实现对载流子存储层和所述沟道区的杂质浓度分布和厚度的精确控制，从而能提高器件的性能。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是本发明实施例第一实施例沟槽栅功率器件的结构示意图；
图2是本发明实施例第二实施例沟槽栅功率器件的结构示意图；
图3A-图3F是本发明第一实施例方法各步骤中器件的结构示意图。
具体实施方式
本发明实施例第一实施例沟槽栅功率器件：
如图1所示，是本发明实施例第一实施例沟槽栅功率器件的结构示意图，本发明第一实施例沟槽栅功率器件的正面结构包括：
形成于半导体衬底1表面的第一外延层2，所述第一外延层2具有第一导电类型掺杂，漂移区由所述第一外延层2组成，所述第一外延层2的掺杂浓度根据所述漂移区的要求设置。
形成于所述第一外延层2表面的第二外延层3，所述第二外延层3具有第一导电类型掺杂，所述第二外延层3的掺杂浓度大于所述第一外延层2的掺杂浓度，所述第二外延层3作为所述沟槽栅功率器件的载流子存储层3。
形成于所述第二外延层3表面的第三外延层4，所述第三外延层4具有第二导电类型掺杂，所述第三外延层4作为所述沟槽栅功率器件的沟道区4。
所述载流子存储层3和所述沟道区4都采用外延层的工艺结构，能防止所述载流子存储层3或所述沟道区4采用注入加推阱形成的结构中的热过程对所述载流子存储层3和所述沟道区4的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层3和所述沟道区4都具有杂质浓度分布和厚度都能精确控制的结构。
沟槽栅包括栅极沟槽5、栅介质层6和多晶硅栅7，所述栅极沟槽5穿过所述沟道区4和所述载流子存储层3，所述栅介质层6形成于所述栅极沟槽5的侧面和底部表面，所述多晶硅栅7填充于形成有所述栅介质层6的所述栅极沟槽5中，被所述多晶硅栅7侧面覆盖的所述沟道区4的表面用于形成沟道。
源区8，由形成于所述沟道区4表面的第一导电类型重掺杂区组成。
层间膜9，接触孔10，由正面金属层12图形化形成的源极和栅极。
所述接触孔10穿过所述层间膜9。
所述源区8通过顶部对应的所述接触孔10连接到所述源极。
所述多晶硅栅7通过顶部对应的所述接触孔10连接到所述栅极。
本发明第一实施例中，所述沟槽栅功率器件为沟槽栅IGBT，包括如下背面结构：
在减薄后的半导体衬底1的背面形成有由第二导电类型重掺杂区组成的集电区13a。
在所述集电区13a的背面形成有由背面金属层14组成的集电极。
本发明第一实施例中，所述半导体衬底1为硅衬底，所述第一外延层2、所述第二外延层3和所述第三外延层4都为硅外延层。
所述栅介质层6为栅氧化层，采用热氧化工艺形成。
所述载流子存储层3的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米。
所述沟道区4的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
较佳为，所述沟槽栅功率器件的背面结构还包括：
第一导电类型掺杂的场中止层，形成于所述漂移区和所述集电区13a之间。
所述源区8顶部对应的所述接触孔10的底部还穿过所述源区8并和底部的所述沟道区4连接。在IGBT器件中，所述源区8也称为发射区。
所述源区8顶部对应的所述接触孔10的底部的所述沟道区4的表面还形成有由第二导电类型重掺杂区形成的阱接触区11，所述阱接触区11和顶部对应的所述接触孔10形成欧姆接触。
本发明第一实施例沟槽栅功率器件为N型器件，第一导电类型为N型，第二导电类型为P型。在其他实施例中也能为：沟槽栅功率器件为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明第一实施例的技术方案根据本发明的技术问题进行了特别的设计，本发明第一实施例突破了现有技术中沟槽栅功率器件的沟道区4对应的阱区和载流子存储层3的形成工艺都采用注入加推阱形成的常规思维模式，而是采用能精确控制掺杂浓度及掺杂浓度分布以及厚度的外延层在作为对应的沟道区4和载流子存储层3，所以，本发明第一实施例能防止载流子存储层3或所述沟道区4采用注入加推阱形成的结构中的热过程对载流子存储层3和所述沟道区4的掺杂浓度分布和厚度的影响，从而能使实现对载流子存储层3和所述沟道区4的杂质浓度分布和厚度的精确控制，从而能提高器件的性能。
本发明实施例第二实施例沟槽栅功率器件：
如图2所示，是本发明实施例第二实施例沟槽栅功率器件的结构示意图，本发明第二实施例沟槽栅功率器件和本发明第一沟槽栅功率器件的区别之处为：
本发明第二实施例中，所述沟槽栅功率器件为沟槽栅MOSFET，包括如下背面结构：
在减薄后的半导体衬底1的背面形成有由第一导电类型重掺杂区组成的漏区13b。
在所述漏区13b的背面形成有由背面金属层14组成的漏极。
本发明第一实施例方法：
如图3A至图3F所示，是本发明第一实施例方法各步骤中器件的结构示意图，本发明第一实施例沟槽栅功率器件的制造方法中，形成沟槽栅功率器件的正面结构的步骤包括：
步骤一、如图3A所示，采用外延生长工艺在半导体衬底1表面形成具有第一导电类型掺杂的第一外延层2，漂移区由所述第一外延层2组成，所述第一外延层2的掺杂浓度根据所述漂移区的要求设置。
本发明第一实施例方法中，所述半导体衬底1为硅衬底，后续的第一外延层2、第二外延层3和第三外延层4都为硅外延层。
步骤二、如图3A所示，采用外延生长工艺在所述第一外延层2表面形成第二外延层3，所述第二外延层3具有第一导电类型掺杂，所述第二外延层3的掺杂浓度大于所述第一外延层2的掺杂浓度，所述第二外延层3作为所述沟槽栅功率器件的载流子存储层3。
所述载流子存储层3的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米。
步骤三、如图3A所示，采用外延生长工艺在所述第二外延层3表面形成第三外延层4，所述第三外延层4具有第二导电类型掺杂，所述第三外延层4作为所述沟槽栅功率器件的沟道区4。
所述沟道区4的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
所述载流子存储层3和所述沟道区4都采用外延层的工艺结构，能防止所述载流子存储层3或所述沟道区4采用注入加推阱形成的结构中的热过程对所述载流子存储层3和所述沟道区4的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层3和所述沟道区4都具有杂质浓度分布和厚度都能精确控制的结构。
步骤四、形成沟槽栅，包括如下分步骤：
步骤41、如图3B所示，采用光刻刻蚀工艺形成栅极沟槽5，所述栅极沟槽5穿过所述沟道区4和所述载流子存储层3。
刻蚀形成所述栅极沟槽5时通常需要采用到硬质掩模层(Hard Mask，HM)，HM的材料为二氧化硅，厚度为
Figure BDA0001922505600000091
光刻定义的所述栅极沟槽5的顶部开口的宽度为0.3微米～1.5微米，所述栅极沟槽5的深度为1.5微米～7.0微米。
步骤42、如图3C所示，在所述栅极沟槽5的侧面和底部表面形成栅介质层6。
所述栅介质层6为栅氧化层，采用热氧化工艺形成，所述栅介质层6的厚度为
Figure BDA0001922505600000092
热氧化工艺的温度为800℃～1050℃。
步骤43、如图3D所示，在形成有所述栅介质层6的所述栅极沟槽5中填充多晶硅形成多晶硅栅7，被所述多晶硅栅7侧面覆盖的所述沟道区4的表面用于形成沟道。
步骤五、如图3E所示，采用第一导电类型重掺杂离子注入工艺自对准的在所述沟槽栅之间的所述沟道区4的表面形成源区8。
所述源区8的注入杂质为磷或砷，掺杂浓度为1e15cm-3～1e16cm-3。所述源区8的离子注入完成之后进行退火，退火为快速热退火或炉管退火，退火温度为700℃～950℃。
步骤六、如图3F所示，形成层间膜9，接触孔10和正面金属层12，对所述正面金属层12进行图形化形成的源极和栅极。
所述层间膜9为氧化层，厚度为
Figure BDA0001922505600000093
所述接触孔10穿过所述层间膜9。
所述源区8通过顶部对应的所述接触孔10连接到所述源极。
所述多晶硅栅7通过顶部对应的所述接触孔10连接到所述栅极。
本发明第一实施例方法中，所述源区8顶部对应的所述接触孔10的底部还穿过所述源区8并和底部的所述沟道区4连接，所述接触孔10底部对硅过刻蚀的厚度为0.2微米～0.6微米。
在所述接触孔10的开口形成之后以及金属填充之前，还包括在所述源区8顶部对应的所述接触孔10的底部的所述沟道区4的表面形成由第二导电类型重掺杂区形成的阱接触区11，所述阱接触区11和顶部对应的所述接触孔10形成欧姆接触。所述阱接触区11的离子注入的注入杂质为B或BF2，掺杂浓度为1e14cm-3～5e15cm-3。所述源区8的离子注入完成之后进行退火，退火为快速热退火或炉管退火，退火温度为700℃～950℃。
所述沟槽栅功率器件为沟槽栅IGBT，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底1进行背面减薄。
步骤八、如图1所示，在减薄后的半导体衬底1的背面形成有由第二导电类型重掺杂区组成的集电区13a。
所述集电区13a通常采用背面注入形成，之后采用激光退火激活。
本发明第一实施例方法中，在步骤八形成所述集电区13a之前，还包括采用背面离子注入工艺形成第一导电类型掺杂的场中止层，所述场中止层位于所述漂移区和所述集电区13a之间。在其他实施例中也能为：所述场中止层在形成于所述第一外延层2之前通过外延工艺形成于所述半导体衬底1的表面。
步骤九、在所述集电区13a的背面形成背面金属层14并由所述背面金属层14组成集电极。
本发明第二实施例方法：
本发明第二实施例方法和本发明第一实施例方法的区别之处为，本发明第二实施例方法中包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底1进行背面减薄。
步骤八、如图2所示，在减薄后的半导体衬底1的背面形成有由第一导电类型重掺杂区组成的漏区13b。
通常，能将所述半导体衬底1直接设置为第一导电类型重掺杂，这样将所述半导体衬底1减薄后就能直接形成所述漏区13b。也能为：在所述半导体衬底1减薄之后通过离子注入形成所述漏区13b。
步骤九、在所述漏区13b的背面形成背面金属层14并由所述背面金属层14组成漏极。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种沟槽栅功率器件，其特征在于，沟槽栅功率器件的正面结构包括：
形成于半导体衬底表面的第一外延层，所述第一外延层具有第一导电类型掺杂，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置；
形成于所述第一外延层表面的第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层；
形成于所述第二外延层表面的第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区；
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分布和厚度都能精确控制的结构；
沟槽栅包括栅极沟槽、栅介质层和多晶硅栅，所述栅极沟槽穿过所述沟道区和所述载流子存储层，所述栅介质层形成于所述栅极沟槽的侧面和底部表面，所述多晶硅栅填充于形成有所述栅介质层的所述栅极沟槽中，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；
源区，由形成于所述沟道区表面的第一导电类型重掺杂区组成；
层间膜，接触孔，由正面金属层图形化形成的源极和栅极；
所述接触孔穿过所述层间膜；
所述源区通过顶部对应的所述接触孔连接到所述源极；
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。
2.如权利要求1所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件为沟槽栅IGBT，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区；
在所述集电区的背面形成有由背面金属层组成的集电极。
3.如权利要求1所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件为沟槽栅MOSFET，包括如下背面结构：
在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区；
在所述漏区的背面形成有由背面金属层组成的漏极。
4.如权利要求1所述的沟槽栅功率器件，其特征在于：所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层；
所述栅介质层为栅氧化层，采用热氧化工艺形成。
5.如权利要求1所述的沟槽栅功率器件，其特征在于：所述载流子存储层的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米。
6.如权利要求1所述的沟槽栅功率器件，其特征在于：所述沟道区的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
7.如权利要求2所述的沟槽栅功率器件，其特征在于：所述沟槽栅功率器件的背面结构还包括：
第一导电类型掺杂的场中止层，形成于所述漂移区和所述集电区之间。
8.如权利要求1所述的沟槽栅功率器件，其特征在于：所述源区顶部对应的所述接触孔的底部还穿过所述源区并和底部的所述沟道区连接；
所述源区顶部对应的所述接触孔的底部的所述沟道区的表面还形成有由第二导电类型重掺杂区形成的阱接触区，所述阱接触区和顶部对应的所述接触孔形成欧姆接触。
9.一种沟槽栅功率器件的制造方法，其特征在于，形成沟槽栅功率器件的正面结构的步骤包括：
步骤一、采用外延生长工艺在半导体衬底表面形成具有第一导电类型掺杂的第一外延层，漂移区由所述第一外延层组成，所述第一外延层的掺杂浓度根据所述漂移区的要求设置；
步骤二、采用外延生长工艺在所述第一外延层表面形成第二外延层，所述第二外延层具有第一导电类型掺杂，所述第二外延层的掺杂浓度大于所述第一外延层的掺杂浓度，所述第二外延层作为所述沟槽栅功率器件的载流子存储层；
步骤三、采用外延生长工艺在所述第二外延层表面形成第三外延层，所述第三外延层具有第二导电类型掺杂，所述第三外延层作为所述沟槽栅功率器件的沟道区；
所述载流子存储层和所述沟道区都采用外延层的工艺结构，能防止所述载流子存储层或所述沟道区采用注入加推阱形成的结构中的热过程对所述载流子存储层和所述沟道区的掺杂浓度分布和厚度的影响，从而能使所述载流子存储层和所述沟道区都具有杂质浓度分布和厚度都能精确控制的结构；
步骤四、形成沟槽栅，包括如下分步骤：
步骤41、采用光刻刻蚀工艺形成栅极沟槽，所述栅极沟槽穿过所述沟道区和所述载流子存储层；
步骤42、在所述栅极沟槽的侧面和底部表面形成栅介质层；
步骤43、在形成有所述栅介质层的所述栅极沟槽中填充多晶硅形成多晶硅栅，被所述多晶硅栅侧面覆盖的所述沟道区的表面用于形成沟道；
步骤五、采用第一导电类型重掺杂离子注入工艺自对准的在所述沟槽栅之间的所述沟道区的表面形成源区；
步骤六、形成层间膜，接触孔和正面金属层，对所述正面金属层进行图形化形成的源极和栅极；
所述接触孔穿过所述层间膜；
所述源区通过顶部对应的所述接触孔连接到所述源极；
所述多晶硅栅通过顶部对应的所述接触孔连接到所述栅极。
10.如权利要求9所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为沟槽栅IGBT，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底进行背面减薄；
步骤八、在减薄后的半导体衬底的背面形成有由第二导电类型重掺杂区组成的集电区；
步骤九、在所述集电区的背面形成背面金属层并由所述背面金属层组成集电极。
11.如权利要求9所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件为沟槽栅MOSFET，包括如下形成背面结构的步骤：
步骤七、对所述半导体衬底进行背面减薄；
步骤八、在减薄后的半导体衬底的背面形成有由第一导电类型重掺杂区组成的漏区；
步骤九、在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
12.如权利要求9所述的沟槽栅功率器件的制造方法，其特征在于：所述半导体衬底为硅衬底，所述第一外延层、所述第二外延层和所述第三外延层都为硅外延层；
所述栅介质层为栅氧化层，采用热氧化工艺形成。
13.如权利要求9所述的沟槽栅功率器件的制造方法，其特征在于：所述载流子存储层的掺杂浓度为5e15cm-3～5e17cm-3，厚度为0.5微米～5微米；
所述沟道区的掺杂浓度为5e16cm-3～5e17cm-3，厚度为0.5微米～3微米。
14.如权利要求10所述的沟槽栅功率器件的制造方法，其特征在于：所述沟槽栅功率器件的背面结构还包括：
采用背面离子注入工艺形成第一导电类型掺杂的场中止层，所述场中止层位于所述漂移区和所述集电区之间；
或者，所述场中止层在形成于所述第一外延层之前通过外延工艺形成于所述半导体衬底的表面。
15.如权利要求9所述的沟槽栅功率器件的制造方法，其特征在于：所述源区顶部对应的所述接触孔的底部还穿过所述源区并和底部的所述沟道区连接；
在所述接触孔的开口形成之后以及金属填充之前，还包括在所述源区顶部对应的所述接触孔的底部的所述沟道区的表面形成由第二导电类型重掺杂区形成的阱接触区，所述阱接触区和顶部对应的所述接触孔形成欧姆接触。
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